JP2000058578A - 半導体装置 - Google Patents

半導体装置

Info

Publication number
JP2000058578A
JP2000058578A JP10220056A JP22005698A JP2000058578A JP 2000058578 A JP2000058578 A JP 2000058578A JP 10220056 A JP10220056 A JP 10220056A JP 22005698 A JP22005698 A JP 22005698A JP 2000058578 A JP2000058578 A JP 2000058578A
Authority
JP
Japan
Prior art keywords
semiconductor chip
semiconductor device
conductor
wires
corner
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP10220056A
Other languages
English (en)
Inventor
Norihito Umehara
則人 梅原
Takahiro Imura
貴寛 井村
Yoshikatsu Umeda
義克 梅田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Texas Instruments Japan Ltd
Original Assignee
Texas Instruments Japan Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Texas Instruments Japan Ltd filed Critical Texas Instruments Japan Ltd
Priority to JP10220056A priority Critical patent/JP2000058578A/ja
Priority to US09/366,378 priority patent/US6268644B1/en
Publication of JP2000058578A publication Critical patent/JP2000058578A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05556—Shape in side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49177—Combinations of different arrangements
    • H01L2224/49179—Corner adaptations, i.e. disposition of the wire connectors at the corners of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/852—Applying energy for connecting
    • H01L2224/85201—Compression bonding
    • H01L2224/85205—Ultrasonic bonding
    • H01L2224/85207—Thermosonic bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19107—Disposition of discrete passive components off-chip wires

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Wire Bonding (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

(57)【要約】 【課題】 半導体パッケージの外形を形成するモールド
樹脂の注入時において、隣り合う導体ワイヤ同士の接触
を防止する。 【解決手段】 本発明の半導体装置は、主面の周囲に沿
って電極パッドの列１３ａを備える半導体チップ１３
と、各電極パッド１３ａから延びる導体ワイヤ１４と、
少なくとも半導体チップ１３及び導体ワイヤ１４を覆
い、半導体装置の外形を形成するモールド樹脂パッケー
ジ材１５と、半導体チップ１３の角部を挟むように配設
された最も近接する２本の上記導体ワイヤ１４ａ、１４
ｂ間に配置されたダム部材、すなわち疑似ワイヤ１７を
備える。疑似ワイヤ１７は、半導体チップ角部における
モールド樹脂の流れが加速するのを抑え、その下流側に
おける導体ワイヤの変形量を小さくする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、樹脂封止型の半導
体装置において、半導体チップと、該装置を電気的に外
部接続するためのリードと、前二者を電気的に接続する
極細導体ワイヤを備え、特にモールド樹脂注入時に生じ
る導体ワイヤ間ショートを防止するに適した半導体装置
に関する。
【０００２】
【従来の技術】半導体製造技術において、半導体チップ
をリードフレーム又は絶縁基板上に形成された導体パタ
ーン(以下、導体リードと総称する)に電気的に接続する
方法として、極細導体ワイヤボンディングによる方法
(熱圧着法、超音波法、前二者を組み合わせたサーモソ
ニック法等がある)が広く知られている。ワイヤボンデ
ィングでは、キャピラリと呼ばれる工具によって、金(A
u)その他の極細導体ワイヤは、その一端を半導体チップ
の回路形成面に設けられた電極パッドにボンディングさ
れ、そこからルーピング、すなわちループを描くように
形成されて、その他端を導体リードにボンディングされ
る。
【０００３】ワイヤボンディングを用いる一つの利点
は、導体ワイヤの柔軟性によって、半導体装置の内部部
材間における熱による相互収縮が吸収され、高い接続信
頼性が得られるという点にある。その一方で、導体ワイ
ヤの柔軟性は、モールド樹脂注入時において、ワイヤ同
士のショートを引き起こす危険性を有している。半導体
装置の小型化及び高性能化の要求に伴って、導体ワイヤ
の単位面積当たりの収容本数は増加し、従来より増して
モールド樹脂注入時における、ワイヤ間ショートの問題
が深刻になっている。
【０００４】
【発明が解決しようとする課題】図９は、トランスファ
モールド法によるモールド金型３０内での樹脂の流れを
概念的に示したものである。図１及び図６に示す半導体
装置１０及び２０を形成するキャビティ３４に対し、溶
融したモールド樹脂は、その角部に配置したゲート３１
から注入される。モールド樹脂は、ゲート３１を配置し
た角部からキャビティ３４内を広がっていき、対角側の
角部３５に向けて流れる。ここで、導体ワイヤ３２は、
半導体チップ３３の周囲に配置された電極パッドから四
方に向けて放射状に延びているので、一部の導体ワイ
ヤ、すなわちゲートの両側のキャビティ３４内角部３
４’における導体ワイヤは、モールド樹脂の流れを略直
角方向から受けることとなる。
【０００５】図１０及び図１１は、図９のＡ部、すなわ
ち、上記ゲート３１から注入されるモールド樹脂の流れ
が導体ワイヤ３２に略直交する、キャビティ３４内両側
角部３４’の一方の拡大図であり、モールド樹脂の注入
の前後の様子を示している。図に示すように、従来の半
導体装置において、半導体チップ３３の角部には、電極
パッド３３ａが配置されない領域３４が存在する。一般
的な半導体装置において、半導体チップ３３の角部３
３’の縦横約200〜400μmの領域は、モールド樹脂封止
後の機械的歪みが作用し、半導体チップ３３基板として
用いられているシリコンにクラックが生じたり、導体ワ
イヤ３２の接続不良を生じせしめたりして信頼性低下を
招くため、Ｉ／Ｏバッファ回路、静電防止回路(ＥＳＤ
回路)、電極パッド等を配置しないような設計がなされ
ていた。従って、図に示すように、半導体チップの角部
３３’に最も近い２つの導体ワイヤ３２ａ、３２ｂ間の
間隙は、他の導体ワイヤ間の間隙よりも広くなる。
【０００６】図１１に示すように、ゲート３１より注入
されたモールド樹脂の流れは、キャビティ３４内のゲー
ト位置に対する両側角部３４’近辺では矢印のような流
れ方向を呈し、導体ワイヤ３２の延びる方向に略直交し
ている。モールド樹脂は、導体ワイヤ３２によって抵抗
を受けながら流れるが、キャビティ３４内両側角部の導
体ワイヤ３２ａ、３２ｂ間は上述のように導体ワイヤの
間隔が広くなり、抵抗が減少するため流れが加速する。
そのため、下流側の導体ワイヤ３２ｂはより大きな力を
受けて大きく変形し、隣り合う導体ワイヤとショートす
る危険性が増すこととなる。
【０００７】従って本発明の目的は、モールド樹脂注入
時において、半導体チップの角部における導体ワイヤ
が、モールド樹脂の流れで隣り合う導体ワイヤと接触す
ること、すなわち導体ワイヤショートを防止することに
ある。
【０００８】本発明の別の目的は、半導体装置の構造及
び製造工程を殆ど変えることなしに、上記隣り合う導体
ワイヤ同士のショートを防止することにある。
【０００９】
【課題を解決するための手段】本発明は、導体ワイヤを
備えたモールド樹脂封止による半導体装置に関する。本
発明の半導体装置は、主面の周囲に沿って電極パッドの
列を備える半導体チップと、上記各電極パッドから延び
る導体ワイヤと、少なくとも上記半導体チップ及び上記
導体ワイヤを覆い、半導体装置の外形を形成するモール
ド樹脂パッケージ材と、上記半導体チップの角部を挟む
ように配設された最も近接する２本の上記導体ワイヤ間
に配置されたダム部材とを備える。
【００１０】上記ダム部材によって、半導体チップ角部
におけるモールド樹脂の流れが抑えられ、その下流側に
おける導体ワイヤの変形量が小さくなる。その結果、隣
り合う導体ワイヤとのショートが回避される。
【００１１】ここで、上記ダム部材は、半導体チップの
全ての角部における導体ワイヤ間に配置しても良いが、
モールド樹脂の注入時における注入ゲートに最も近接す
る上記半導体チップの角部に隣り合う角部に配置すれば
足りる。
【００１２】上記ダム部材は、モールド樹脂の流れに対
する抵抗となるために、半導体チップ、該チップを搭載
する基板その他の部位に固定される各種部材であれば良
いが、ダム部材の理想的な一実施形態は、電気的には作
用しない或いは電気的導通の目的として用いられない一
又は複数の導体ワイヤ(以下、疑似ワイヤという)を用い
ることである。この疑似ワイヤは、他の導体ワイヤと共
にワイヤボンディングの工程で供給することができるの
で、製造上極めて有利である。
【００１３】上記疑似ワイヤは、その第１の端を、上記
半導体チップの角部に形成された電気的には作用しない
電極パッド上に固定することができる。
【００１４】また、半導体チップがダイパッド上に配置
される場合、上記疑似ワイヤをダイパッド上に固定して
も良い。また、ダイパッドサポートピンに、上記疑似ワ
イヤを固定しても良い。
【００１５】また、上記疑似ワイヤの第２の端は、上記
他の導体ワイヤの第２の端が固定される位置の並びに沿
って固定されることが好ましい。
【００１６】
【発明の実施の形態】以下、本発明の実施形態を図面に
沿って説明する。図１は、本発明が適用されるＢＧＡ(B
all Grid Array)型パッケージの半導体装置を示してい
る。ＢＧＡ型パッケージの半導体装置１０は、プリント
基板への接続端子としての半田ボール１１を、絶縁基板
１２の下面に２次元的に配列して備えている。絶縁基板
１２の上面には、半田ボール１１と導通された図示しな
い導体パターンが形成されている。半導体チップ１３
は、絶縁基板１２上に固定され、ワイヤボンディングで
与えられる導体ワイヤ１４によって、上記導体パターン
に接続される。半導体チップ１３及び導体ワイヤ１４
は、絶縁基板１２上に供給され半導体装置１０の外形を
形成するモールド樹脂パッケージ材１５によって、完全
に覆われる。
【００１７】図２は、上記ＢＧＡ型パッケージにおい
て、本発明に係る疑似ワイヤを配置した本発明の第１の
実施形態を示したものである。図では、図１の半導体チ
ップ１３の一部が、パッケージ材を取り除いた状態で平
面的に示されている。半導体チップ１３の主面、すなわ
ち回路素子を形成した面には、その周囲に沿って電極パ
ッド１３ａが形成されている。半導体チップ１３と絶縁
基板１２上の導体パターンとの電気的接続を達成する導
体ワイヤ１４は、各電極パッド１３ａから延びて、所定
のループを描いて、絶縁基板１２上の導体パターンの一
部の領域、すなわちステッチ部パッド１２ａにボンディ
ングされる(図では、導体パターンが省略され、ステッ
チ１２ａのみが示されている)。
【００１８】図に示すように、半導体チップ１３の辺に
沿う上記電極パッド１３ａの各列は、チップの角部１
３’において端部から200〜400μmの領域を残して終わ
っており、その端部側に、電気的には作用しない、すな
わち疑似の電極パッド１６を備えている。疑似電極パッ
ド１６は、本発明に係る疑似ワイヤ１７の一端を、半導
体チップ１３の主面上にボンディングするために必要と
なる。疑似電極パッド１６は、半導体チップの製造工程
において、他の電極パッド１３ａと共に形成することが
できる。
【００１９】一方、絶縁基板１２上には、疑似ワイヤ１
７の他端をボンディングするために、やはり電気的には
作用しない疑似ステッチ部パッド１８が形成されてい
る。実施例で、疑似ステッチ部パッド１８は、絶縁基板
１２上の独立した方形の導体領域である。疑似ステッチ
部パッド１８は、導体パターンのステッチ部パッド１２
ａの並びに従って配置されている。絶縁基板１２上に導
体パターンを形成する工程において、疑似ステッチ部パ
ッド１８を共に形成することができる。
【００２０】疑似ワイヤ１７は、他の導体ワイヤ１４と
同様の、金(Au)その他の金属からなる極細導体ワイヤで
ある。実際に、疑似ワイヤ１７は、他の導体ワイヤ１４
のボンディング工程で、共に形成される。疑似ワイヤ１
７の接地点、すなわち疑似電極パッド１６及び疑似ステ
ッチ部パッド１８は、それぞれ他の電極パッド１３ａ又
は導体パターンのステッチ部パッド１２ａの並びにある
ので、導体ワイヤ１４を形成する工程の中で、同じ接地
点、同じルーピングで疑似ワイヤ１７を供給することが
できる。半導体チップ１３の角部に最も近接した位置の
導体ワイヤ、すなわち導体ワイヤ１４ａ、１４ｂ間に
は、他の導体ワイヤ間のピッチ以上の間隙があり、この
間隙を埋めるように、疑似ワイヤ１７が配置されてい
る。
【００２１】図３は、上記実施形態において、モールド
成型時におけるモールド樹脂の流れによる導体ワイヤへ
の影響を描いている。キャビティ３４内両側角部３４’
近辺において、矢印で示すモールド樹脂の流れは、導体
ワイヤ１４の延びる方向と略直交している。これによっ
て各導体ワイヤ１４は流れの力を受けて、下流側に湾曲
される。先に説明したように、従来構造におけるモール
ド樹脂の流れは、半導体チップ角部で導体ワイヤ間に間
隙があるため、ここで加速される。その結果、その下流
側の導体ワイヤは、より大きな力を受け、大きく湾曲す
る(図１１)。しかしながら、図３に示す本発明の例にお
いては、上記疑似ワイヤ１７がモールド樹脂の流れの速
度を抑止し、その下流側への影響を最小限にする。
【００２２】図４及び図５は、ＢＧＡ型パッケージにお
いて、本発明に係る疑似ワイヤを配置した本発明の第２
の実施形態を示したものである。特に説明のない限り、
図中の各構成部分には、図２と同じ符号を用いている。
本実施形態において各疑似ワイヤ１７の両端は、疑似ス
テッチ部パッド１８及び疑似ボンディングパッド１９に
ボンディングされている。半導体チップ１３の角部１
３’寄りの疑似ボンディングパッド１９は、他方の疑似
ステッチ部パッド１８と同様、絶縁基板１２に導体パタ
ーンを形成する際に、それと同時に形成される独立した
方形の導体領域である。先の第１の実施形態に対し、本
実施形態においては、ステッチ１９に疑似ワイヤ１７の
一端をボンディングしなければならず、従って、他の導
体ワイヤ１４のボンディングにおける動きと異なる動き
をキャピラリにさせなければならない。その一方で、本
実施形態は、半導体チップの製造工程において、疑似の
電極パッドを形成する必要がないという点において、先
の実施形態よりも有利である。モールド樹脂の流れによ
る半導体チップ１３の角部下流側における導体ワイヤへ
の影響をできるだけ小さくするという目的から、導体ワ
イヤ１４と疑似ワイヤ１７とのループ高さの差は小さい
方がより好ましい。
【００２３】図６は、本発明が適用されるリードフレー
ムを用いたＴＱＦＰ(Thin Quad Flat Package)型パッケ
ージの半導体装置２０を示している。該半導体装置２０
は、リードフレームにより与えられる接続端子としての
リード２１、及び複数のリード２１の形成する面に対し
下方にオフセットされたダイパッド２２を備えている。
ダイパッド２２は、モールド樹脂封止前の半導体チップ
２３を支承するもので、その四隅から外側に延びるサポ
ートピン２２ａを有している。サポートピン２２ａは、
モールド樹脂封止前にはパッケージの外側まで延びてお
り、樹脂封止後のリード２１のフレームからの切り離し
を行うトリミングの工程で、パッケージ外縁部分で切断
される。半導体チップ２３は、導体ワイヤ２４によっ
て、各リード２１に電気的に接続されている。
【００２４】図７は、上記ＴＱＦＰ型パッケージの半導
体装置において、本発明に係る疑似ワイヤを配置した本
発明の第３の実施形態を示したものである。半導体チッ
プ２３と各リード２１との電気的接続を達成する導体ワ
イヤ２４は、各電極パッド２３ａから延びて、所定のル
ープを描き、リード２１の端部に達する。本実施形態に
おいて疑似ワイヤ２５の一端は、ダイパッド２２の角部
近傍にボンディングされる。疑似ワイヤ２５は、その位
置からサポートピン２２ａに沿って引き延ばされ、サポ
ートピン２２ａの所定の位置、すなわちリード２１に対
する導体ワイヤ２４のボンディング点と並ぶ位置でボン
ディングされる。なお、上述のようにダイパッド２２
は、リード２１に対し下方にオフセットされているが、
サポートピン２２ａ上の疑似ワイヤ２５のボンディング
位置は、リード２１と同じ高さ位置にある点に留意され
たい。本実施形態において、ダイパッド２２並びにサポ
ートピン２２ａは金属であり、従って、疑似ワイヤ２５
をボンディングするために、ステッチ部パッドを設ける
などの特別な手段を講じる必要がないが、必要ならば銀
めっき等の処理を施すことができる。
【００２５】図８は、ダイパッドが半導体チップのサイ
ズよりも小さい場合における、疑似ワイヤの取り付けに
関する本発明の第４の実施形態を示したものである。本
実施形態において、ダイパッド２２は、破線で示される
ように、半導体チップ２３よりも小さい平面的サイズを
有している。このような構造のＴＱＦＰ型パッケージに
おいて、疑似ワイヤ２５は、その両端をサポートピン２
２ａ上にボンディングされる。ダイパッド２２のサイズ
が半導体チップ２３のサイズよりも小さい点を除いて、
本実施形態は、図７の実施形態の場合と、疑似ワイヤ２
５の導体ワイヤ２４に対する相対的位置を含めて、変わ
るところがない。
【００２６】
【実施例】上記２本の疑似ワイヤを備えたＢＧＡ型パッ
ケージと、従来構造のＢＧＡ型パッケージについて、半
導体チップの角部下流側における導体ワイヤの変形量を
比較した。導体ワイヤの変形量を、δmax(最大撓み量)/
L(導体ワイヤの長さ)×100[%]とした場合、従来構造で
6.0%であった変形量が、4.8%に抑えられた。
【００２７】以上、本発明の実施形態を図面に沿って説
明した。本発明の適用範囲が、上記実施形態において示
した事項に限定されないことは明らかである。実施形態
においては、疑似ワイヤは２本であった。しかしなが
ら、疑似ワイヤはモールド樹脂の流れの抵抗として機能
すれば良いので、この本数は限定的なものではない。ま
た、疑似ワイヤは、他の導体ワイヤと必ずしも同一のル
ーピングにより与えられるものである必要はなく、モー
ルド樹脂の流れに対する抵抗を増すために、ルーピング
の経路を変えても良い。本発明の構造は、上記ＢＧＡ型
及びＴＱＦＰ型のパッケージに限らず、導体ワイヤを備
え、モールド樹脂により封止されたパッケージを有する
半導体装置において広く適用できるものである。
【００２８】
【発明の効果】以上の如く本発明によれば、モールド樹
脂注入時において、半導体チップの角部における導体ワ
イヤが、モールド樹脂の流れで隣り合う導体ワイヤと接
触することが防止される。
【００２９】特に、ダム部材として疑似ワイヤを用いた
場合には、半導体装置の構造及び製造工程を殆ど変える
ことなしに、上記隣り合う導体ワイヤ同士の接触を防止
することができる。
【図面の簡単な説明】
【図１】本発明が適用されるＢＧＡ型パッケージの半導
体装置の断面図である。
【図２】本発明の第１の実施形態を示す図１の要部拡大
平面図である。
【図３】モールド樹脂の流れによる導体ワイヤへの影響
を説明するための図である。
【図４】本発明の第２の実施形態を示す図１の要部拡大
平面図である。
【図５】図４の側面図である。
【図６】本発明が適用されるリードフレームを用いたＴ
ＱＦＰ型パッケージの半導体装置の断面図である。
【図７】本発明の第３の実施形態を示す図６の要部拡大
断面図である。
【図８】本発明の第４の実施形態を示す図７の対応図で
ある。
【図９】モールド型内での樹脂の流れを概念的に示した
図である。
【図１０】図９のＡ部を拡大して示す図であり、従来構
造の半導体装置におけるモールド樹脂の注入前の様子を
示している。
【図１１】図９のＡ部を拡大して示す図であり、従来構
造の半導体装置におけるモールド樹脂の注入後の様子を
示している。
【符号の説明】
１０、２０ 半導体装置 １１ 半田ボール １２ 絶縁基板 １２ａ、１５ ステッチ部パッド １３ 半導体チップ １３ａ 電極パッド １３’、３３’ 半導体チップ角部 １４ 導体ワイヤ １５ モールド樹脂 １６ 疑似電極パッド １７ 疑似ワイヤ １８ 疑似ステッチ部パッド １９ 疑似ボンドパッド ２１ リード ３０ モールド金型 ３４ キャビティ ３４’ キャビティ内のゲートに対する両側角部 ３５ キャビティ内のゲートに対する対角角部
───────────────────────────────────────────────────── フロントページの続き (72)発明者 梅田 義克 大分県速見郡日出町大字川崎字高尾4260 日本テキサス・インスツルメンツ株式会社 内 Ｆターム(参考） 4M109 AA01 BA01 BA03 CA21 DB20 5F044 AA01 AA02 HH00 JJ03

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 主面の周囲に沿って電極パッドの列を備
    える半導体チップと、 上記各電極パッドから延びる導体ワイヤと、 少なくとも上記半導体チップ及び上記導体ワイヤを覆
    い、半導体装置の外形を形成するモールド樹脂と、 上記半導体チップの角部を挟むように配設された最も近
    接する２本の上記導体ワイヤ間に配置されたダム部材
    と、を備えた半導体装置。
  2. 【請求項２】 上記ダム部材が、モールド樹脂の注入時
    における注入ゲートに最も近接する上記半導体チップの
    角部に隣り合う角部に配置されている請求項１記載の半
    導体装置。
  3. 【請求項３】 上記ダム部材が、電気的には作用しない
    一又は複数の導体ワイヤである請求項１又は２記載の半
    導体装置。
  4. 【請求項４】 上記電気的には作用しない導体ワイヤの
    第１の端が、上記半導体チップの角部に形成された電気
    的には作用しない電極パッド上に固定されている請求項
    ３記載の半導体装置。
  5. 【請求項５】 上記半導体チップが、ダイパッド上に配
    置され、上記電気的には作用しない導体ワイヤの第１の
    端が、上記ダイパッド上に固定されている請求項３記載
    の半導体装置。
  6. 【請求項６】 上記ダイパッドが、上記半導体チップの
    角部から外側に向けて延びるダイパッドサポートピンを
    有し、上記電気的には作用しない導体ワイヤの第１の端
    が、上記ダイパッドサポートピン上に固定されている請
    求項５記載の半導体装置。
  7. 【請求項７】 上記電気的には作用しない導体ワイヤの
    第２の端が、上記他の導体ワイヤの第２の端が固定され
    る位置の並びに沿って固定されている請求項３、４、５
    又は６記載の半導体装置。
JP10220056A 1998-08-04 1998-08-04 半導体装置 Pending JP2000058578A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP10220056A JP2000058578A (ja) 1998-08-04 1998-08-04 半導体装置
US09/366,378 US6268644B1 (en) 1998-08-04 1999-08-03 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP10220056A JP2000058578A (ja) 1998-08-04 1998-08-04 半導体装置

Publications (1)

Publication Number Publication Date
JP2000058578A true JP2000058578A (ja) 2000-02-25

Family

ID=16745252

Family Applications (1)

Application Number Title Priority Date Filing Date
JP10220056A Pending JP2000058578A (ja) 1998-08-04 1998-08-04 半導体装置

Country Status (2)

Country Link
US (1) US6268644B1 (ja)
JP (1) JP2000058578A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001338955A (ja) * 2000-05-29 2001-12-07 Texas Instr Japan Ltd 半導体装置及びその製造方法
WO2014119477A1 (ja) * 2013-01-29 2014-08-07 ピーエスフォー ルクスコ エスエイアールエル 半導体装置及び半導体装置の製造方法

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6576496B1 (en) 2000-08-21 2003-06-10 Micron Technology, Inc. Method and apparatus for encapsulating a multi-chip substrate array
TW462120B (en) * 2000-11-10 2001-11-01 Siliconware Precision Industries Co Ltd Tape carrier type semiconductor package structure
US20040120113A1 (en) * 2002-12-18 2004-06-24 Gateway, Inc. Acoustically adaptive thermal management
JP4717604B2 (ja) * 2005-11-17 2011-07-06 パナソニック株式会社 配線基板およびそれを用いた半導体装置
US8957489B2 (en) * 2008-04-03 2015-02-17 Dr. Johannes Heidenhain Gmbh Component arrangement and method for producing a component arrangement
JP5473549B2 (ja) * 2009-11-11 2014-04-16 キヤノン株式会社 半導体装置
US8749074B2 (en) * 2009-11-30 2014-06-10 Micron Technology, Inc. Package including an interposer having at least one topological feature

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5252783A (en) 1992-02-10 1993-10-12 Motorola, Inc. Semiconductor package
JP3016661B2 (ja) 1992-08-10 2000-03-06 ローム株式会社 リードフレーム
US5517056A (en) 1993-09-30 1996-05-14 Motorola, Inc. Molded carrier ring leadframe having a particular resin injecting area design for gate removal and semiconductor device employing the same
JP2820645B2 (ja) 1994-08-30 1998-11-05 アナム インダストリアル カンパニー インコーポレーティド 半導体リードフレーム
WO1996013855A1 (en) 1994-10-27 1996-05-09 National Semiconductor Corporation A leadframe for an integrated circuit package which electrically interconnects multiple integrated circuit die
JPH08236683A (ja) 1995-02-28 1996-09-13 Nec Corp リードフレーム
JPH0951067A (ja) 1995-08-08 1997-02-18 Sony Corp リードフレーム
KR100234023B1 (ko) 1996-04-04 1999-12-15 김영환 지지대를 가진 리드프레임과 이를 이용한 반도체 패키지
JP3034814B2 (ja) 1997-02-27 2000-04-17 沖電気工業株式会社 リードフレーム構造及び半導体装置の製造方法
US5982625A (en) 1998-03-19 1999-11-09 Advanced Semiconductor Engineering, Inc. Semiconductor packaging device

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001338955A (ja) * 2000-05-29 2001-12-07 Texas Instr Japan Ltd 半導体装置及びその製造方法
WO2014119477A1 (ja) * 2013-01-29 2014-08-07 ピーエスフォー ルクスコ エスエイアールエル 半導体装置及び半導体装置の製造方法

Also Published As

Publication number Publication date
US6268644B1 (en) 2001-07-31

Similar Documents

Publication Publication Date Title
US8710647B2 (en) Semiconductor device having a first conductive member connecting a chip to a wiring board pad and a second conductive member connecting the wiring board pad to a land on an insulator covering the chip and the wiring board
US6541846B2 (en) Dual LOC semiconductor assembly employing floating lead finger structure
US5172851A (en) Method of forming a bump electrode and manufacturing a resin-encapsulated semiconductor device
US6080264A (en) Combination of semiconductor interconnect
JP4173346B2 (ja) 半導体装置
KR100572946B1 (ko) 반도체장치및그제조방법
US9087827B2 (en) Mixed wire semiconductor lead frame package
US6750080B2 (en) Semiconductor device and process for manufacturing the same
JPH1167809A (ja) 半導体装置
US10170402B2 (en) Semiconductor device
JPH09312375A (ja) リードフレーム、半導体装置及び半導体装置の製造方法
JP3851845B2 (ja) 半導体装置
JP3046630B2 (ja) 半導体集積回路装置
US20110309483A1 (en) Semiconductor Device
JP2000049185A (ja) 導体ワイヤ及びこれを備えた半導体装置
JP2000058578A (ja) 半導体装置
JP2004363365A (ja) 半導体装置及びその製造方法
JP3502377B2 (ja) リードフレーム、樹脂封止型半導体装置及びその製造方法
KR100390466B1 (ko) 멀티칩 모듈 반도체패키지
JPH11297917A (ja) 半導体装置及びその製造方法
US7821112B2 (en) Semiconductor device with wire-bonding on multi-zigzag fingers
JP4699829B2 (ja) リードフレーム基盤及び基板基盤半導体パッケージ用ボンディング構造とその製造方法
JP3174238B2 (ja) 半導体装置およびその製造方法
JPH11330128A (ja) 半導体装置
KR100572393B1 (ko) 비지에이 패키지용 인쇄회로기판_

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20040726

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20050520

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20050531

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20051004