KR100246587B1 - 볼 그리드 어레이 반도체 팩키지 - Google Patents

볼 그리드 어레이 반도체 팩키지 Download PDF

Info

Publication number
KR100246587B1
KR100246587B1 KR1019970047708A KR19970047708A KR100246587B1 KR 100246587 B1 KR100246587 B1 KR 100246587B1 KR 1019970047708 A KR1019970047708 A KR 1019970047708A KR 19970047708 A KR19970047708 A KR 19970047708A KR 100246587 B1 KR100246587 B1 KR 100246587B1
Authority
KR
South Korea
Prior art keywords
lead
attached
semiconductor package
semiconductor chip
grid array
Prior art date
Application number
KR1019970047708A
Other languages
English (en)
Other versions
KR19990025876A (ko
Inventor
김영준
Original Assignee
유무성
삼성항공산업주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 유무성, 삼성항공산업주식회사 filed Critical 유무성
Priority to KR1019970047708A priority Critical patent/KR100246587B1/ko
Priority to JP24168198A priority patent/JP4058169B2/ja
Priority to CNB981193374A priority patent/CN1171310C/zh
Priority to US09/156,659 priority patent/US5969416A/en
Publication of KR19990025876A publication Critical patent/KR19990025876A/ko
Application granted granted Critical
Publication of KR100246587B1 publication Critical patent/KR100246587B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49503—Lead-frames or other flat leads characterised by the die pad
    • H01L23/4951—Chip-on-leads or leads-on-chip techniques, i.e. inner lead fingers being used as die pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48257—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a die pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Wire Bonding (AREA)

Abstract

볼 그리드 어레이 반도체 팩키지를 개시한다. 본 발명에 따르면, 반도체 칩, 상기 반도체 칩의 저면 또는 상면에 부착되며 수평으로 연장된 부분과 그로부터 소정 각도로 경사지게 연장된 부분을 가지는 다수의 절곡 리이드 부재, 상기 반도체 칩에 형성된 전극 단자와 상기 리이드를 상호 연결하는 와이어 부재, 상기 다수의 절곡 리이드 부재의 경사 연장 부분에 각각 부착되는 범프 및, 상기 반도체 칩, 다수의 리이드 부재 및, 와이어 부재를 그 안에 포함하며 상기 범프의 일측면을 외부에 노출시키는 몰딩 부재를 구비하는 볼 그리드 어레이 반도체 팩키지가 제공된다. 본 발명에 따른 볼 그리드 어레이 반도체 팩키지에서는 볼을 이용하여 리이드와 인쇄 회로 기판의 접속 단자 사이에 부착시킬 수 있는 공간이 확보된다는 장점이 있다.

Description

볼 그리드 어레이 반도체 팩키지
본 발명은 볼 그리드 어레이 반도체 팩키지(ball grid array semiconductor package)에 관한 것으로서, 보다 상세하게는 접속 핀의 수가 증가될 수 있도록 리이드의 구조를 입체적으로 구성한 볼 그리드 어레이(ball gird array) 반도체 팩키지에 관한 것이다.
통상적으로 반도체 팩키지는 그 구조나 기능에 따라 칩 온 보드 팩키지(chip on board package, COB type), 리드 온 칩 팩키지(lead on chip package, LOC type), 칩 온 리드 팩키지(chip on lead package,COL type), 볼 그리드 어레이 팩키지(ball grid array package, BGA type)등의 여러 가지로 구분할 수 있다. 이러한 구분은 리이드 프레임의 구조와 팩키지내에서 리이드 프레임이 상호 접속하는 방식에 따른 것이다.
예를 들면, 칩 온 보드(COB) 팩키지의 경우, 리이드 프레임에 패드와 리이드들이 구비되어 있으며, 반도체 칩은 상기 패드에 탑재된 상태로 팩키지 내에서 유지된다. 한편, 리드 온 칩(LOC) 팩키지나 칩 온 리드(COL)에는 리이드 프레임에 패드가 구비되지 아니하며, 이너 리이드가 칩의 상부 또는 하부 표면에 직접 부착됨으로써 팩키지로 형성된다. 다른 한편으로, BGA 팩키지의 경우, 반도체 칩은 이너 리이드의 단부에 부착됨으로써 유지되고, 리이드의 저면에 부착된 범프(bump)가 설치된다.
도 1에는 위에 열거된 팩키지의 종류들중 COB 팩키지에 대한 개략적인 단면이 도시되어 있다.
도면을 참조하면, 반도체 칩(15)은 패드(11)위에 부착되며, 패드(11)의 주변에는 이너 리이드(12)와 아우터 리이드(13)를 가지는 리이드 프레임이 설치된다. 반도체 칩(15)의 전극은 골드 와이어(17)에 의해 이너 리이드(12)에 대하여 와이어 본딩된다. 상기 반도체 칩(15), 패드(11) 및 리이드 프레임의 일부는 수지 몰딩(16)에 의해 외부 환경으로부터 보호되며, 아우터 리이드(13)는 수지 몰딩(16)의 외부로 돌출된다. 위와 같이 구성된 반도체 팩키지(10)는 아우터 리이드(13)가 인쇄 회로 기판에 형성된 단자에 접속됨으로써 회로를 구성하게 된다.
도 2에는 LOC 팩키지 형태의 반도체 팩키지에 대한 개략적인 단면이 도시되어 있다.
도면을 참조하면, 도 2의 반도체 팩키지(20)가 도 1의 반도체 팩키지(10)와상이한 점은 패드가 없는 것임을 알 수 있을 것이다. 반도체 칩(25)은 이너 리이드(22)의 단부에 부착되며, 칩(25)의 단자와 이너 리이드(22)의 일측이 골드 와이어(27)로 와이어 본딩된다. 아우터 리이드(23)의 단부는 수지 몰딩(26)의 외측으로 연장되어 인쇄 회로 기판의 단자에 접속될 수 있다.
도 2에 도시된 반도체 팩키지는 도 1의 반도체 팩키지보다 전체적인 체적이 작아질 수 있는 형태임을 알 수 있다. 즉, 도 1의 패드(11)를 제거한 구조를 제공함으로써 팩키지의 두께가 얇아지고 리이드 프레임의 면적인 작아질 수 있는 것이다. 도 2의 반도체 팩키지는 도 1의 것보다 진보된 형태인데, 이는 반도체 팩키지의 제조 기술 추세가 팩키지의 크기를 보다 작게 만들기 위한 방향으로 발전하고 있음을 반영한다.
도 3에 도시된 것은 BGA 형태의 반도체 팩키지를 개략적으로 도시한 단면도이다.
도면을 참조하면, 반도체 칩(35)은 리이드 프레임(33,33')의 일 단부에서 상측에 설치되며, 골드 와이어(37)는 칩(35)의 전극 단자와 리이드 프레임(33)을 각각 연결한다. 개별의 리이드 프레임(33)에는 각각 범프(39,39')가 설치된다. 범프(39,39')의 저면은 수지 몰딩(36)의 저면으로부터 노출되도록 설치된다. 이와 같이 형성된 반도체 칩(35)을 인쇄 회로 기판에 실장할때는 도시되지 아니한 볼(ball)을 범프(39,39')와 기판의 단자 사이에 개재시키고 볼을 용융시킴으로써 접합이 이루어지도록 한다.
도 4에 도시된 것은 BGA 반도체 팩키지의 저면을 개략적인 평면으로 도시한 것으로서, 이것은 수지 몰딩을 제거한 상태로 도시한 것이다.
도면을 참조하면, 칩(35)의 저면에는 좌측 및 우측에 다수의 리이드(41,42,43,44,41',42',43',44')들이 부착되어 있다. 또한 다수의 리이드에는 각각 범프들이 부착된다. 도면에서 알 수 있는 바와 같이, 각각의 범프가 리이드에 부착되는 위치는 인접한 리이드들 사이에서 서로 다르다. 즉, 리이드(41)에 부착된 범프(45)가 칩(35)의 저면 중심으로부터 외측으로 치우친 위치에 있는 반면에, 리이드(42)에 부착된 범프(46)는 칩(35)의 저면 중심을 향해 내측으로 치우친 위치에 있는 것을 알 수 있다. 이것은 다른 범프들, 즉 도면 번호 47,48,45',46',47',48' 로 표시된 모든 범프들에 대해서도 마찬가지이다.
위와 같이 인접한 리이드들 사이에서 범프를 상이한 위치에 형성하는 것은 BGA 반도체 팩키지를 인쇄 회로 기판에 실장하는 과정을 용이하게 하기 위한 것이다. 즉, 제한된 면적내에서 리이드의 수가 많아지게 되면 그에 대응하여 인쇄 회로 기판에 설치되는 접속 단자의 수도 증가하게 된다. 그러나 실제에 있어서는 리이드의 폭을 좁게 형성하는 것보다, 기판 평면에서 반도체 팩키지가 실장되는 좁은 면적내에 접속 단자를 형성하는 것이 곤란하기 때문에, 도 4에 도시된 것처럼 인접한 리이드에서 범프의 위치를 서로 상이하게 설정함으로써 기판 표면의 면적을 최대한으로 활용할 수 있도록 하는 것이다. 그러나 이처럼 범프의 위치를 상이하게 형성한다 할지라도, 리이드의 수를 증가시키려면 기판 표면에서의 접속을 위한 충분한 면적을 확보할 수 없다는 문제점이 존재한다. 즉, 리이드의 폭을 감소시킴으로써 리이드의 수를 증가시키는 기술이 가능함에도 불구하고, 범프 및 볼을 이용한 접속 면적을 충분히 확보할 수 없으므로 리이드 수를 증가시키지 못하는 결과에 도달하는 것이다.
본 발명은 위와 같은 문제점을 해결하기 위하여 안출된 것으로서, 본 발명의 목적은 볼을 이용한 실장 작업이 용이하게 수행될 수 있는 볼 그리드 어레이 반도체 팩키지를 제공하는 것이다.
본 발명의 다른 목적은 리이드 프레임의 리이드들중 일부의 단부를 절곡시킨볼 그리드 어레이 반도체 팩키지를 제공하는 것이다.
본 발명의 다른 목적은 범프의 설치 공간을 입체화시킴으로써 리이드의 수를 증가시킬 수 있는 볼 그리드 어레이 반도체 팩키지를 제공하는 것이다.
도 1은 종래 기술에 따른 COB 반도체 팩키지의 개략적인 단면도.
도 2는 종래 기술에 따른 LOC 반도체 팩키지의 개략적인 단면도.
도 3은 종래 기술에 따른 BGA 반도체 팩키지의 개략적인 단면도.
도 4는 도 3의 저면도.
도 5는 본 발명에 따른 BGA 반도체 팩키지의 일부에 대한 개략적인 분해 사시도.
도 6은 본 발명에 따른 BGA 반도체 팩키지에 대한 개략적인 단면도.
< 도면의 주요 부호에 대한 간단한 설명 >
11. 패드 12. 이너 리이드
13. 아우터 리이드 15. 반도체 칩
16. 몰딩 17. 와이어
22. 이너 리이드 23. 아우터 리이드
25. 칩 26. 몰딩
33.33'. 리이드 35. 반도체 칩
36. 몰딩 37. 와이어
55. 반도체 칩 71.72.73.74. 범프
상기 목적을 달성하기 위하여, 본 발명에 따르면, 반도체 칩, 상기 반도체 칩의 저면 또는 상면에 부착되며 수평으로 연장된 부분과 그로부터 소정 각도로 경사지게 연장된 부분을 가지는 다수의 절곡 리이드 부재, 상기 반도체 칩에 형성된 전극 단자와 상기 리이드를 상호 연결하는 와이어 부재, 상기 다수의 절곡 리이드 부재의 경사 연장 부분에 각각 부착되는 범프 및, 상기 반도체 칩, 다수의 리이드 부재 및, 와이어 부재를 그 안에 포함하며 상기 범프의 일측면을 외부에 노출시키는 몰딩 부재를 구비하는 볼 그리드 어레이 반도체 팩키지가 제공된다.
본 발명의 일 특징에 따르면, 상기 반도체 칩의 상면 또는 저면에 일단부가 부착되어 수평으로만 연장되는 다수의 수평 리이드 부재 및, 상기 수평 리이드 부재에 각각 부착되어 그 일측면이 상기 몰딩 부재의 외부에 노출되는 다른 범프들을 더 구비한다.
본 발명의 다른 특징에 따르면, 상기 각 절곡 리이드 부재들은 상기 각 수평 리이드 부재들 사이에 배치된다.
본 발명의 다른 특징에 따르면, 상기 각 절곡 리이드 부재들의 경사 연장 부분은 수평 연장 부분에 대하여 직각으로 연장된다.
본 발명의 다른 특징에 따르면, 상기 수평 리이드 부재에 부착되는 각 범프들은 서로에 대하여 엇갈리에 배치된다.
이하 본 발명을 첨부된 도면에 도시된 일 실시예를 참고로 보다 상세히 설명하기로 한다.
도 5에 도시된 것은 본 발명에 따른 BGA 반도체 팩키지의 개략적인 분해 사시도이며, 이것은 수지 몰딩을 제거한 상태로 도시한 것이다.
도면을 참조하면, 반도체 칩(55)의 저면에는 다수의 리이드(53,54,55,56,53',54',55',56')가 부착된다. 도면에서는 8 개의 리이드만이 도시되어 있으나, 이는 예시적인 것에 불과하며, 실제에 있어서는 실시 가능한 범위내에서 리이드의 폭을 최소한으로 작게 형성하면 리이드의 수는 증가할 수 있다.
반도체 칩(55)의 저면에 부착된 리이드들중 최소한 일부는 길이의 일부가 소정 각도로 절곡된다. 도면에 도시된 실시예에서, 도면 번호 54, 54', 56, 56' 로 지시된 리이드들은 칩(55)의 저면으로부터 수평으로 연장된 이후에 다시 수직으로 절곡되어 있는 것을 알 수 있다. 절곡된 리이드들은 절곡되지 아니한 수평의 리이드(53,53',55,55')와 번갈아서 배치되는 것이 바람직스럽다.
위와 같이 형성된 리이드에는 각각 범프가 부착된다. 범프는 리이드의 단부에 부착되어야 하는데, 수평 방향으로만 연장된 리이드들은 리이드의 단부 저면에 범프가 부착되고, 수직 방향으로 절곡된 리이드들은 절곡된 부분의 단부에 범프가 부착된다. 도면에 도시된 실시예에서, 범프(71,72)는 수평 방향으로만 연장된 리이드(53,55)의 저면에 부착되어 있다. 평면상에서의 범프(71,72)들 사이의 위치는 도 4를 참고하여 설명된 바와 같이 서로에 대하여 엇갈릴 수 있다. 한편, 다른 범프(73,73',75,75')들은 절곡된 리이드(54,54',56,56')의 단부에 부착된다.
도 6에는 본 발명에 따른 반도체 팩키지의 칩과 리이드를 수지 몰딩내에 설치한 것을 도시하는 개략적인 단면도이다.
도면을 참조하면, 칩(65)의 저면에는 절곡된 리이드(54,54') 및 절곡되지 아니한 수평의 리이드(미도시)가 부착되면, 각각의 리이드와 칩(65)의 전극 단자 사이에는 골드 와이어(67)에 의한 와이어 본딩이 수행된다. 또한 도 5를 참조하여 설명된 바와 같이, 절곡된 리이드(54,54')의 수직 부분 단부에는 범프(73,73')가 각각 부착된다. 도면 번호 71,71',72,72' 로 지시된 것은 수평으로 연장된 리이드(미도시)의 저면에 부착되는 범프들이며, 위에서 설명된 바와 같이 이들 범프들은 서로 엇갈리게 배치된다. 수지 몰딩(66)은 칩(65)과 리이드(54,54')의 외곽을 감싸는데, 이때 절곡된 리이드에 부착된 범프(73,73')는 몰딩(66)의 측면으로부터 외부로 노출되며, 수평으로 연장된 리이드에 부착된 범프(71,71',72,72')는 몰딩(66)의 저면에 노출된다.
도 6에서는 리이드가 칩(65)의 저면에서 수평으로 연장되거나 또는 그로부터 절곡되어 수직 상방으로 연장되었으나, 다른 실시예에서는 리이드가 칩(65)의 상면에서 수평으로 연장되거나 또는 그로부터 절곡되어 수작 하방으로 연장될 수 있다. 또한 직각으로 절곡되지 않고 다른 각도, 예를 들면 45 도 각도로 리이드가 절곡될 수 있다.
위와 같이 형성된 BGA 반도체 팩키지를 인쇄 회로 기판(미도시)에 실장하려면 그에 대응하는 장치, 예를 들면 소켓(미도시)을 필요로 한다. 소켓에는 반도체 팩키지의 몰딩(66)의 저면 및 측면으로부터 노출된 범프에 상응하는 위치에 접속 단자가 형성될 것이며, 범프와 접속 단자 사이에는 볼(ball)이 게재됨으로써 전기적인 연결을 이루게 된다.
다시 도 5를 참조하면, 리이드는 2 개의 수평 방향으로 연장되고 그로부터 절곡되어 수직 방향으로 연장되었으나, 다른 실시예에서 리이드는 4 개의 수평 방향으로 연장되고 그로부터 절곡되어 수직 방향으로 연장될 수 있다. 따라서, 종래에 리이드가 수평 방향으로만 연장되었을때는 범프를 부착시킬 수 있는 평면이 리이드의 저면에만 한정되었으나, 본 발명에서는 범프를 부착시킬 수 있는 평면이 수평으로 연장된 리이드의 저면과, 그로부터 절곡된 4 개의 측면을 포함하여 최대 5 개의 평면으로 증가한다. 따라서 범프의 설치 공간에 여유를 가질 수 있으며, 리이드의 수를 극대화할 수 있다.
본 발명에 따른 볼 그리드 어레이 반도체 팩키지에서는 볼을 이용하여 리이드와 인쇄 회로 기판의 접속 단자 사이에 부착시킬 수 있는 공간이 확보된다는 장점이 있다. 즉, 범프의 설치 공간이 증가하며, 그에 따라 리이드 수의 증가가 가능하다는 장점이 있다.
본 발명은 첨부된 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예지적인 것에 불과하며, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있을 것이다. 따라서 본 발명의 진정한 보호 범위는 첨부된 청구 범위에 의해서만 정해져야 할 것이다.

Claims (5)

  1. 반도체 칩,
    상기 반도체 칩의 저면 또는 상면에 부착되며 수평으로 연장된 부분과 그로부터 소정 각도로 경사지게 연장된 부분을 가지는 다수의 절곡 리이드 부재,
    상기 반도체 칩에 형성된 전극 단자와 상기 리이드를 상호 연결하는 와이어 부재,
    상기 다수의 절곡 리이드 부재의 경사 연장 부분에 각각 부착되는 범프 및,
    상기 반도체 칩, 다수의 리이드 부재 및, 와이어 부재를 그 안에 포함하며 상기 범프의 일측면을 외부에 노출시키는 몰딩 부재를 구비하는 볼 그리드 어레이 반도체 팩키지.
  2. 제 1 항에 있어서, 상기 반도체 칩의 상면 또는 저면에 일단부가 부착되어 수평으로만 연장되는 다수의 수평 리이드 부재 및,
    상기 수평 리이드 부재에 각각 부착되어 그 일측면이 상기 몰딩 부재의 외부에 노출되는 다른 범프들을 더 구비하는 것을 특징으로 하는 볼 그리드 어레이 반도체 팩키지.
  3. 제 2 항에 있어서, 상기 각 절곡 리이드 부재들은 상기 각 수평 리이드 부재들 사이에 배치되는 것을 특징으로 하는 볼 그리드 어레이 반도체 팩키지.
  4. 제 1 항에 있어서, 상기 각 절곡 리이드 부재들의 경사 연장 부분은 수평 연장 부분에 대하여 직각으로 연장되는 것을 특징으로 하는 볼 그리드 어레이 반도체 팩키지.
  5. 제 2 항에 있어서, 상기 수평 리이드 부재에 부착되는 각 범프들은 서로에 대하여 엇갈리에 배치되는 것을 특징으로 하는 볼 그리드 어레이 반도체 팩키지.
KR1019970047708A 1997-09-19 1997-09-19 볼 그리드 어레이 반도체 팩키지 KR100246587B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1019970047708A KR100246587B1 (ko) 1997-09-19 1997-09-19 볼 그리드 어레이 반도체 팩키지
JP24168198A JP4058169B2 (ja) 1997-09-19 1998-08-27 ボールグリッドアレイ半導体パッケージ
CNB981193374A CN1171310C (zh) 1997-09-19 1998-09-17 球栅阵列半导体封装
US09/156,659 US5969416A (en) 1997-09-19 1998-09-18 Ball grid array semiconductor package

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019970047708A KR100246587B1 (ko) 1997-09-19 1997-09-19 볼 그리드 어레이 반도체 팩키지

Publications (2)

Publication Number Publication Date
KR19990025876A KR19990025876A (ko) 1999-04-06
KR100246587B1 true KR100246587B1 (ko) 2000-03-15

Family

ID=19521403

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970047708A KR100246587B1 (ko) 1997-09-19 1997-09-19 볼 그리드 어레이 반도체 팩키지

Country Status (4)

Country Link
US (1) US5969416A (ko)
JP (1) JP4058169B2 (ko)
KR (1) KR100246587B1 (ko)
CN (1) CN1171310C (ko)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2954110B2 (ja) * 1997-09-26 1999-09-27 九州日本電気株式会社 Ｃｓｐ型半導体装置及びその製造方法
US6310390B1 (en) 1999-04-08 2001-10-30 Micron Technology, Inc. BGA package and method of fabrication
US6265761B1 (en) * 1999-05-07 2001-07-24 Maxim Integrated Products, Inc. Semiconductor devices with improved lead frame structures
US6300674B1 (en) * 2000-06-19 2001-10-09 Harvatek Corp. Flat package for semiconductor diodes
US6597061B1 (en) * 2001-08-03 2003-07-22 Sandisk Corporation Card manufacturing technique and resulting card
SG109495A1 (en) * 2002-04-16 2005-03-30 Micron Technology Inc Semiconductor packages with leadfame grid arrays and components and methods for making the same
US6903449B2 (en) * 2003-08-01 2005-06-07 Micron Technology, Inc. Semiconductor component having chip on board leadframe
KR100642748B1 (ko) 2004-07-24 2006-11-10 삼성전자주식회사 리드 프레임과 패키지 기판 및 이들을 이용한 패키지
JP2007035844A (ja) * 2005-07-26 2007-02-08 Mitsui Chemicals Inc 樹脂製中空パッケージ及び半導体装置
JP5252819B2 (ja) * 2007-03-26 2013-07-31 三菱電機株式会社 半導体装置およびその製造方法
KR20120081459A (ko) * 2011-01-11 2012-07-19 삼성전자주식회사 리드 프레임을 갖는 반도체 패키지

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6034045A (ja) * 1983-08-05 1985-02-21 Nec Corp 樹脂封止型半導体装置
JPS63258050A (ja) * 1987-04-15 1988-10-25 Mitsubishi Electric Corp 半導体装置
JPS63296252A (ja) * 1987-05-27 1988-12-02 Mitsubishi Electric Corp 樹脂封止型半導体装置
JPH01255259A (ja) * 1988-04-04 1989-10-12 Nec Corp 樹脂封止型半導体装置
JP2866465B2 (ja) * 1990-10-09 1999-03-08 三菱電機株式会社 電子部品
US5157480A (en) * 1991-02-06 1992-10-20 Motorola, Inc. Semiconductor device having dual electrical contact sites
US5172214A (en) * 1991-02-06 1992-12-15 Motorola, Inc. Leadless semiconductor device and method for making the same
JP2990455B2 (ja) * 1991-08-20 1999-12-13 富士通株式会社 集積回路装置とその製造方法及び製造装置及び梱包ケース
KR940007757Y1 (ko) * 1991-11-14 1994-10-24 금성일렉트론 주식회사 반도체 패키지
JP2934357B2 (ja) * 1992-10-20 1999-08-16 富士通株式会社 半導体装置
US5302849A (en) * 1993-03-01 1994-04-12 Motorola, Inc. Plastic and grid array semiconductor device and method for making the same
KR0169820B1 (ko) * 1995-08-22 1999-01-15 김광호 금속 회로 기판을 갖는 칩 스케일 패키지
US5834837A (en) * 1997-01-03 1998-11-10 Lg Semicon Co., Ltd. Semiconductor package having leads with step-shaped dimples

Also Published As

Publication number Publication date
US5969416A (en) 1999-10-19
JP4058169B2 (ja) 2008-03-05
JPH11135571A (ja) 1999-05-21
CN1171310C (zh) 2004-10-13
CN1212461A (zh) 1999-03-31
KR19990025876A (ko) 1999-04-06

Similar Documents

Publication Publication Date Title
US6118174A (en) Bottom lead frame and bottom lead semiconductor package using the same
US8299593B2 (en) Stack package made of chip scale packages
US20040217471A1 (en) Component and assemblies with ends offset downwardly
KR100246333B1 (ko) 비 지 에이 패키지 및 그 제조방법
KR20080073739A (ko) 적층형 마이크로전자 패키지
KR100246587B1 (ko) 볼 그리드 어레이 반도체 팩키지
US6166435A (en) Flip-chip ball grid array package with a heat slug
KR20070019475A (ko) 인쇄회로보드, 및 이를 이용한 반도체 패키지 및 멀티스택반도체 패키지
US8372690B2 (en) SiP substrate
KR19990024255U (ko) 적층형 볼 그리드 어레이 패키지
US20070164404A1 (en) Semiconductor package
KR20020057351A (ko) 볼 그리드 어레이 패키지와 그 실장 구조
KR102565416B1 (ko) 리드 프레임 및 이를 포함하는 반도체 패키지
KR0173930B1 (ko) 리드 프레임을 이용한 볼 그리드 어레이 패키지
KR100206977B1 (ko) 직립형 볼 그리드 어레이 패키지
KR100373149B1 (ko) 반도체 패키지
KR20080084075A (ko) 적층 반도체 패키지
KR100206973B1 (ko) 칩 사이즈 패키지
KR100196992B1 (ko) 리드 프레임 및 이를 구비한 칩 스케일 패키지
KR19990056764A (ko) 볼 그리드 어레이 패키지
KR20230102923A (ko) 리드 프레임 및 이를 포함하는 반도체 패키지
KR100370851B1 (ko) 반도체패키지
KR100900235B1 (ko) 반도체 패키지 및 이의 제조 방법
TWM613718U (zh) 覆晶封裝結構
KR100237566B1 (ko) 반도체 박형 패키지

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20101129

Year of fee payment: 12

LAPS Lapse due to unpaid annual fee