JPH11135571A - ボールグリッドアレイ半導体パッケージ - Google Patents

ボールグリッドアレイ半導体パッケージ

Info

Publication number
JPH11135571A
JPH11135571A JP10241681A JP24168198A JPH11135571A JP H11135571 A JPH11135571 A JP H11135571A JP 10241681 A JP10241681 A JP 10241681A JP 24168198 A JP24168198 A JP 24168198A JP H11135571 A JPH11135571 A JP H11135571A
Authority
JP
Japan
Prior art keywords
leads
bent
lead
attached
semiconductor package
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP10241681A
Other languages
English (en)
Other versions
JP4058169B2 (ja
Inventor
Eishun Kin
榮俊 金
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hanwha Aerospace Co Ltd
Original Assignee
Samsung Aerospace Industries Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Aerospace Industries Ltd filed Critical Samsung Aerospace Industries Ltd
Publication of JPH11135571A publication Critical patent/JPH11135571A/ja
Application granted granted Critical
Publication of JP4058169B2 publication Critical patent/JP4058169B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49503—Lead-frames or other flat leads characterised by the die pad
    • H01L23/4951—Chip-on-leads or leads-on-chip techniques, i.e. inner lead fingers being used as die pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48257—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a die pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Wire Bonding (AREA)

Abstract

(57)【要約】 【課題】 リードの構造を改善し接続ピンの数を増や
したボールグリッドアレイ半導体パッケージを提供す
る。 【解決手段】 本発明の半導体パッケージは、半導体
チップと、その一端が半導体チップに取着されその他端
が所定角度に折曲げられた少なくとも１つのリードと、
半導体チップに形成された電極端子と折曲げられたリー
ドを相互接続するワイヤと、折曲リードの折曲げられた
端部に取着着される第１バンプと、及びバンプの一側面
が外部へ露出されるように半導体チップ、リード及びワ
イヤを覆う樹脂モールディングを具備することにより、
多数のバンプを容易に付着でき、リードの数を最大限に
増やすことができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はボールグリッドアレ
イ半導体パッケージに係り、より詳細にはリードの構造
を改善し接続ピンの数を増やしたボールグリッドアレイ
半導体パッケージに関する。
【０００２】
【従来の技術】通常的に半導体パッケージは、チップオ
ンボードパッケージ（ｃｈｉｐ ｏｎｂｏａｒｄ ｐａ
ｃｋａｇｅ：ＣＯＢ）、リードオンチップパッケージ
（ｌｅａｄ ｏｎ ｃｈｉｐ ｐａｃｋａｇｅ：ＬＯ
Ｃ）、チップオンリードパッケージ（ｃｈｉｐ ｏｎ
ｌｅａｄ ｐａｃｋａｇｅ：ＣＯＬ）、ボールグリッド
アレイパッケージ（ｂａｌｌ ｇｒｉｄ ａｒｒａｙ
ｐａｃｋａｇｅ：ＢＧＡ）に区分できる。このような区
分はリードフレームと半導体チップの結合方式及びパッ
ケージ内でのリードフレームの接続方式に従ってなされ
たものである。この中のＢＧＡパッケージの場合、半導
体チップはインナリードの端部に取着され、リードの底
面にはバンプ（ｂｕｍｐ）が取着され、前記バンプはパ
ッケージのモールドの外側に配設されたボール（ｂａｌ
ｌ）を介して基板の端子と電気的な接続をなす。
【０００３】図１を参照してＢＧＡ半導体パッケージの
構成をさらに詳細に説明する。図に示すように、半導体
チップ３５はリードフレーム３３、３３’の端部の上面
に設置され、金ワイヤ３７はチップ３５の電極端子とリ
ードフレーム３３、３３’を各々接続する。各リードフ
レーム３３には各々バンプ３９、３９’が設置される。
前記バンプ３９、３９’の底面は樹脂モールド３６の外
部へ露出されている。前記半導体チップ３５をプリント
回路基板に実装する時は、ボール（図示せず）をバンプ
３９、３９’とプリント回路基板の端子との間に介在さ
せ溶融させることによってそれらを相互接続させる。
【０００４】図２にはＢＧＡ半導体パッケージの底面が
図示されており、この図では樹脂モールディングが除か
れた状態で示されている。
【０００５】図面を参照すると、チップ３５の底面には
複数のリード４１、４２、４３、４４、４１’、４
２’、４３’、４４’が取着されており、前記リード４
１−４４’にはバンプ４５、４６、４７、４８、４
５’、４６’、４７’、４８’が各々取着される。この
時、前記バンプ４５−４８’は隣接するバンプ４５−４
８’と一列に整列されておらず、相互に交叉するように
配置される。このようにバンプ４５−４８’を一列に整
列させて配置しないのは、ＢＧＡ半導体パッケージをプ
リント回路基板に容易に実装するためである。すなわ
ち、前記リードの数とこれに対応するプリント回路基板
の接続端子数が多い場合、相互に隣接したリードに取着
されたバンプの位置をずらしてプリント回路基板表面積
を最大限に活用できる。
【０００６】しかし、このようにバンプの位置をずらす
ことによって、リードが接続されるプリント回路基板の
接続面積を十分に確保するには限界が生ずる。更に、こ
のような接続面積の制約のために前記リードの幅を縮め
ることによってリードの数を増やすことが困難になる。
【０００７】
【発明が解決しようとする課題】本発明は前述のような
問題点を解決するためになされたものであって、本発明
の目的はリードの構造を改善することによってリードが
接続できる面積を十分に確保すると同時に、さらに多数
のリードが使用できるボールグリッドアレイ半導体パッ
ケージを提供することにある。
【０００８】
【課題を解決するための手段】前記目的を達成するため
に、本発明によれば、半導体チップと、その一端が前記
半導体チップに取着されその他端が所定角度に折曲げら
れた少なくとも１つのリードと、前記半導体チップに形
成された電極端子と前記折曲げられたリードとを相互接
続するワイヤと、前記折曲リードの折曲げられた端部に
取着される第１バンプと、前記バンプの一側面が外部へ
露出されるように、前記半導体チップ、前記リード及び
前記ワイヤを覆う樹脂モールディングとを具備するボー
ルグリッドアレイ半導体パッケージが提供される。
【０００９】また、本発明の一実施例によれば、ボール
グリッドアレイ半導体パッケージが、その一端が前記半
導体チップに取着され水平に延長される複数の水平リー
ドと、前記水平リードに各々取着されその一側面が前記
樹脂モールディングの外部へ露出される第２バンプとを
さらに具備する。
【００１０】ここで、前記折曲リードと前記水平リード
とは交互に配置されることが望ましい。
【００１１】また、前記折曲リードの前記他端は直角に
折曲げられたことが望ましく、前記水平リードに取着さ
れるバンプは一列に整列されず相互に交叉するように配
置されることが望ましい。
【００１２】
【発明の実施の形態】本発明のボールグリッドアレイ
（ＢＧＡ）パッケージの実施例について、図面を参照し
つつ、以下詳細に説明する。
【００１３】図３には、本発明によるＢＧＡ半導体パッ
ケージが示されている。この図では、半導体パッケージ
の外部を覆う樹脂モールディングとボンディングワイヤ
は取除かれた状態で示されている。
【００１４】図面を参照すると、半導体チップ６５の底
面には複数のリード５３、５４、５５、５６、５３’、
５４’、５５’、５６’の端部が取着される。本発明の
特徴によれば、前記リード５３−５６’中少なくとも１
つはリード長さ方向から所定角度で折曲げられている。
望ましくは、リード５４、５６、５４’、５６’はチッ
プ６５の底面から水平に延長された後垂直に折曲げられ
た形態とする。また、前記折曲げられたリード５４、５
６、５４’、５６’は折曲げられてないリード５３、５
５、５３’、５５’と交互に配置されることが望まし
い。
【００１５】前記リード５３〜５６’にはバンプ７１〜
７４’が各々取着される。すなわち、水平方向にのみ延
設されたリード５３、５５、５３’、５５’の底面には
バンプ７１、７２、７１’、７２’が取着され、折曲げ
られたリード５４、５６、５４’、５６’の端部側面に
はバンプ７３、７４、７３’、７４’が取着される。こ
の時、前記水平リード５３、５５、５３’、５５’に取
着されたバンプ７１、７２、７１’、７２’は図２を参
照に説明したように、互いに一列に整列するのでなく交
叉するように配置されることが望ましい。
【００１６】図４は本発明にともなうＢＧＡ半導体パッ
ケージのチップとリードが仮想線で表示された樹脂によ
りモールディングされた状態を示す。チップ６５の底面
に取着された各リード５３〜５６’（図３参照）は金ワ
イヤ６７によりチップ６５の電極端子と電気的に接続さ
れる。樹脂モールディング６６は前記チップ６５とリー
ド５３〜５６’を覆う。この時、折曲げられたリード５
４、５６、５４’、５６’に取着されたバンプ７３、７
４、７３’、７４’（図３参照）はモールディング６６
の側面に露出され、水平リード５３、５５、５３’、５
５’に取着されたバンプ７１、７２、７１’、７２’は
モールディング６６の底面に露出される。
【００１７】前記のようなＢＧＡ半導体パッケージはプ
リント回路基板（図示せず）に用意されたソケット（図
示せず）に結合される。前記ソケットには前記樹脂モー
ルディング６６の底面及び側面へ露出されたバンプ７１
〜７４’に相応する接続端子が形成され、このバンプと
接続端子との間に介在するボール（図示せず）により電
気的に接続される。
【００１８】ここでは、デュアルインラインパッケージ
（Ｄｕａｌ ｉｎ−ｌｉｎｅ ：ＤＩＰ）の実施例につ
いて説明してきたが、本発明はシングルインラインパッ
ケージ（Ｓｉｎｇｌｅ ｉｎ−ｌｉｎｅ ： ＳＩＰ）
及びカッドフラットパッケージ（Ｑｕａｄ Ｆｌａｔ
Ｐａｃｋａｇｅ：ＱＦＰ）に対しても適用可能である。
【００１９】
【発明の効果】以上のように本発明のパッケージは水平
リード及び折曲リードを具備することによってバンプが
取着できる余裕面積が十分に確保できる。従って、多数
のバンプを容易に取着でき、ひいてはリードの数を最大
限に多くすることができる。
【図面の簡単な説明】
【図１】従来のＢＧＡ半導体パッケージの一例の概略的
な断面図。
【図２】従来のＢＧＡ半導体パッケージの他の例の概略
的底面図。
【図３】本発明によるＢＧＡ半導体パッケージの一部を
示す概略的な分解斜視図。
【図４】図３に示す本発明によるＢＧＡ半導体パッケー
ジの正面図。
【符号の説明】
５３、５４、５５、５６、５３’、５４’、５５’、５
６’ 複数のリード ６５ 半導体チップ ７１、７２、７３、７４、７１’、７２’、７３’、７
４’７１〜７４’ バンプ

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 半導体チップと、 その一端が前記半導体チップに取着されその他端が所定
    角度に折曲げられた少なくとも１つのリードと、 前記半導体チップに形成された電極端子と前記折曲げら
    れたリードとを相互接続するワイヤと、 前記折曲リードの折曲げられた端部に取着される第１バ
    ンプと、 前記バンプの一側面が外部へ露出されるように、前記半
    導体チップ、前記リード及び前記ワイヤを覆う樹脂モー
    ルディングとを具備するボールグリッドアレイ半導体パ
    ッケージ。
  2. 【請求項２】 その一端が前記半導体チップに取着さ
    れる複数の水平リードと、 前記水平リードに各々取着され、その一側面が前記樹脂
    モールディングの外部へ露出される第２バンプとをさら
    に具備することを特徴とする請求項１に記載のボールグ
    リッドアレイ半導体パッケージ。
  3. 【請求項３】 前記折曲リードと前記水平リードと
    が、交互に配置されることを特徴とする請求項２に記載
    のボールグリッドアレイ半導体パッケージ。
  4. 【請求項４】 前記折曲リードの前記折り曲げられた
    端部が、直角に折曲げられていることを特徴とする請求
    項１に記載のボールグリッドアレイ半導体パッケージ。
  5. 【請求項５】 前記水平リードに取着されるバンプ
    が、一列に整列されず、相互に交叉するように配置され
    ることを特徴とする請求項２に記載のボールグリッドア
    レイ半導体パッケージ。
JP24168198A 1997-09-19 1998-08-27 ボールグリッドアレイ半導体パッケージ Expired - Fee Related JP4058169B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1019970047708A KR100246587B1 (ko) 1997-09-19 1997-09-19 볼 그리드 어레이 반도체 팩키지
KR1997-47708 1997-09-19

Publications (2)

Publication Number Publication Date
JPH11135571A true JPH11135571A (ja) 1999-05-21
JP4058169B2 JP4058169B2 (ja) 2008-03-05

Family

ID=19521403

Family Applications (1)

Application Number Title Priority Date Filing Date
JP24168198A Expired - Fee Related JP4058169B2 (ja) 1997-09-19 1998-08-27 ボールグリッドアレイ半導体パッケージ

Country Status (4)

Country Link
US (1) US5969416A (ja)
JP (1) JP4058169B2 (ja)
KR (1) KR100246587B1 (ja)
CN (1) CN1171310C (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007035844A (ja) * 2005-07-26 2007-02-08 Mitsui Chemicals Inc 樹脂製中空パッケージ及び半導体装置

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2954110B2 (ja) * 1997-09-26 1999-09-27 九州日本電気株式会社 Ｃｓｐ型半導体装置及びその製造方法
US6310390B1 (en) * 1999-04-08 2001-10-30 Micron Technology, Inc. BGA package and method of fabrication
US6265761B1 (en) * 1999-05-07 2001-07-24 Maxim Integrated Products, Inc. Semiconductor devices with improved lead frame structures
US6300674B1 (en) * 2000-06-19 2001-10-09 Harvatek Corp. Flat package for semiconductor diodes
US6597061B1 (en) * 2001-08-03 2003-07-22 Sandisk Corporation Card manufacturing technique and resulting card
SG109495A1 (en) * 2002-04-16 2005-03-30 Micron Technology Inc Semiconductor packages with leadfame grid arrays and components and methods for making the same
US6903449B2 (en) * 2003-08-01 2005-06-07 Micron Technology, Inc. Semiconductor component having chip on board leadframe
KR100642748B1 (ko) 2004-07-24 2006-11-10 삼성전자주식회사 리드 프레임과 패키지 기판 및 이들을 이용한 패키지
JP5252819B2 (ja) * 2007-03-26 2013-07-31 三菱電機株式会社 半導体装置およびその製造方法
KR20120081459A (ko) * 2011-01-11 2012-07-19 삼성전자주식회사 리드 프레임을 갖는 반도체 패키지

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6034045A (ja) * 1983-08-05 1985-02-21 Nec Corp 樹脂封止型半導体装置
JPS63258050A (ja) * 1987-04-15 1988-10-25 Mitsubishi Electric Corp 半導体装置
JPS63296252A (ja) * 1987-05-27 1988-12-02 Mitsubishi Electric Corp 樹脂封止型半導体装置
JPH01255259A (ja) * 1988-04-04 1989-10-12 Nec Corp 樹脂封止型半導体装置
JP2866465B2 (ja) * 1990-10-09 1999-03-08 三菱電機株式会社 電子部品
US5157480A (en) * 1991-02-06 1992-10-20 Motorola, Inc. Semiconductor device having dual electrical contact sites
US5172214A (en) * 1991-02-06 1992-12-15 Motorola, Inc. Leadless semiconductor device and method for making the same
JP2990455B2 (ja) * 1991-08-20 1999-12-13 富士通株式会社 集積回路装置とその製造方法及び製造装置及び梱包ケース
KR940007757Y1 (ko) * 1991-11-14 1994-10-24 금성일렉트론 주식회사 반도체 패키지
JP2934357B2 (ja) * 1992-10-20 1999-08-16 富士通株式会社 半導体装置
US5302849A (en) * 1993-03-01 1994-04-12 Motorola, Inc. Plastic and grid array semiconductor device and method for making the same
KR0169820B1 (ko) * 1995-08-22 1999-01-15 김광호 금속 회로 기판을 갖는 칩 스케일 패키지
US5834837A (en) * 1997-01-03 1998-11-10 Lg Semicon Co., Ltd. Semiconductor package having leads with step-shaped dimples

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007035844A (ja) * 2005-07-26 2007-02-08 Mitsui Chemicals Inc 樹脂製中空パッケージ及び半導体装置

Also Published As

Publication number Publication date
KR19990025876A (ko) 1999-04-06
US5969416A (en) 1999-10-19
CN1212461A (zh) 1999-03-31
KR100246587B1 (ko) 2000-03-15
JP4058169B2 (ja) 2008-03-05
CN1171310C (zh) 2004-10-13

Similar Documents

Publication Publication Date Title
US6339255B1 (en) Stacked semiconductor chips in a single semiconductor package
US7193306B2 (en) Semiconductor structure having stacked semiconductor devices
US6118174A (en) Bottom lead frame and bottom lead semiconductor package using the same
US20090032913A1 (en) Component and assemblies with ends offset downwardly
US5923954A (en) Ball grid array package and fabrication method therefor
JP4058169B2 (ja) ボールグリッドアレイ半導体パッケージ
JP2001156251A (ja) 半導体装置
US7332803B2 (en) Circuit device
JPH10200013A (ja) ボールグリッドアレイ半導体パッケージ及びその製造方法
US6674160B1 (en) Multi-chip semiconductor device
JP3150560B2 (ja) 半導体装置
US7777324B2 (en) Interposer and semiconductor package with reduced contact area
US20060145313A1 (en) Semiconductor package device having reduced mounting height and method for manufacturing the same
KR100206977B1 (ko) 직립형 볼 그리드 어레이 패키지
KR100373149B1 (ko) 반도체 패키지
KR100280393B1 (ko) 반도체 패키지
JP2001319943A (ja) 半導体装置
KR100206973B1 (ko) 칩 사이즈 패키지
KR100216065B1 (ko) 멀티 리드 온 칩 패키지
KR200301799Y1 (ko) 멀티 칩 패키지
KR100559640B1 (ko) 리드프레임 구조 및 이를 이용한 반도체 패키지
KR100413475B1 (ko) 회로패턴을 갖는 필름어드헤시브 및 이를 이용한 멀티칩모듈 반도체패키지
KR0145769B1 (ko) 반도체 패키지 및 그 제조방법
KR950010866B1 (ko) 표면 실장형(surface mounting type) 반도체 패키지(package)
JPS62249464A (ja) 半導体パツケ−ジ

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20050131

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070807

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20071102

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20071204

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20071217

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101221

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101221

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111221

Year of fee payment: 4

LAPS Cancellation because of no payment of annual fees