JP3150560B2 - 半導体装置 - Google Patents
半導体装置Info
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
Landscapes
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Wire Bonding (AREA)
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、側面外部接続電極とと
もに裏面外部接続電極を有する半導体装置に関するもの
である。
もに裏面外部接続電極を有する半導体装置に関するもの
である。
【０００２】
【従来の技術】従来の半導体装置について図面を参照し
ながら説明する。
ながら説明する。
【０００３】図２は表面実装型半導体装置（ＱＦＰ）な
どに見られるパッケージの側面に外部接続電極を有する
構造の半導体装置を示す図である。図２（ａ）の側面
図，図２（ｂ）の底面図に示すＱＦＰタイプの半導体装
置は、半導体素子（図示せず）をその内部に搭載したパ
ッケージ部１の各側辺に外部接続電極２を配列した構造
である。前記外部接続電極２は、パッケージ部１内の半
導体素子と内部で電気的接続されているものである。
どに見られるパッケージの側面に外部接続電極を有する
構造の半導体装置を示す図である。図２（ａ）の側面
図，図２（ｂ）の底面図に示すＱＦＰタイプの半導体装
置は、半導体素子（図示せず）をその内部に搭載したパ
ッケージ部１の各側辺に外部接続電極２を配列した構造
である。前記外部接続電極２は、パッケージ部１内の半
導体素子と内部で電気的接続されているものである。
【０００４】また、図３はボールグリッドアレイ（ＢＧ
Ａ）などに見られるパッケージの裏面に外部接続電極を
有する構造の半導体装置を示す図である。図３（ａ）の
側面図，図３（ｂ）の底面図に示すように、ＢＧＡタイ
プの半導体装置は、半導体素子（図示せず）をその内部
に搭載したパッケージ部１の底面領域に外部接続電極３
を配列した構造である。前記外部接続電極３は、パッケ
ージ部１内の半導体素子と内部で電気的接続され、パッ
ケージ部１内で内部引き回しされ、パッケージ部１の底
面領域に配列されたものである。
Ａ）などに見られるパッケージの裏面に外部接続電極を
有する構造の半導体装置を示す図である。図３（ａ）の
側面図，図３（ｂ）の底面図に示すように、ＢＧＡタイ
プの半導体装置は、半導体素子（図示せず）をその内部
に搭載したパッケージ部１の底面領域に外部接続電極３
を配列した構造である。前記外部接続電極３は、パッケ
ージ部１内の半導体素子と内部で電気的接続され、パッ
ケージ部１内で内部引き回しされ、パッケージ部１の底
面領域に配列されたものである。
【０００５】
【発明が解決しようとする課題】しかしながら、近年、
電子機器の小型化にともない、半導体装置の小型化、外
部接続電極と外部接続電極との間の狭ピッチ化の要望が
強く、ＱＦＰタイプの半導体装置などのように、パッケ
ージ部側面の外部接続電極がこれまで以上に狭くなる
と、パッケージ部側面の外部接続電極への接触による検
査が非常に困難となってくる。また、ＢＧＡタイプの半
導体装置のように、パッケージ裏面の外部接続電極のみ
の実装では、正しく基板に接合されているのかどうか、
外観からの判別が困難である。また、基板実装の際に、
パッケージ部側面の外部接続電極のみ、もしくは、パッ
ケージ裏面の外部接続電極のみで実装を行なうと実装接
続強度が十分得られていないことがある。さらに、半導
体装置の外部接続電極の多ピン化の要望に対して、パッ
ケージ部側面の外部接続電極のみ、もしくは、パッケー
ジ裏面の外部接続電極のみを有する半導体装置では、外
部接続電極の数に限界があり、多ピン化に対応できない
という課題がある。
電子機器の小型化にともない、半導体装置の小型化、外
部接続電極と外部接続電極との間の狭ピッチ化の要望が
強く、ＱＦＰタイプの半導体装置などのように、パッケ
ージ部側面の外部接続電極がこれまで以上に狭くなる
と、パッケージ部側面の外部接続電極への接触による検
査が非常に困難となってくる。また、ＢＧＡタイプの半
導体装置のように、パッケージ裏面の外部接続電極のみ
の実装では、正しく基板に接合されているのかどうか、
外観からの判別が困難である。また、基板実装の際に、
パッケージ部側面の外部接続電極のみ、もしくは、パッ
ケージ裏面の外部接続電極のみで実装を行なうと実装接
続強度が十分得られていないことがある。さらに、半導
体装置の外部接続電極の多ピン化の要望に対して、パッ
ケージ部側面の外部接続電極のみ、もしくは、パッケー
ジ裏面の外部接続電極のみを有する半導体装置では、外
部接続電極の数に限界があり、多ピン化に対応できない
という課題がある。
【０００６】本発明は、前記課題を解決し、小型化、外
部接続電極間の狭ピッチ化、多ピン化の要望に応え、基
板実装時の接合検査ができる半導体装置を提供すること
を目的とするものである。
部接続電極間の狭ピッチ化、多ピン化の要望に応え、基
板実装時の接合検査ができる半導体装置を提供すること
を目的とするものである。
【０００７】
【課題を解決するための手段】前記課題を解決するため
に、本発明の半導体装置は、回路基板に対して、側面外
部接続電極と裏面外部接続電極の両電極を端子として設
けることを特徴とし、回路基板表面に形成された電極パ
ッド部と裏面外部接続電極とは、スルーホールによって
リードレス回路基板内部において引き回しされて電気的
に接続され、側面外部接続電極と裏面外部接続電極の両
電極を電気的に独立させたり、または接続し、半導体素
子の配線数に応じて、側面外部接続電極と裏面外部接続
電極とを、各々独立した端子として使用したりする構成
を有している。
に、本発明の半導体装置は、回路基板に対して、側面外
部接続電極と裏面外部接続電極の両電極を端子として設
けることを特徴とし、回路基板表面に形成された電極パ
ッド部と裏面外部接続電極とは、スルーホールによって
リードレス回路基板内部において引き回しされて電気的
に接続され、側面外部接続電極と裏面外部接続電極の両
電極を電気的に独立させたり、または接続し、半導体素
子の配線数に応じて、側面外部接続電極と裏面外部接続
電極とを、各々独立した端子として使用したりする構成
を有している。
【０００８】
【作用】前記構成により、側面外部接続電極と裏面外部
接続電極の両電極をそれぞれ独立させた端子として使用
することにより、電極数を増加させ、外部接続電極の多
ピン化に対応できる。また側面外部接続電極で検査が困
難な場合においても、裏面外部接続電極により容易に検
査をすることができ、側面外部接続電極と裏面外部接続
電極の両電極を実装することにより、側面から実装外観
検査をすることができる。さらに実装接続強度が弱い場
合においても側面外部接続電極と裏面外部接続電極の両
端子で接続することにより、接続強化することができ
る。
接続電極の両電極をそれぞれ独立させた端子として使用
することにより、電極数を増加させ、外部接続電極の多
ピン化に対応できる。また側面外部接続電極で検査が困
難な場合においても、裏面外部接続電極により容易に検
査をすることができ、側面外部接続電極と裏面外部接続
電極の両電極を実装することにより、側面から実装外観
検査をすることができる。さらに実装接続強度が弱い場
合においても側面外部接続電極と裏面外部接続電極の両
端子で接続することにより、接続強化することができ
る。
【０００９】
【実施例】以下、本発明の一実施例について、図面を参
照しながら説明する。図１に本実施例の半導体装置を示
す。図１（ａ）は本実施例における半導体装置の側面方
向の断面図である。図１（ｂ）は本実施例における半導
体装置の底面図である。
照しながら説明する。図１に本実施例の半導体装置を示
す。図１（ａ）は本実施例における半導体装置の側面方
向の断面図である。図１（ｂ）は本実施例における半導
体装置の底面図である。
【００１０】図１において、本実施例の半導体装置は、
半導体素子４をその表面上に搭載したリードレス回路基
板５と、前記半導体素子４とワイヤー６などの接続手段
によって電気的に接続される電極パッド部７，８と、前
記電極パッド部７と接続している外部接続用の側面外部
接続電極９と、前記電極パッド部８と接続している外部
接続用の裏面外部接続電極１０と、前記リードレス回路
基板５上の半導体素子４、ワイヤー６の領域を樹脂封止
した封止体１１とで構成されるものである。そして電極
パッド部８と裏面外部接続電極１０とは、スルーホール
１２によって、リードレス回路基板５内部で引き回しさ
れ、リードレス回路基板５の底面に配列されているもの
である。前記封止体１１は、樹脂封止手段以外でもよ
く、キャップ等の封止手段でもよい。また図示するよう
に、一部に電極パッド部７と側面外部接続電極９、裏面
外部接続電極１０が接続されている部分が存在している
ものである。なお前記リードレス回路基板５は、絶縁性
のリードレス回路基板である。
半導体素子４をその表面上に搭載したリードレス回路基
板５と、前記半導体素子４とワイヤー６などの接続手段
によって電気的に接続される電極パッド部７，８と、前
記電極パッド部７と接続している外部接続用の側面外部
接続電極９と、前記電極パッド部８と接続している外部
接続用の裏面外部接続電極１０と、前記リードレス回路
基板５上の半導体素子４、ワイヤー６の領域を樹脂封止
した封止体１１とで構成されるものである。そして電極
パッド部８と裏面外部接続電極１０とは、スルーホール
１２によって、リードレス回路基板５内部で引き回しさ
れ、リードレス回路基板５の底面に配列されているもの
である。前記封止体１１は、樹脂封止手段以外でもよ
く、キャップ等の封止手段でもよい。また図示するよう
に、一部に電極パッド部７と側面外部接続電極９、裏面
外部接続電極１０が接続されている部分が存在している
ものである。なお前記リードレス回路基板５は、絶縁性
のリードレス回路基板である。
【００１１】以上のような構成により、半導体素子４の
配線数が多くなっても、側面と裏面との両面に外部接続
電極を設けることができるので、多ピン化に十分対応す
ることができ、超多ピン化が実現できる。また側面外部
接続電極９と裏面外部接続電極１０とを同時に基板に実
装することにより、実装接続強度がより強力となり、接
合安定性が向上する。さらに側面と裏面との両面に外部
接続電極を設けることにより、外部接続電極の間隔を狭
ピッチ化することなく、回路基板領域に外部接続電極を
配列することができる。
配線数が多くなっても、側面と裏面との両面に外部接続
電極を設けることができるので、多ピン化に十分対応す
ることができ、超多ピン化が実現できる。また側面外部
接続電極９と裏面外部接続電極１０とを同時に基板に実
装することにより、実装接続強度がより強力となり、接
合安定性が向上する。さらに側面と裏面との両面に外部
接続電極を設けることにより、外部接続電極の間隔を狭
ピッチ化することなく、回路基板領域に外部接続電極を
配列することができる。
【００１２】また、裏面外部接続電極１０だけでなく、
側面外部接続電極９も同時に設けて、基板実装した場
合、側面からの実装外観検査が可能となり、基板に接合
されているのかどうか、外観からの判別が容易となる。
側面外部接続電極９も同時に設けて、基板実装した場
合、側面からの実装外観検査が可能となり、基板に接合
されているのかどうか、外観からの判別が容易となる。
【００１３】なお、前記実施例は、側面外部接続電極９
と裏面外部接続電極１０とを一部同時に半導体素子４と
接続した例を示したが、半導体素子４の配線数に応じ
て、側面外部接続電極９と裏面外部接続電極１０とを、
各々独立した端子として使用したり、側面外部接続電極
９と裏面外部接続電極１０とをそれぞれ１対ずつ導体で
ある電極パッド部７，８により接続して、側面・裏面の
共通端子として使用したり、また側面外部接続電極９と
裏面外部接続電極１０とを一部分、電極パッド部７，８
により接続して使用してもよい。
と裏面外部接続電極１０とを一部同時に半導体素子４と
接続した例を示したが、半導体素子４の配線数に応じ
て、側面外部接続電極９と裏面外部接続電極１０とを、
各々独立した端子として使用したり、側面外部接続電極
９と裏面外部接続電極１０とをそれぞれ１対ずつ導体で
ある電極パッド部７，８により接続して、側面・裏面の
共通端子として使用したり、また側面外部接続電極９と
裏面外部接続電極１０とを一部分、電極パッド部７，８
により接続して使用してもよい。
【００１４】
【発明の効果】以上説明したように、本発明において
は、側面外部接続電極と裏面外部接続電極との両方の電
極を用いることにより、半導体素子の配線数の増加に対
応し、外部接続電極の多ピン化が実現できる。また基板
実装した場合、半導体装置の接合検査を外観から容易に
できるとともに、側面外部接続電極と裏面外部接続電極
との両方の電極の接合により、実装強度を向上すること
もできる。
は、側面外部接続電極と裏面外部接続電極との両方の電
極を用いることにより、半導体素子の配線数の増加に対
応し、外部接続電極の多ピン化が実現できる。また基板
実装した場合、半導体装置の接合検査を外観から容易に
できるとともに、側面外部接続電極と裏面外部接続電極
との両方の電極の接合により、実装強度を向上すること
もできる。
【図１】本発明の一実施例における半導体装置を示す図
【図２】従来の半導体装置を示す図
【図３】従来の半導体装置を示す図
１ パッケージ部 ２ 外部接続電極 ３ 外部接続電極 ４ 半導体素子 ５ リードレス回路基板 ６ ワイヤー ７ 電極パッド部 ８ 電極パッド部 ９ 側面外部接続電極 １０ 裏面外部接続電極 １１ 封止体 １２ スルーホール
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平５−299529（ＪＰ，Ａ) 特開 平５−109921（ＪＰ，Ａ) 特開 昭62−160545（ＪＰ，Ａ) 特開 平７−176647（ＪＰ，Ａ) 特開 昭63−107129（ＪＰ，Ａ) 実開 昭58−184845（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 23/12 H01L 21/60 H05K 3/46 H05K 1/18
Claims (2)
- 【請求項１】 絶縁性の回路基板と、前記回路基板の表
面上に機械的・電気的に載置された半導体素子と、前記
回路基板の表面上に設けられた第１の電極パッド部と第
２の電極パッド部と、前記半導体素子と前記第１，第２
の電極パッド部とを電気的に接続した接続手段と、前記
第１の電極パッド部と電気的接続し、前記回路基板の側
面領域に設けられた第１の外部接続電極と、前記第２の
電極パッド部とスルーホールによって前記回路基板の内
部において引き回しされて電気的接続し、前記回路基板
の裏面領域に配列された第２の外部接続電極と、前記回
路基板上の半導体素子の領域を覆った封止体とよりなる
半導体装置であって、前記第１の外部接続電極と前記第
２の外部接続電極とが、おのおの電気的に独立した電極
であることを特徴とする半導体装置。 - 【請求項２】 第１の外部接続電極と第２の裏面外部接
続電極とが、それぞれ１対ずつ導体により接続されてい
ることを特徴とする請求項１記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4700495A JP3150560B2 (ja) | 1995-03-07 | 1995-03-07 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4700495A JP3150560B2 (ja) | 1995-03-07 | 1995-03-07 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08250620A JPH08250620A (ja) | 1996-09-27 |
| JP3150560B2 true JP3150560B2 (ja) | 2001-03-26 |
Family
ID=12763038
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4700495A Expired - Lifetime JP3150560B2 (ja) | 1995-03-07 | 1995-03-07 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3150560B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7842712B2 (en) | 2002-10-25 | 2010-11-30 | Vertex Pharmaceuticals Incorporated | Indazolinone compositions useful as kinase inhibitors |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001185640A (ja) | 1999-12-24 | 2001-07-06 | Nec Corp | 表面実装型パッケージ及び電子部品並びに電子部品の製造方法 |
| JP4111222B2 (ja) | 2003-07-22 | 2008-07-02 | 株式会社村田製作所 | 表面実装型部品 |
| JPWO2011111300A1 (ja) * | 2010-03-09 | 2013-06-27 | パナソニック株式会社 | 側面に電極を有する半導体パッケージおよび半導体装置 |
| EP2535926A3 (en) * | 2011-06-17 | 2015-08-05 | BIOTRONIK SE & Co. KG | Semiconductor package |
-
1995
- 1995-03-07 JP JP4700495A patent/JP3150560B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7842712B2 (en) | 2002-10-25 | 2010-11-30 | Vertex Pharmaceuticals Incorporated | Indazolinone compositions useful as kinase inhibitors |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08250620A (ja) | 1996-09-27 |
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Legal Events
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