JP4058169B2 - ボールグリッドアレイ半導体パッケージ - Google Patents

ボールグリッドアレイ半導体パッケージ Download PDF

Info

Publication number
JP4058169B2
JP4058169B2 JP24168198A JP24168198A JP4058169B2 JP 4058169 B2 JP4058169 B2 JP 4058169B2 JP 24168198 A JP24168198 A JP 24168198A JP 24168198 A JP24168198 A JP 24168198A JP 4058169 B2 JP4058169 B2 JP 4058169B2
Authority
JP
Japan
Prior art keywords
attached
leads
bent
lead
semiconductor package
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP24168198A
Other languages
English (en)
Other versions
JPH11135571A (ja
Inventor
榮俊 金
Original Assignee
三星航空産業株式會社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 三星航空産業株式會社 filed Critical 三星航空産業株式會社
Publication of JPH11135571A publication Critical patent/JPH11135571A/ja
Application granted granted Critical
Publication of JP4058169B2 publication Critical patent/JP4058169B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49503Lead-frames or other flat leads characterised by the die pad
    • H01L23/4951Chip-on-leads or leads-on-chip techniques, i.e. inner lead fingers being used as die pad
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/12Mountings, e.g. non-detachable insulating substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001Core members of the connector
    • H01L2224/45099Material
    • H01L2224/451Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144Gold (Au) as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48257Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a die pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00014Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01079Gold [Au]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Wire Bonding (AREA)

Description

【0001】
【発明の属する技術分野】
本発明はボールグリッドアレイ半導体パッケージに係り、より詳細にはリードの構造を改善し接続ピンの数を増やしたボールグリッドアレイ半導体パッケージに関する。
【0002】
【従来の技術】
通常的に半導体パッケージは、チップオンボードパッケージ(chip onboard package:COB)、リードオンチップパッケージ(lead on chip package:LOC)、チップオンリードパッケージ(chip on lead package:COL)、ボールグリッドアレイパッケージ(ball grid array package:BGA)に区分できる。このような区分はリードフレームと半導体チップの結合方式及びパッケージ内でのリードフレームの接続方式に従ってなされたものである。この中のBGAパッケージの場合、半導体チップはインナリードの端部に取着され、リードの底面にはバンプ(bump)が取着され、前記バンプはパッケージのモールドの外側に配設されたボール(ball)を介して基板の端子と電気的な接続をなす。
【0003】
図1を参照してBGA半導体パッケージの構成をさらに詳細に説明する。図に示すように、半導体チップ35はリードフレーム33、33’の端部の上面に設置され、金ワイヤ37はチップ35の電極端子とリードフレーム33、33’を各々接続する。各リードフレーム33には各々バンプ39、39’が設置される。前記バンプ39、39’の底面は樹脂モールド36の外部へ露出されている。前記半導体チップ35をプリント回路基板に実装する時は、ボール(図示せず)をバンプ39、39’とプリント回路基板の端子との間に介在させ溶融させることによってそれらを相互接続させる。
【0004】
図2にはBGA半導体パッケージの底面が図示されており、この図では樹脂モールディングが除かれた状態で示されている。
【0005】
図面を参照すると、チップ35の底面には複数のリード41、42、43、44、41’、42’、43’、44’が取着されており、前記リード41−44’にはバンプ45、46、47、48、45’、46’、47’、48’が各々取着される。この時、前記バンプ45−48’は隣接するバンプ45−48’と一列に整列されておらず、相互に位置をずらして配置される。このようにバンプ45−48’を一列に整列させて配置しないのは、BGA半導体パッケージをプリント回路基板に容易に実装するためである。すなわち、前記リードの数とこれに対応するプリント回路基板の接続端子数が多い場合、相互に隣接したリードに取着されたバンプの位置をずらしてプリント回路基板表面積を最大限に活用できる。
【0006】
しかし、このようにバンプの位置をずらすことによって、リードが接続されるプリント回路基板の接続面積を十分に確保するには限界が生ずる。更に、このような接続面積の制約のために前記リードの幅を縮めることによってリードの数を増やすことが困難になる。
【0007】
【発明が解決しようとする課題】
本発明は前述のような問題点を解決するためになされたものであって、本発明の目的はリードの構造を改善することによってリードが接続できる面積を十分に確保すると同時に、さらに多数のリードが使用できるボールグリッドアレイ半導体パッケージを提供することにある。
【0008】
【課題を解決するための手段】
前記目的を達成するために、本発明によれば、半導体チップと、
その一端が前記半導体チップに取着されその他端が所定角度に折曲げられた少なくとも1つのリードと、
前記半導体チップに形成された電極端子と前記折曲げられたリードとを相互接続するワイヤと、
前記折曲リードの折曲げられた端部に取着される第1バンプと、
前記バンプの一側面が外部へ露出されるように、前記半導体チップ、前記リード及び前記ワイヤを覆う樹脂モールディングとを具備するボールグリッドアレイ半導体パッケージが提供される。
【0009】
また、本発明の一実施例によれば、ボールグリッドアレイ半導体パッケージが、
その一端が前記半導体チップに取着され水平に延長される複数の水平リードと、
前記水平リードに各々取着されその一側面が前記樹脂モールディングの外部へ露出される第2バンプとをさらに具備する。
【0010】
ここで、前記折曲リードと前記水平リードとは交互に配置されることが望ましい。
【0011】
また、前記折曲リードの前記他端は直角に折曲げられたことが望ましく、前記水平リードに取着されるバンプは一列に整列されず相互に交叉するように配置されることが望ましい。
【0012】
【発明の実施の形態】
本発明のボールグリッドアレイ(BGA)パッケージの実施例について、図面を参照しつつ、以下詳細に説明する。
【0013】
図3には、本発明によるBGA半導体パッケージが示されている。この図では、半導体パッケージの外部を覆う樹脂モールディングとボンディングワイヤは取除かれた状態で示されている。
【0014】
図面を参照すると、半導体チップ65の底面には複数のリード53、54、55、56、53’、54’、55’、56’の端部が取着される。本発明の特徴によれば、前記リード53−56’中少なくとも1つはリード長さ方向から所定角度で折曲げられている。望ましくは、リード54、56、54’、56’はチップ65の底面から水平に延長された後垂直に折曲げられた形態とする。また、前記折曲げられたリード54、56、54’、56’は折曲げられてないリード53、55、53’、55’と交互に配置されることが望ましい。
【0015】
前記リード53〜56’にはバンプ71〜74’が各々取着される。すなわち、水平方向にのみ延設されたリード53、55、53’、55’の底面にはバンプ71、72、71’、72’が取着され、折曲げられたリード54、56、54’、56’の端部側面にはバンプ73、74、73’、74’が取着される。この時、前記水平リード53、55、53’、55’に取着されたバンプ71、72、71’、72’は図2を参照に説明したように、互いに一列に整列するのでなく位置をずらして配置されることが望ましい。
【0016】
図4は本発明にともなうBGA半導体パッケージのチップとリードが仮想線で表示された樹脂によりモールディングされた状態を示す。チップ65の底面に取着された各リード53〜56’(図3参照)は金ワイヤ67によりチップ65の電極端子と電気的に接続される。樹脂モールディング66は前記チップ65とリード53〜56’を覆う。この時、折曲げられたリード54、56、54’、56’に取着されたバンプ73、74、73’、74’(図3参照)はモールディング66の側面に露出され、水平リード53、55、53’、55’に取着されたバンプ71、72、71’、72’はモールディング66の底面に露出される。
【0017】
前記のようなBGA半導体パッケージはプリント回路基板(図示せず)に用意されたソケット(図示せず)に結合される。前記ソケットには前記樹脂モールディング66の底面及び側面へ露出されたバンプ71〜74’に相応する接続端子が形成され、このバンプと接続端子との間に介在するボール(図示せず)により電気的に接続される。
【0018】
ここでは、デュアルインラインパッケージ(Dual in−line :DIP)の実施例について説明してきたが、本発明はシングルインラインパッケージ(Single in−line : SIP)及びカッドフラットパッケージ(Quad Flat Package:QFP)に対しても適用可能である。
【0019】
【発明の効果】
以上のように本発明のパッケージは水平リード及び折曲リードを具備することによってバンプが取着できる余裕面積が十分に確保できる。従って、多数のバンプを容易に取着でき、ひいてはリードの数を最大限に多くすることができる。
【図面の簡単な説明】
【図1】従来のBGA半導体パッケージの一例の概略的な断面図。
【図2】従来のBGA半導体パッケージの他の例の概略的底面図。
【図3】本発明によるBGA半導体パッケージの一部を示す概略的な分解斜視図。
【図4】図3に示す本発明によるBGA半導体パッケージの正面図。
【符号の説明】
53、54、55、56、53’、54’、55’、56’ 複数のリード
65 半導体チップ
71、72、73、74、71’、72’、73’、74’71〜74’ バンプ

Claims (3)

  1. 半導体チップと、
    その一端が前記半導体チップに取着されその他端が所定角度に折曲げられた少なくとも1つの折曲リードと、
    前記半導体チップに形成された電極端子と前記折曲リードとを相互接続するワイヤと、
    前記折曲リードの折曲げられた端部に取着される第1バンプと、
    前記第1バンプの一側面が外部へ露出されるように、前記半導体チップ、前記リード及び前記ワイヤを覆う樹脂モールディングであって、前記第1バンプの、折曲リードの折り曲げられた端部に取着された面とは反対側の一側面が前記樹脂モールディングの側面に露出される、該樹脂モールディング
    その一端が前記半導体チップに取着され、折り曲げられた端部を有しない、水平方向に延在する複数の水平リードと、
    前記水平リードに各々取着され、その前記水平リードに取着された面とは反対側の一側面が前記樹脂モールディングの底面に露出される第2バンプとを具備し、
    前記折曲リードと前記水平リードとが、交互に配置されることを特徴とするボールグリッドアレイ半導体パッケージ。
  2. 前記折曲リードの前記折り曲げられた端部が、直角に折曲げられていることを特徴とする請求項1に記載のボールグリッドアレイ半導体パッケージ。
  3. 前記水平リードに取着される前記第2バンプが、前記水平リードの長手方向に対して垂直な方向に一列に整列されず、隣接する前記水平リードに取着される前記第2バンプどうしが相互に前記水平リードの長手方向に位置をずらして配置されることを特徴とする請求項に記載のボールグリッドアレイ半導体パッケージ。
JP24168198A 1997-09-19 1998-08-27 ボールグリッドアレイ半導体パッケージ Expired - Fee Related JP4058169B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1997-47708 1997-09-19
KR1019970047708A KR100246587B1 (ko) 1997-09-19 1997-09-19 볼 그리드 어레이 반도체 팩키지

Publications (2)

Publication Number Publication Date
JPH11135571A JPH11135571A (ja) 1999-05-21
JP4058169B2 true JP4058169B2 (ja) 2008-03-05

Family

ID=19521403

Family Applications (1)

Application Number Title Priority Date Filing Date
JP24168198A Expired - Fee Related JP4058169B2 (ja) 1997-09-19 1998-08-27 ボールグリッドアレイ半導体パッケージ

Country Status (4)

Country Link
US (1) US5969416A (ja)
JP (1) JP4058169B2 (ja)
KR (1) KR100246587B1 (ja)
CN (1) CN1171310C (ja)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2954110B2 (ja) * 1997-09-26 1999-09-27 九州日本電気株式会社 Csp型半導体装置及びその製造方法
US6310390B1 (en) 1999-04-08 2001-10-30 Micron Technology, Inc. BGA package and method of fabrication
US6265761B1 (en) * 1999-05-07 2001-07-24 Maxim Integrated Products, Inc. Semiconductor devices with improved lead frame structures
US6300674B1 (en) * 2000-06-19 2001-10-09 Harvatek Corp. Flat package for semiconductor diodes
US6597061B1 (en) * 2001-08-03 2003-07-22 Sandisk Corporation Card manufacturing technique and resulting card
SG109495A1 (en) * 2002-04-16 2005-03-30 Micron Technology Inc Semiconductor packages with leadfame grid arrays and components and methods for making the same
US6903449B2 (en) * 2003-08-01 2005-06-07 Micron Technology, Inc. Semiconductor component having chip on board leadframe
KR100642748B1 (ko) 2004-07-24 2006-11-10 삼성전자주식회사 리드 프레임과 패키지 기판 및 이들을 이용한 패키지
JP2007035844A (ja) * 2005-07-26 2007-02-08 Mitsui Chemicals Inc 樹脂製中空パッケージ及び半導体装置
JP5252819B2 (ja) * 2007-03-26 2013-07-31 三菱電機株式会社 半導体装置およびその製造方法
KR20120081459A (ko) * 2011-01-11 2012-07-19 삼성전자주식회사 리드 프레임을 갖는 반도체 패키지

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6034045A (ja) * 1983-08-05 1985-02-21 Nec Corp 樹脂封止型半導体装置
JPS63258050A (ja) * 1987-04-15 1988-10-25 Mitsubishi Electric Corp 半導体装置
JPS63296252A (ja) * 1987-05-27 1988-12-02 Mitsubishi Electric Corp 樹脂封止型半導体装置
JPH01255259A (ja) * 1988-04-04 1989-10-12 Nec Corp 樹脂封止型半導体装置
JP2866465B2 (ja) * 1990-10-09 1999-03-08 三菱電機株式会社 電子部品
US5157480A (en) * 1991-02-06 1992-10-20 Motorola, Inc. Semiconductor device having dual electrical contact sites
US5172214A (en) * 1991-02-06 1992-12-15 Motorola, Inc. Leadless semiconductor device and method for making the same
JP2990455B2 (ja) * 1991-08-20 1999-12-13 富士通株式会社 集積回路装置とその製造方法及び製造装置及び梱包ケース
KR940007757Y1 (ko) * 1991-11-14 1994-10-24 금성일렉트론 주식회사 반도체 패키지
JP2934357B2 (ja) * 1992-10-20 1999-08-16 富士通株式会社 半導体装置
US5302849A (en) * 1993-03-01 1994-04-12 Motorola, Inc. Plastic and grid array semiconductor device and method for making the same
KR0169820B1 (ko) * 1995-08-22 1999-01-15 김광호 금속 회로 기판을 갖는 칩 스케일 패키지
US5834837A (en) * 1997-01-03 1998-11-10 Lg Semicon Co., Ltd. Semiconductor package having leads with step-shaped dimples

Also Published As

Publication number Publication date
CN1171310C (zh) 2004-10-13
KR19990025876A (ko) 1999-04-06
KR100246587B1 (ko) 2000-03-15
CN1212461A (zh) 1999-03-31
JPH11135571A (ja) 1999-05-21
US5969416A (en) 1999-10-19

Similar Documents

Publication Publication Date Title
US6118174A (en) Bottom lead frame and bottom lead semiconductor package using the same
JP4400965B2 (ja) 積層化半導体パッケージ及びその製造方法
US7193306B2 (en) Semiconductor structure having stacked semiconductor devices
US5471088A (en) Semiconductor package and method for manufacturing the same
US20090032913A1 (en) Component and assemblies with ends offset downwardly
JP4058169B2 (ja) ボールグリッドアレイ半導体パッケージ
US7332803B2 (en) Circuit device
JP2001156251A (ja) 半導体装置
US20040080056A1 (en) Packaging system for die-up connection of a die-down oriented integrated circuit
JPH0774278A (ja) セラミック・パッケージ組立部品
JPH11260999A (ja) ノイズを低減した積層半導体装置モジュール
JP3150560B2 (ja) 半導体装置
US6140700A (en) Semiconductor chip package and method for fabricating the same
US6674160B1 (en) Multi-chip semiconductor device
US7777324B2 (en) Interposer and semiconductor package with reduced contact area
KR100206977B1 (ko) 직립형 볼 그리드 어레이 패키지
JP2879787B2 (ja) 高密度表面実装用半導体パッケージ及び半導体実装基板
KR19990034731A (ko) 리드 온 칩형 리드 프레임과 그를 이용한 패키지
KR100206973B1 (ko) 칩 사이즈 패키지
KR200249560Y1 (ko) 비·엘·피 및 이를 이용한 패키지 스택
KR970001890B1 (ko) 상호연결회로기판을 갖춘 반도체장치
KR100413475B1 (ko) 회로패턴을 갖는 필름어드헤시브 및 이를 이용한 멀티칩모듈 반도체패키지
JPH0329354A (ja) 半導体装置
JP2020202317A (ja) 半導体パッケージおよびこれを用いた半導体装置
JPH04343257A (ja) 半導体集積回路のパッケージ

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20050131

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070807

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20071102

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20071204

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20071217

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101221

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101221

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111221

Year of fee payment: 4

LAPS Cancellation because of no payment of annual fees