JP4400965B2 - 積層化半導体パッケージ及びその製造方法 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、積層化半導体パッケージ及びその製造方法に係るもので、詳しくは、２つ以上のチップを積層形態で連結し、単一の半導体パッケージとしてパッケージングし得るように改善した半導体パッケージ及びその製造方法に関するものである。
【０００２】
【従来の技術】
従来、１つのパッケージにつき、１つのチップがパッケージングされた半導体パッケージが一般的であり、その一例のＳＯＪ（Small Outline J-leaded）半導体パッケージにおいては、チップ１を絶縁性テープ又はペーストを利用してリードフレームのダイパッド３に固定し、チップ１のパッド３と内部リード２とを電導性導線４で接続して電気的に連結した後、成形樹脂５を用いてチップ１、内部リード２の一部及び導線４を封入してパッケージの本体を形成し、内部リード２の外部に露出している末端を延長形成した外部リード２′を“Ｊ”字状に成形していた。この半導体パッケージ構造を図６に示す。
【０００３】
【発明が解決しようとする課題】
然るに、このような従来の半導体パッケージにおいては、１つのパッケージの中に１つのチップだけがパッケージングされるように形態が固定されているので、印刷回路基板上に実装したときのチップ１つ当たり、すなわちパッケージ１つ当たりの基板上の占有面積が一定であり、効率に劣るという不都合な点があった。
【０００４】
本発明は、このような従来の課題に鑑みてなされたもので、１つ以上のチップを１つのパッケージの中にパッケージングして集積度を向上し得る半導体パッケージ及びその方法を提供することを目的とする。
【０００５】
【課題を解決するための手段】
このような目的を達成するため、本発明に係る積層化半導体パッケージにおいては、導電性物質からなる回路パターンを有する基板と、前記基板の上面に付着し、少なくとも２つのチップパッドを有する第１のチップと、前記基板の下面に形成され、前記第１のチップのチップパッドと電気的に連結された導電性パッドと、前記基板の両側部に付着された少なくとも２つのリードと、前記少なくとも２つのリードを除き、前記導電性パッドの下面が露出するように、前記基板、前記第１のチップ及び前記導電性パッドを成形樹脂により封入してなる第１成形部と、少なくとも２つのチップパッドを有する第２のチップと、前記第２のチップのチップパッドとリードとを電気的に連結する導電線と、成形樹脂により前記リードの上面、前記第２のチップ、および前記導電線を封入してなり、前記第1成形部の上部に形成される第２成形部と、を備え、前記リードの下面と、前記導電性パッドの露出した下面とが、ともに同じ方向に向いている。
【０００６】
前記第１成形部の下面が、前記少なくとも２つのリードの下面と同一平面上に位置するように、前記第１成形部を形成することが好ましい。
【０００７】
前記基板は、上面に形成された導電性パッドと、該上面に形成された導電性パッドと前記下面に形成された導電性パッドとを電気的に連結する連結手段と、を含み、前記第１のチップのチップパッドと前記基板の上面に形成された導電性パッドとを、導電線で連結することにより、前記第１のチップのチップパッドと前記基板の下面に形成された導電性パッドとを電気的に連結することが好ましい。
【０００８】
前記連結手段は、前記基板の中央において軸方向に貫通する開口部の側面にて、前記基板の上面に形成された導電性パッドと前記下面に形成された導電性パッドとを電気的に連結することが好ましい。
【０００９】
また、前記第１成形部と第２成形部との間に、少なくとも１つ以上の成形部が介在してもよい。
本発明の好ましい一例では、本発明の積層化半導体パッケージは、前記第１成形部と第２成形部との間に介在する各成形部は、前記第１成形部のリードと連結されて一体となる複数のリードと、それらリード間に位置され、下部に位置する他の成形部の上面に付着されたチップと、前記チップとリードとを連結する少なくとも１つ以上の導電線と、前記チップと導電線とを封入する成形樹脂と、を包含して構成される。
また、前記各成形部は、少なくとも２個以上のチップを包含するように構成してもよい。
【００１０】
本発明の製造方法によれば、導電性物質からなる回路パターンを有する基板の上面に少なくとも２つのチップパッドを有する第１のチップを付着する工程と、前記基板の下面に前記少なくとも２つのチップパッドに電気的に連結した導電性パッドを形成する工程と、少なくとも２つのリードを、その下面が前記導電性パッドの下面と同じ方向を向くように、前記基板の両側に付着する工程と、前記少なくとも２つのリード間に、前記導電性パッドの下面が露出するように前記基板及び第１のチップを封入して第１成形部を形成する工程と、前記の第１成形部の上面に第２のチップを付着する工程と、前記の第２のチップと両側部リードとを電気的に連結する工程と、及び前記の両側部リード及び第１成形部の間に、前記の第２のチップとリードとを電気的に連結する第２導電線を封入して第２成形部を形成する工程と、を順次行うことが好ましい。
【００１１】
そして、上記のような目的を達成するための本発明に係る半導体パッケージの製造方法においては、内部に回路が内蔵された基板の上面に第１導電性パッドを形成する工程と、前記基板の下面に第２導電性パッドを形成する工程と、前記基板の上面に第１のチップを付着する工程と、前記第１のチップと第１導電性パッドとを電気的に連結する工程と、前記基板の両側部に少なくとも２つのリードを形成する工程と、前記の両側部リード間に、前記第１のチップ及び基板を封入して第１成形部を形成する工程と、前記第１成形部の上面に第２のチップを付着する工程と、前記第２のチップとリードとを電気的に連結する工程と、前記の両側部リード及び第１成形部の間に、前記第２のチップとリードとを電気的に連結する第２導電線を封入して第２成形部を形成する工程と、を順次行うことが好ましい。
【００１２】
また、前記基板は、上面に形成された第１導電性パッドと、下面に形成された第２導電性パッドと、第１チップの下面に通じる開口部と、前記開口部の側面にて前記第１導電性パッドと第２導電性パッドとを電気的に連結する連結手段と、を備えて構成されている。
【００１３】
成形樹脂は、エポキシ樹脂が好ましい。
【００１４】
【発明の実施の形態】
以下、本発明の実施の形態に対し、図面を用いて詳細に説明するが、本発明を限定するものではない。本発明において、特に手段を明記していない工程は、当業者に既知の慣用の方法によって行ってもよい。
【００１５】
本発明を実施する一例である半導体パッケージにおいては、図１に示したように、導電性物質からなる回路パターン（未図示）を内蔵する基板１０上部に左右二列で少なくとも２つの第１導電性パッド２０が形成され、基板１０の下面には各第１導電性パッド２０と対応する少なくとも２つの第２導電性パッド３０がそれぞれ形成され、それら第１導電性パッド２０と第２導電性パッド３０とは前記の内蔵回路パターンによりそれぞれ電気的に連結され、第１導電性パッド２０の列間の基板１０上面に少なくとも２つのチップパッド（未図示）を有した第１のチップ４０が付着され、第１のチップ４０のチップパッドと第１導電性パッド２０とは第１導電線５０によりそれぞれ電気的に連結されている。また、基板１０の両側端部に少なくとも２つのリード６０が付着され、それらリード６０を除いた基板１０、第１導電性パッド２０、第２導電性パッド３０、第１のチップ４０及び第１導電線５０が成形樹脂７１のエポキシ樹脂によって封入された第１成形部７０が形成されている。ここで、第１成形部７０の上下面及びリード６０の上下面は、それぞれ同一平面上に位置する。
【００１６】
そして、第１成形部７０の上面中央部に少なくとも２つのチップパッド（未図示）を有する第２のチップ８０が接着部材９０によって付着され、第２のチップ８０の少なくとも２つのチップパッドとリード６０の少なくとも２つのチップ接続リード６１とのそれぞれの一方端が第２導電線１００によって電気的に連結され、第２のチップ８０及び第２導電線１００を包含する第１成形部７０の上面の所定面積が成形樹脂１１１によって封入された第２成形部１１０が形成されて、本発明の半導体パッケージが構成されている。
ここで、各リード６０は、基板連結リード６２及び基板連結リード６２から上向き折曲されて形成されたチップ接続リード６１により構成され、リード６０の垂直高さは基板１０の下面から第１導電線５０までの垂直高さよりも高くなるように形成されている。
【００１７】
以下、本発明の半導体パッケージの製造方法において図２を用いて説明する。先ず、図２（Ａ）に示したように、基板１０の上面両方側に少なくとも２つの第１導電性パッド２０を形成し、それら第１導電性パッド２０に対応する少なくとも２つの第２導電性パッド３０を基板１０の下面に形成する。このとき、基板１０は、内部に導電物質からなる回路パターン（未図示）が内蔵され、前記少なくとも２つの第１導電性パッド２０と第２導電性パッド３０とは前記回路パターンによって互いに対応する基板パッド２０、３０がそれぞれ電気的に連結されている。
次いで、図２（Ｂ）に示したように、基板１０の上面中央、すなわち、第１導電性パッド２０の間の基板１０の上面に少なくとも２つのチップパッド（未図示）を有する第１のチップ４０を付着し、第１のチップ４０の少なくとも２つのチップパッドと第１導電性パッド２０とを第１導電線５０を利用してそれぞれ電気的に連結する。
次いで、図２（Ｃ）に示したように、半導体基板１０の両端部に少なくとも２つのリード６０を付着する。このとき、それらリード６０は、下面が基板に連結される基板連結リード６２及び基板連結リード６２から上向き折曲されたチップ接続リード６１から形成されている。
次いで、図２（Ｄ）に示したように、リード６０を除いた基板１０、第１のチップ４０、各基板パッド２０、３０及び第１導電線５０を包含する所定面積を成形樹脂７１を用いて成形して第１成形部７０を形成する。ここで、成形樹脂７１としては、エポキシ樹脂を使用することが好ましい。
成形後、第２導電性パッド３０の下面は露出されており、第１成形部７０の上面はリード６０の上面と、その下面はリード６０の下面とそれぞれ同一面上に位置するようになる。
次いで、図２（Ｅ）に示したように、第１成形部７０上の中央に少なくとも２つのチップパッド（未図示）を有した第２のチップ８０を接着部材９０を利用して付着する。
次いで、図２（Ｆ）に示したように、第２のチップ８０のチップパッドと露出された前記少なくとも２つのリード６０の各チップ接続リード６１とを第２導電線１００を利用してそれぞれ電気的に連結する。
次いで、図２（Ｇ）に示したように、第２のチップ８０、チップ接続リード６１の上面の一部及び第２導電線１００を包含する第１成形部７０上面の所定面積に成形樹脂１１１を利用して第２成形部１１０を形成して、本発明に係る半導体パッケージの製造を終了している。ここで、成形樹脂１１１としては、エポキシ樹脂を使用することが好ましい。
【００１８】
そして、本発明に係る半導体パッケージにおいては、図３に示したように、前記の一例の構成でリード６０の形状を変えた以外は、その他の構成は同様であるので、説明を省略する。
また、本発明の半導体パッケージにおいては、図４に示したように、基板１０の中央に縦軸方向に第１チップの下面に通じる開口部が形成され、基板１０の内部に回路パターンを内蔵する代わりに前記開口部の内側側壁に側面パッド１１を形成することによって、相互に対応する各基板パッド２０、３０がそれぞれ電気的に連結され、その他の構成は前記の一例と同様であるので、説明を省略する。
【００１９】
図５（Ａ）に示したように、本発明を実施する一例においては、第１成形部７０と第２成形部１１０間に第３成形部２００が介在し、第３成形部２００の両側面には、前記の第１成形部のリード６０から連結されて一体を形成する複数のリード２１０が位置され、それらリード２１０間には第３チップ２２０が第１成形部７０の上面に付着され、前記第３チップ２２０とリード２１０とを連結する第３導電線２３０が形成される。
そして、第３チップ２２０と第３導電線２３０とを包含する第１成形部７０と第２成形部１１０間の所定領域は、成形樹脂２４０により封入される。
このとき、第１成形部７０と第２成形部１１０間には第３成形部２００と同様な形態を有する２個以上の成形部を連続して形成することもできるが、この場合、第１成形部７０と第２成形部１１０間に位置される各成形部にそれぞれ封入された各チップは、それらチップが封入された成形部の直下に位置する別の成形部の上面に付着される。
以上、実施の一例に基づいて説明したが、本発明の他の実施例においても同じような方法により２個以上のチップを積層し得るパッケージを製造することができる。
なお、図５（Ｂ）に示したように、実施の一例における第１成形部７０及び第２成形部１１０にはそれぞれ２個以上のチップを封入することもできる。かつ、本発明の他の実施例においても、各成形部に２個以上のチップを封入することができる。
【００２０】
【発明の効果】
以上説明したように、本発明に係る半導体パッケージ及びその製造方法においては、１つのパッケージ内に第１及び第２のチップを内蔵するので、制限された面積内におけるメモリ容量を極大化し得るという効果がある。
【図面の簡単な説明】
【図１】本発明の半導体パッケージを示した縦断面図である。
【図２】本発明の半導体パッケージの工程流れ図である。
【図３】本発明の半導体パッケージを示した縦断面図である。
【図４】本発明の半導体パッケージを示した縦断面図である。
【図５】本発明の半導体パッケージを示した縦断面図である。
【図６】従来のＳＯＪ半導体パッケージを示した縦断面図である。
【符号の説明】
１０：基板
２０：第１導電性パッド
３０：第２導電性パッド
４０：第１のチップ
５０：第１導電線
６０：リード
６１：チップ接続リード
６２：基板連結リード
７０：第１成形部
７１：成形樹脂
８０：第２のチップ
９０：接着部材
１００：第２導電線
１１０：第２成形部
１１１：成形樹脂

Claims (8)

  1. 導電性物質からなる回路パターンを有する基板と、
    前記基板の上面に付着し、少なくとも２つのチップパッドを有する第１のチップと、
    前記基板の下面に形成され、前記第１のチップのチップパッドと電気的に連結された導電性パッドと、
    前記基板の両側部に付着された少なくとも２つのリードと、
    前記少なくとも２つのリードを除き、前記導電性パッドの下面が露出するように、前記基板、前記第１のチップ及び前記導電性パッドを成形樹脂により封入してなる第１成形部と、
    少なくとも２つのチップパッドを有する第２のチップと、
    前記第２のチップのチップパッドとリードとを電気的に連結する導電線と、
    成形樹脂により前記リードの上面、前記第２のチップ、および前記導電線を封入してなり、前記第1成形部の上部に形成される第２成形部と、を備え、
    前記リードの下面と、前記導電性パッドの露出した下面とが、ともに同じ方向に向いていることを特徴とする積層化半導体パッケージ。
  2. 前記第１成形部の下面が、前記少なくとも２つのリードの下面と同一平面上に位置するように、前記第１成形部を形成したことを特徴とする、請求項１記載の積層化半導体パッケージ。
  3. 前記基板は、
    上面に形成された導電性パッドと、
    該上面に形成された導電性パッドと前記下面に形成された導電性パッドとを電気的に連結する連結手段と、を含み、
    前記第１のチップのチップパッドと前記基板の上面に形成された導電性パッドとを、導電線で連結することにより、前記第１のチップのチップパッドと前記基板の下面に形成された導電性パッドとを電気的に連結したことを特徴とする、請求項１又は２記載の積層化半導体パッケージ。
  4. 前記連結手段は、
    前記基板の中央において軸方向に貫通する開口部の側面にて、前記基板の上面に形成された導電性パッドと前記下面に形成された導電性パッドとを電気的に連結することを特徴とする、請求項３記載の積層化半導体パッケージ。
  5. 前記第１成形部と第２成形部との間に、少なくとも１つ以上の成形部が介在することを特徴とする、請求項１〜４のいずれか１項記載の積層化半導体パッケージ。
  6. 前記第１成形部と第２成形部との間に介在する各成形部は、
    前記第１成形部のリードと連結されて一体となる複数のリードと、
    それらリード間に位置され、下部に位置する他の成形部の上面に付着されたチップと、
    前記チップとリードとを連結する少なくとも１つ以上の導電線と、
    前記チップと導電線とを封入する成形樹脂と、
    を包含して構成されることを特徴とする、請求項５記載の積層化半導体パッケージ。
  7. 前記各成形部は、少なくとも２個以上のチップを包含することを特徴とする、請求項１〜６のいずれか１項記載の積層化半導体パッケージ。
  8. 導電性物質からなる回路パターンを有する基板の上面に少なくとも２つのチップパッドを有する第１のチップを付着する工程と、
    前記基板の下面に前記少なくとも２つのチップパッドに電気的に連結した導電性パッドを形成する工程と、
    少なくとも２つのリードを、その下面が前記導電性パッドの下面と同じ方向を向くように、前記基板の両側に付着する工程と、
    前記少なくとも２つのリード間に、前記導電性パッドの下面が露出するように前記基板及び第１のチップを封入して第１成形部を形成する工程と、
    前記第１成形部の上面に第２のチップを付着する工程と、
    前記第２のチップと両側部リードとを電気的に連結する工程と、及び
    前記両側部リード及び第１成形部の間に、前記第２のチップとリードとを電気的に連結する第２導電線を封入して第２成形部を形成する工程と、
    を順次行うことを特徴とする積層化半導体パッケージの製造方法。
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Families Citing this family (108)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6143981A (en) 1998-06-24 2000-11-07 Amkor Technology, Inc. Plastic integrated circuit package and method and leadframe for making the package
DE19843624C1 (de) * 1998-09-23 2000-06-15 Siemens Ag Integrierte Schaltungsanordnung und Verfahren zu deren Herstellung
KR100302593B1 (ko) * 1998-10-24 2001-09-22 김영환 반도체패키지및그제조방법
KR20010037247A (ko) * 1999-10-15 2001-05-07 마이클 디. 오브라이언 반도체패키지
KR100421774B1 (ko) * 1999-12-16 2004-03-10 앰코 테크놀로지 코리아 주식회사 반도체패키지 및 그 제조 방법
US6404046B1 (en) * 2000-02-03 2002-06-11 Amkor Technology, Inc. Module of stacked integrated circuit packages including an interposer
US7042068B2 (en) 2000-04-27 2006-05-09 Amkor Technology, Inc. Leadframe and semiconductor package made using the leadframe
JP3405456B2 (ja) * 2000-09-11 2003-05-12 沖電気工業株式会社 半導体装置，半導体装置の製造方法，スタック型半導体装置及びスタック型半導体装置の製造方法
JP4637380B2 (ja) * 2001-02-08 2011-02-23 ルネサスエレクトロニクス株式会社 半導体装置
KR100401020B1 (ko) * 2001-03-09 2003-10-08 앰코 테크놀로지 코리아 주식회사 반도체칩의 스택킹 구조 및 이를 이용한 반도체패키지
US6545345B1 (en) 2001-03-20 2003-04-08 Amkor Technology, Inc. Mounting for a package containing a chip
KR100393448B1 (ko) * 2001-03-27 2003-08-02 앰코 테크놀로지 코리아 주식회사 반도체 패키지 및 그 제조 방법
KR100369393B1 (ko) 2001-03-27 2003-02-05 앰코 테크놀로지 코리아 주식회사 리드프레임 및 이를 이용한 반도체패키지와 그 제조 방법
US20030042615A1 (en) * 2001-08-30 2003-03-06 Tongbi Jiang Stacked microelectronic devices and methods of fabricating same
US6946323B1 (en) 2001-11-02 2005-09-20 Amkor Technology, Inc. Semiconductor package having one or more die stacked on a prepackaged device and method therefor
TWI322448B (en) * 2002-10-08 2010-03-21 Chippac Inc Semiconductor stacked multi-package module having inverted second package
US6998721B2 (en) * 2002-11-08 2006-02-14 Stmicroelectronics, Inc. Stacking and encapsulation of multiple interconnected integrated circuits
US7723210B2 (en) 2002-11-08 2010-05-25 Amkor Technology, Inc. Direct-write wafer level chip scale package
US6905914B1 (en) 2002-11-08 2005-06-14 Amkor Technology, Inc. Wafer level package and fabrication method
US6798047B1 (en) 2002-12-26 2004-09-28 Amkor Technology, Inc. Pre-molded leadframe
US6781243B1 (en) * 2003-01-22 2004-08-24 National Semiconductor Corporation Leadless leadframe package substitute and stack package
US6750545B1 (en) 2003-02-28 2004-06-15 Amkor Technology, Inc. Semiconductor package capable of die stacking
US6794740B1 (en) 2003-03-13 2004-09-21 Amkor Technology, Inc. Leadframe package for semiconductor devices
US6853064B2 (en) * 2003-05-12 2005-02-08 Micron Technology, Inc. Semiconductor component having stacked, encapsulated dice
US20050064683A1 (en) * 2003-09-19 2005-03-24 Farnworth Warren M. Method and apparatus for supporting wafers for die singulation and subsequent handling
US7713841B2 (en) * 2003-09-19 2010-05-11 Micron Technology, Inc. Methods for thinning semiconductor substrates that employ support structures formed on the substrates
US20050064679A1 (en) * 2003-09-19 2005-03-24 Farnworth Warren M. Consolidatable composite materials, articles of manufacture formed therefrom, and fabrication methods
TWI239083B (en) * 2004-02-26 2005-09-01 Advanced Semiconductor Eng Chip package structure
US7244665B2 (en) * 2004-04-29 2007-07-17 Micron Technology, Inc. Wafer edge ring structures and methods of formation
JP2006041438A (ja) * 2004-07-30 2006-02-09 Shinko Electric Ind Co Ltd 半導体チップ内蔵基板及びその製造方法
US7598606B2 (en) * 2005-02-22 2009-10-06 Stats Chippac Ltd. Integrated circuit package system with die and package combination
SG132533A1 (en) * 2005-11-21 2007-06-28 St Microelectronics Asia Ultra-thin quad flat no-lead (qfn) package and method of fabricating the same
US7507603B1 (en) 2005-12-02 2009-03-24 Amkor Technology, Inc. Etch singulated semiconductor package
US7572681B1 (en) 2005-12-08 2009-08-11 Amkor Technology, Inc. Embedded electronic component package
US7638861B2 (en) * 2005-12-08 2009-12-29 Fairchild Semiconductor Corporation Flip chip MLP with conductive ink
US7675180B1 (en) 2006-02-17 2010-03-09 Amkor Technology, Inc. Stacked electronic component package having film-on-wire spacer
US20080237824A1 (en) * 2006-02-17 2008-10-02 Amkor Technology, Inc. Stacked electronic component package having single-sided film spacer
TWI278077B (en) * 2006-02-24 2007-04-01 Advanced Semiconductor Eng Die package structure
US7981702B2 (en) * 2006-03-08 2011-07-19 Stats Chippac Ltd. Integrated circuit package in package system
JP3942190B1 (ja) * 2006-04-25 2007-07-11 国立大学法人九州工業大学 両面電極構造の半導体装置及びその製造方法
KR100731678B1 (ko) * 2006-05-08 2007-06-22 서울반도체 주식회사 칩형 발광 다이오드 패키지 및 그것을 갖는 발광 장치
US7902660B1 (en) 2006-05-24 2011-03-08 Amkor Technology, Inc. Substrate for semiconductor device and manufacturing method thereof
US7633144B1 (en) 2006-05-24 2009-12-15 Amkor Technology, Inc. Semiconductor package
US7968998B1 (en) 2006-06-21 2011-06-28 Amkor Technology, Inc. Side leaded, bottom exposed pad and bottom exposed lead fusion quad flat semiconductor package
US7816769B2 (en) * 2006-08-28 2010-10-19 Atmel Corporation Stackable packages for three-dimensional packaging of semiconductor dice
JP5378643B2 (ja) * 2006-09-29 2013-12-25 ピーエスフォー ルクスコ エスエイアールエル 半導体装置及びその製造方法
US7687893B2 (en) 2006-12-27 2010-03-30 Amkor Technology, Inc. Semiconductor package having leadframe with exposed anchor pads
US8178982B2 (en) * 2006-12-30 2012-05-15 Stats Chippac Ltd. Dual molded multi-chip package system
US7829990B1 (en) 2007-01-18 2010-11-09 Amkor Technology, Inc. Stackable semiconductor package including laminate interposer
US20080185695A1 (en) * 2007-02-07 2008-08-07 Kim Hong Hyoun Package-on-package device and method for manufacturing the same by using a leadframe
US7982297B1 (en) 2007-03-06 2011-07-19 Amkor Technology, Inc. Stackable semiconductor package having partially exposed semiconductor die and method of fabricating the same
US8106491B2 (en) * 2007-05-16 2012-01-31 Micron Technology, Inc. Methods of forming stacked semiconductor devices with a leadframe and associated assemblies
US8203214B2 (en) * 2007-06-27 2012-06-19 Stats Chippac Ltd. Integrated circuit package in package system with adhesiveless package attach
US7977774B2 (en) 2007-07-10 2011-07-12 Amkor Technology, Inc. Fusion quad flat semiconductor package
US7687899B1 (en) 2007-08-07 2010-03-30 Amkor Technology, Inc. Dual laminate package structure with embedded elements
US7777351B1 (en) 2007-10-01 2010-08-17 Amkor Technology, Inc. Thin stacked interposer package
US8089159B1 (en) 2007-10-03 2012-01-03 Amkor Technology, Inc. Semiconductor package with increased I/O density and method of making the same
US7847386B1 (en) 2007-11-05 2010-12-07 Amkor Technology, Inc. Reduced size stacked semiconductor package and method of making the same
US7956453B1 (en) 2008-01-16 2011-06-07 Amkor Technology, Inc. Semiconductor package with patterning layer and method of making same
US7723852B1 (en) 2008-01-21 2010-05-25 Amkor Technology, Inc. Stacked semiconductor package and method of making same
US8067821B1 (en) 2008-04-10 2011-11-29 Amkor Technology, Inc. Flat semiconductor package with half package molding
US7768135B1 (en) 2008-04-17 2010-08-03 Amkor Technology, Inc. Semiconductor package with fast power-up cycle and method of making same
US7808084B1 (en) 2008-05-06 2010-10-05 Amkor Technology, Inc. Semiconductor package with half-etched locking features
JP5149694B2 (ja) * 2008-05-15 2013-02-20 スパンション エルエルシー 半導体装置及びその製造方法
US8125064B1 (en) 2008-07-28 2012-02-28 Amkor Technology, Inc. Increased I/O semiconductor package and method of making same
US8184453B1 (en) 2008-07-31 2012-05-22 Amkor Technology, Inc. Increased capacity semiconductor package
US7847392B1 (en) 2008-09-30 2010-12-07 Amkor Technology, Inc. Semiconductor device including leadframe with increased I/O
US7989933B1 (en) 2008-10-06 2011-08-02 Amkor Technology, Inc. Increased I/O leadframe and semiconductor device including same
US8008758B1 (en) 2008-10-27 2011-08-30 Amkor Technology, Inc. Semiconductor device with increased I/O leadframe
US8089145B1 (en) 2008-11-17 2012-01-03 Amkor Technology, Inc. Semiconductor device including increased capacity leadframe
US8072050B1 (en) 2008-11-18 2011-12-06 Amkor Technology, Inc. Semiconductor device with increased I/O leadframe including passive device
US7875963B1 (en) 2008-11-21 2011-01-25 Amkor Technology, Inc. Semiconductor device including leadframe having power bars and increased I/O
US7982298B1 (en) 2008-12-03 2011-07-19 Amkor Technology, Inc. Package in package semiconductor device
US8487420B1 (en) 2008-12-08 2013-07-16 Amkor Technology, Inc. Package in package semiconductor device with film over wire
US20170117214A1 (en) 2009-01-05 2017-04-27 Amkor Technology, Inc. Semiconductor device with through-mold via
US8680656B1 (en) 2009-01-05 2014-03-25 Amkor Technology, Inc. Leadframe structure for concentrated photovoltaic receiver package
US8058715B1 (en) 2009-01-09 2011-11-15 Amkor Technology, Inc. Package in package device for RF transceiver module
US8026589B1 (en) 2009-02-23 2011-09-27 Amkor Technology, Inc. Reduced profile stackable semiconductor package
US7960818B1 (en) 2009-03-04 2011-06-14 Amkor Technology, Inc. Conformal shield on punch QFN semiconductor package
US8575742B1 (en) 2009-04-06 2013-11-05 Amkor Technology, Inc. Semiconductor device with increased I/O leadframe including power bars
US8796561B1 (en) 2009-10-05 2014-08-05 Amkor Technology, Inc. Fan out build up substrate stackable package and method
US8766428B2 (en) * 2009-12-02 2014-07-01 Stats Chippac Ltd. Integrated circuit packaging system with flip chip and method of manufacture thereof
US8937381B1 (en) 2009-12-03 2015-01-20 Amkor Technology, Inc. Thin stackable package and method
US9691734B1 (en) 2009-12-07 2017-06-27 Amkor Technology, Inc. Method of forming a plurality of electronic component packages
US8324511B1 (en) 2010-04-06 2012-12-04 Amkor Technology, Inc. Through via nub reveal method and structure
US8294276B1 (en) 2010-05-27 2012-10-23 Amkor Technology, Inc. Semiconductor device and fabricating method thereof
US8440554B1 (en) 2010-08-02 2013-05-14 Amkor Technology, Inc. Through via connected backside embedded circuit features structure and method
US8487445B1 (en) 2010-10-05 2013-07-16 Amkor Technology, Inc. Semiconductor device having through electrodes protruding from dielectric layer
TWI490117B (zh) * 2010-11-24 2015-07-01 Nat Univ Tsing Hua 具氮化鋁薄膜之熱擴散元件及其製作方法
US8791501B1 (en) 2010-12-03 2014-07-29 Amkor Technology, Inc. Integrated passive device structure and method
US8674485B1 (en) 2010-12-08 2014-03-18 Amkor Technology, Inc. Semiconductor device including leadframe with downsets
US8390130B1 (en) 2011-01-06 2013-03-05 Amkor Technology, Inc. Through via recessed reveal structure and method
US8648450B1 (en) 2011-01-27 2014-02-11 Amkor Technology, Inc. Semiconductor device including leadframe with a combination of leads and lands
TWI557183B (zh) 2015-12-16 2016-11-11 財團法人工業技術研究院 矽氧烷組成物、以及包含其之光電裝置
US8552567B2 (en) 2011-07-27 2013-10-08 Micron Technology, Inc. Semiconductor die assemblies, semiconductor devices including same, and methods of fabrication
US8937309B2 (en) 2011-08-08 2015-01-20 Micron Technology, Inc. Semiconductor die assemblies, semiconductor devices including same, and methods of fabrication
KR101209475B1 (ko) 2011-08-11 2012-12-07 앰코 테크놀로지 코리아 주식회사 인터포져를 이용한 반도체 패키지
US8552548B1 (en) 2011-11-29 2013-10-08 Amkor Technology, Inc. Conductive pad on protruding through electrode semiconductor device
US9704725B1 (en) 2012-03-06 2017-07-11 Amkor Technology, Inc. Semiconductor device with leadframe configured to facilitate reduced burr formation
US9048298B1 (en) 2012-03-29 2015-06-02 Amkor Technology, Inc. Backside warpage control structure and fabrication method
US9129943B1 (en) 2012-03-29 2015-09-08 Amkor Technology, Inc. Embedded component package and fabrication method
KR20140078223A (ko) * 2012-12-17 2014-06-25 하나 마이크론(주) 반도체 패키지
US9773766B2 (en) 2013-01-09 2017-09-26 Sandisk Information Technology (Shanghai) Co., Ltd. Semiconductor device including independent film layer for embedding and/or spacing semiconductor die
KR101486790B1 (ko) 2013-05-02 2015-01-28 앰코 테크놀로지 코리아 주식회사 강성보강부를 갖는 마이크로 리드프레임
KR101563911B1 (ko) 2013-10-24 2015-10-28 앰코 테크놀로지 코리아 주식회사 반도체 패키지
US9673122B2 (en) 2014-05-02 2017-06-06 Amkor Technology, Inc. Micro lead frame structure having reinforcing portions and method
CN105405823A (zh) * 2014-08-20 2016-03-16 飞思卡尔半导体公司 具有可检查的焊接点的半导体装置
EP3767801A1 (en) 2017-08-02 2021-01-20 Nidec ASI S.p.A. Connector assembly for electric motor

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60194548A (ja) * 1984-03-16 1985-10-03 Nec Corp チツプキヤリヤ
JPH0456262A (ja) * 1990-06-25 1992-02-24 Matsushita Electron Corp 半導体集積回路装置
US5172303A (en) * 1990-11-23 1992-12-15 Motorola, Inc. Electronic component assembly
US5247423A (en) * 1992-05-26 1993-09-21 Motorola, Inc. Stacking three dimensional leadless multi-chip module and method for making the same
KR970000214B1 (ko) * 1993-11-18 1997-01-06 삼성전자 주식회사 반도체 장치 및 그 제조방법
US5642261A (en) 1993-12-20 1997-06-24 Sgs-Thomson Microelectronics, Inc. Ball-grid-array integrated circuit package with solder-connected thermal conductor
US5739581A (en) * 1995-11-17 1998-04-14 National Semiconductor Corporation High density integrated circuit package assembly with a heatsink between stacked dies
KR100206893B1 (ko) * 1996-03-11 1999-07-01 구본준 반도체 패키지 및 그 제조방법
JPH09260568A (ja) * 1996-03-27 1997-10-03 Mitsubishi Electric Corp 半導体装置及びその製造方法
KR0179921B1 (ko) * 1996-05-17 1999-03-20 문정환 적측형 반도체 패키지
US5773884A (en) * 1996-06-27 1998-06-30 International Business Machines Corporation Electronic package with thermally conductive support member having a thin circuitized substrate and semiconductor device bonded thereto
US5748452A (en) * 1996-07-23 1998-05-05 International Business Machines Corporation Multi-electronic device package
EP0890989A4 (en) 1997-01-24 2006-11-02 Rohm Co Ltd SEMICONDUCTOR DEVICE AND METHOD FOR PRODUCING THE DEVICE
KR100280398B1 (ko) * 1997-09-12 2001-02-01 김영환 적층형 반도체 패키지 모듈의 제조 방법
JP3644662B2 (ja) * 1997-10-29 2005-05-11 株式会社ルネサステクノロジ 半導体モジュール
KR100266637B1 (ko) * 1997-11-15 2000-09-15 김영환 적층형볼그리드어레이반도체패키지및그의제조방법
US6013877A (en) * 1998-03-12 2000-01-11 Lucent Technologies Inc. Solder bonding printed circuit boards
US6297550B1 (en) * 1998-04-01 2001-10-02 Lsi Logic Corporation Bondable anodized aluminum heatspreader for semiconductor packages
US6020629A (en) * 1998-06-05 2000-02-01 Micron Technology, Inc. Stacked semiconductor package and method of fabrication
KR100302593B1 (ko) * 1998-10-24 2001-09-22 김영환 반도체패키지및그제조방법

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US6500698B2 (en) 2002-12-31
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