KR20140078223A - 반도체 패키지 - Google Patents

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KR20140078223A
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semiconductor package
semiconductor
input
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Abstract

반도체 패키지는 제1 반도체 칩의 바깥쪽에도 상기 제1 반도체 칩과 전기적으로 연결되는 입출력 단자부가 배치되는 팬아웃 구조를 갖는 반도체 패키지에 있어서, 상기 입출력 단자부가 배치되지 않은 부분에 상기 제1 반도체 칩과 마주하도록 위치하게 배치되는 제2 반도체 칩을 구비할 수 있다.

Description

반도체 패키지{Integrated circuit device package}
본 발명은 반도체 패지지에 관한 것으로써, 보다 상세하게는 반도체 칩의 바깥쪽에 입출력 단자가 배치되는 팬아웃 구조를 갖는 반도체 패키지에 관한 것이다.
현재 전자 산업은 그 응용 범위를 다양하게 넓혀가고 있다. 이에, 반도체 칩에 대한 패키징 기술도 점점 고용량화, 박형화, 소형화 등에 대한 요구가 높아지고 있고, 이를 해결하기 위한 솔루션의 일 예로써 웨이퍼 레벨 패키지(wafer level package : WLP) 기술을 들 수 있다.
언급한 웨이퍼 레벨 패키지 기술에서, 입출력 단자부가 반도체 칩의 안쪽에 배치되는 팬인(fan in) 구조를 가질 경우에는 반도체 칩 사이즈가 소형화될수록 입출력 단자부 사이의 간격을 줄여야 한다.
그러나 반도체 칩 사이즈의 소형화에 따른 입출력 단자부 사이의 간격을 줄이는 데에는 한계가 있고, 더불어 입출력 단자부의 간격을 계속적으로 줄일 경우에는 표준화된 입출력 단자부의 레이아웃(layout)을 사용하지 못하는 문제점이 발생할 수 있다.
이에, 최근에는 반도체 칩의 바깥쪽에도 입출력 단자부가 배치되는 팬아웃(fan out) 구조를 갖는 웨이퍼 레벨 패키지 기술이 개발되고 있고, 그 결과 팬아웃 구조를 갖는 웨이퍼 레벨 패키지 기술에 의해 형성되는 반도체 패키지는 반도체 칩 사이즈가 계속적으로 소형화되더라도 표준화된 레이아웃을 갖는 입출력 단자부를 구비할 수 있는 것이다.
그러나 동일한 사이즈의 반도체 칩을 패키징함에도 불구하고 팬아웃 구조를 갖는 반도체 패키지가 팬인 구조를 갖는 반도체 패키지에 비해 큰 사이즈를 갖기 때문에 공간 활용도 측면에서는 다소 불리한 문제점이 있다.
본 발명의 목적은 공간 활용도를 향상시킬 수 있는 팬아웃 구조를 갖는 반도체 패키지를 제공하는데 있다.
언급한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 패키지는 제1 반도체 칩의 바깥쪽에도 상기 제1 반도체 칩과 전기적으로 연결되는 입출력 단자부가 배치되는 팬아웃 구조를 갖는 반도체 패키지에 있어서, 상기 입출력 단자부가 배치되지 않은 부분에 상기 제1 반도체 칩과 마주하도록 위치하게 배치되는 제2 반도체 칩을 구비할 수 있다.
언급한 본 발명의 일 실시예에 따른 반도체 패키지에서, 상기 제1 반도체 칩을 몰딩하는 제1 몰딩부; 및 상기 제2 반도체 칩을 몰딩하는 제2 몰딩부를 더 구비할 수 있다.
언급한 본 발명의 일 실시예에 따른 반도체 패키지에서, 상기 제1 반도체 칩과 상기 제2 반도체 칩이 마주하는 부분 사이에 형성되는 언더필부를 더 구비할 수 있다.
언급한 본 발명의 일 실시예에 따른 반도체 패키지에서, 상기 제2 몰딩부는 상기 입출력 단자부가 배치되는 부분까지 확장되도록 형성될 수 있다.
언급한 본 발명의 일 실시예에 따른 반도체 패키지에서, 상기 제2 몰딩부가 상기 입출력 단자부가 배치되는 부분까지 확장되도록 형성됨에 의해 상기 입출력 단자부가 상기 제2 몰딩부에 덮여질 경우, 상기 입출력 단자부는 상기 제2 몰딩부를 관통하는 비아 몰딩 배선부 및 상기 제2 몰딩부로부터 돌출되도록 상기 비아 몰딩 배선부와 연결되는 몰딩 연결 배선부로 이루어질 수 있다.
언급한 본 발명의 일 실시예에 따른 반도체 패키지에서, 상기 제1 반도체 칩과 상기 제2 반도체 칩의 전기적 연결은 상기 제1 반도체 칩의 제1 접속 패드부와 상기 제2 반도체 칩의 제2 접속 패드부가 서로 면접되도록 상기 제1 반도체 칩과 상기 제2 반도체 칩을 배치함에 의해 달성될 수 있다.
언급한 바에 따르면, 본 발명의 반도체 패키지는 입출력 단자가 배치되지 않는 팬아웃 구조의 안쪽에 반도체 칩을 배치할 수 있다. 즉, 반도체 칩이 내장되는 팬아웃 구조의 안쪽에 다른 반도체 칩을 배치할 수 있는 것이다.
이에, 본 발명의 반도체 패키지는 팬아웃 구조에서 빈 공간에 반도체 칩이 위치하도록 배치시킴으로써 팬아웃 구조를 갖는 반도체 패키지의 공간 활용도를 충분히 향상시킬 수 있다. 따라서 본 발명의 반도체 패키지는 기존 팬아웃 구조를 갖는 반도체 패키지 대비 집적도가 향상되는 효과를 기대할 수 있다.
또한, 본 발명의 반도체 패키지는 팬아웃 구조의 입출력 단자부가 배치되는 부분에 언급한 다른 반도체 칩을 몰딩하는 몰딩부를 구비시킴으로써 몰딩부를 관통하는 구조의 입출력 단자부를 구비할 수 있고, 그 결과 입출력 단자부에 대한 구조적 안정성의 향상을 기대할 수 있다.
도 1은 본 발명의 제1 실시예에 따른 반도체 패키지를 나타내는 개략적인 단면도이다.
도 2는 본 발명의 제2 실시예에 따른 반도체 패키지는 나타내는 개략적인 단면도이다.
도 3은 본 발명의 제3 실시예에 따른 반도체 패키지는 나타내는 개략적인 단면도이다.
도 4는 본 발명의 제4 실시예에 따른 반도체 패키지를 나타내는 개략적인 단면도이다.
도 5는 본 발명의 제5 실시예에 따른 반도체 패키지를 나타내는 개략적인 단면도이다.
도 6은 본 발명의 제6 실시예에 따른 반도체 패키지를 나타내는 개략적인 단면도이다.
도 7은 본 발명의 제7 실시예에 따른 반도체 패키지를 나타내는 개략적인 단면도이다.
도 8은 본 발명의 제8 실시예에 따른 반도체 패키지를 나타내는 개략적인 단면도이다.
도 9는 본 발명의 제9 실시예에 따른 반도체 패키지를 나타내는 개략적인 단면도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 실시예들을 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조 부호를 유사한 구성 요소에 대해 사용하였다. 제1, 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만 사용된다. 본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "이루어진다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
언급한 본 발명의 반도체 패키지는 팬아웃 구조를 갖고, 제1 반도체 칩, 제2 반도체 칩 등을 구비할 수 있다.
언급한 제1 반도체 칩은 원래 반도체 패키지에 구비되는 것으로 이해할 수 있다. 즉, 제1 반도체 칩은 팬아웃 구조를 갖는 원래 반도체 패키지에 구비되는 것으로써, 입출력 단자부와 전기적으로 연결될 수 있다.
아울러, 본 발명의 반도체 패키지는 팬아웃 구조를 갖기 때문에 입출력 단자부가 제1 반도체 칩의 바깥쪽에도 배치될 수 있다. 즉, 입출력 단자부는 제1 반도체 칩의 안쪽에만 배치되는 것이 아니라 제1 반도체 칩의 바깥쪽에도 배치될 수 있는 것이다.
언급한 제2 반도체 칩은 본 발명의 특징적인 부분으로써, 입출력 단자부가 배치되지 않은 팬아웃 구조의 안쪽에 배치될 수 있다. 특히, 제2 반도체 칩은 제1 반도체 칩과 마주하도록 위치하게 배치될 수 있다.
이와 같이, 본 발명의 반도체 패키지는 입출력 단자부와 전기적으로 연결되는 제1 반도체 칩 및 입출력 단자부가 배치되지 않는 팬아웃 구조의 안쪽에 제1 반도체 칩과 마주하도록 위치하게 배치되는 제2 반도체 칩을 구비할 수 있다.
특히, 본 발명의 반도체 패키지는 제1 반도체 칩과 제2 반도체 칩이 서로 적층되는 구조를 갖는 것이 아니라, 입출력 단자부가 배치되지 않는 팬아웃 구조의 안쪽에서 제1 반도체 칩과 제2 반도체 칩이 서로 마주하는 배치 구조를 갖는 것을 특징으로 한다.
따라서 본 발명의 반도체 패키지는 팬아웃 구조에서 입출력 단자부가 배치되지 않는 빈 공간에 제1 반도체 칩과 마주하게 제2 반도체 칩이 위치하도록 배치시킴으로써 공간 활용도를 충분히 향상시킬 수 있고, 이에 집적도의 향상을 도모할 수 있다.
또한, 제1 반도체 칩의 경우에는 단일 구조를 갖도록 구비될 수도 있지만 적층 구조를 갖도록 구비될 수도 있다. 즉, 제1 반도체 칩은 다수개의 반도체 칩이 서로 적층되는 구조를 갖도록 구비될 수 있는 것이다.
그리고 본 발명의 반도체 패키지, 즉 입출력 단자부가 배치되지 않는 팬아웃 구조의 안쪽에서 제1 반도체 칩과 제2 반도체 칩이 서로 마주하는 배치 구조를 갖는 반도체 패키지를 적층 구조를 갖도록 구비할 수도 있다. 다시 말해, 제1 반도체 칩과 제2 반도체 칩이 서로 마주하는 배치 구조를 갖는 반도체 패키지 다수개를 적층 구조를 갖도록 구비할 수도 있는 것이다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들에 대해 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 제1 실시예에 따른 반도체 패키지를 나타내는 개략적인 단면도이다.
도 1을 참조하면, 반도체 패키지(100)는 제1 반도체 칩(11) 및 입출력 단자부(15)를 구비할 수 있다. 여기서, 언급한 반도체 패키지(100)는 제1 반도체 칩(11)의 바깥쪽에도 입출력 단자부(15)가 배치되는 팬아웃 구조를 가질 수 있다. 또한, 언급한 입출력 단자부(15)는 솔더볼(solder ball) 구조를 가질 수도 있다.
이에, 본 발명의 반도체 패키지(100)는 제1 반도체 칩(11)의 사이즈가 소형화되더라도 표준화된 레이아웃을 가질 수 있다.
그리고 제1 반도체 칩(11)은 물리적, 화학적, 전기적 충격 등의 외부 환경으로부터 제1 반도체 칩(11)을 보호하고자 고분자 물질을 사용하여 형성하는 몰딩부(19)에 의해 외곽이 둘러싸여지는 구조를 가질 수 있다. 즉, 제1 반도체 칩(11)은 몰딩부(19)에 의해 몰딩되는 구조를 갖는 것이다. 여기서, 언급한 몰딩부(19)의 고분자 물질의 예로서는 에폭시 몰드 컴파운드 등을 들 수 있다.
언급한 바와 같이, 본 발명의 반도체 패키지(100)가 몰딩부(19)를 구비함으로써 입출력 단자부(15)는 몰딩의 하면에 면접하는 구조를 갖는다. 이때, 입출력 단자부(15)는 재배선부(17)에 의해 제1 반도체 칩(11)과 전기적으로 연결될 수 있다.
아울러, 제1 반도체 칩(11)은 전기적 연결을 위한 제1 접속 패드부(13)를 구비할 수 있다. 이때, 언급한 제1 접속 패드부(13)는 입출력 단자부(15)가 배치되는 몰딩부(19)의 하면에 노출되는 구조를 갖도록 구비될 수 있다.
그리고 본 발명의 반도체 패키지(100)는 제2 반도체 칩(21)을 구비할 수 있다. 언급한 제2 반도체 칩(21)은 팬아웃 구조의 안쪽에 배치될 수 있다. 즉, 제2 반도체 칩(21)은 입출력 단자부(15)가 배치되지 않은 팬아웃 구조의 안쪽에 배치될 수 있는 것이다. 다시 말해, 제2 반도체 칩(21)은 입출력 단자부(15)가 배치되지 않은 빈 공간에 배치될 수 있는 것이다.
여기서, 언급한 제2 반도체 칩(21)은 제1 반도체 칩(11)과 마주하도록 위치하게 배치될 수 있다. 이에, 제2 반도체 칩(21)은 몰딩부(19)의 하면에 배치되는 구조를 가질 수 있다. 그리고 제2 반도체 칩(21)의 경우에도 제1 반도체 칩(11)과 마찬가지로 전기적 연결을 위한 제2 접속 패드부(23)를 구비할 수 있다.
따라서 언급한 바와 같이, 제2 반도체 칩(21)을 제1 반도체 칩(11)과 마주하도록 위치하게 배치할 때 제2 반도체 칩(21)의 제2 접속 패드부(23)와 제1 반도체 칩(11)의 제1 접속 패드부(13)를 서로 면접시킬 수 있다. 이에, 제1 반도체 칩(11)과 제2 반도체 칩(21)은 전기적으로 연결될 수 있다.
그리고 제2 반도체 칩(21)의 제2 접속 패드부(23) 중 일부는 제1 반도체 칩(11)의 제1 접속 패드부(13)와 면접되지 않을 수도 있다. 여기서, 제1 반도체 칩(11)의 제1 접속 패드부(13)와 면접되지 않는 제2 반도체 칩(21)의 제2 접속 패드부(23) 일부는 언급한 재배선부(17)와 면접하여 전기적으로 연결될 수도 있다.
여기서, 언급한 제2 반도체 칩(21)의 제2 접속 패드부(23)의 전기적 연결은 반도체 패키지(100)의 회로 구성을 기준으로 작업자가 임의로 결정할 수 있다.
이와 같이, 본 발명의 반도체 패키지(100)는 팬아웃 구조를 가짐에도 불구하고 입출력 단자부(15)가 배치되지 않은 팬아웃 구조의 안쪽 빈 공간에 제2 반도체 칩(21)을 제1 반도체 칩(11)과 마주하도록 위치하게 배치시킬 수 있다.
이에, 본 발명의 반도체 패키지(100)는 적층 구조의 변경이 아닌 배치 구조의 변경만으로도 공간 활용도를 충분히 향상시킬 수 있고, 그 결과 기존 팬아웃 구조를 갖는 반도체 패키지 대비 집적도의 향상을 도모할 수 있다.
도 2는 본 발명의 제2 실시예에 따른 반도체 패키지는 나타내는 개략적인 단면도이다.
먼저 도시된 도 2의 반도체 패키지(200)는 제2 반도체 칩(21)을 몰딩하는 몰딩부(29) 등을 구비하는 것을 제외하고는 도 1의 반도체 패키지(100)와 유사한 구조를 갖기 때문에 동일 부재에 대해서는 동일 부호를 사용하고, 그 상세한 설명은 생략하기로 한다. 그리고 제1 반도체 칩(11)을 몰딩하는 몰딩부(19)와 제2 반도체 칩(21)을 몰딩하는 몰딩부(29)를 구분할 수 있도록 제1 반도체 칩(11)을 몰딩하는 몰딩부(19)는 제1 몰딩부로 표현하기로 하고, 제2 반도체 칩(21)을 몰딩하는 몰딩부(29)는 제2 몰딩부로 표현하기로 한다.
도 2를 참조하면, 본 발명의 반도체 패키지(200)는 제2 반도체 칩(21)을 몰딩할 수 있는 제2 몰딩부(29)를 구비할 수 있다.
언급한 제2 몰딩부(29)의 경우에도 제1 몰딩부(19)와 마찬가지로 에폭시 몰드 컴파운드 등과 같은 고분자 물질을 사용하여 형성할 수 있다. 이에, 언급한 제2 반도체 칩(21)은 제2 몰딩부(29)에 의해 둘러싸여지는 구조를 가질 수 있다. 따라서 제2 반도체 칩(21)의 경우에도 물리적, 화학적, 전기적 충격 등의 외부 환경으로부터 보호될 수 있다.
특히, 본 발명에서의 제2 몰딩부(29)는 제2 반도체 칩(21)을 몰딩하는 구조를 가질 수 있는 것으로써, 입출력 단자부(19)가 배치되는 부분까지 확장되지 않는 구조를 가질 수 있다.
이와 같이, 본 발명의 반도체 패키지(200)는 팬아웃 구조를 가짐에도 불구하고 입출력 단자부(15)가 배치되지 않은 팬아웃 구조의 안쪽 빈 공간에 제2 반도체 칩(21)을 제1 반도체 칩(11)과 마주하도록 위치하게 배치시킬 수 있을 뿐만 아니라 제2 몰딩부(29)를 구비함으로써 제2 반도체 칩(21)을 외부 환경으로부터 용이하게 보호할 수 있다.
이에, 본 발명의 반도체 패키지(200)는 적층 구조의 변경이 아닌 배치 구조의 변경만으로도 공간 활용도를 충분히 향상시킬 수 있고, 그 결과 기존 팬아웃 구조를 갖는 반도체 패키지 대비 집적도의 향상을 도모할 수 있을 뿐만 아니라 보다 안정적인 구조의 제공이 가능하다.
도 3은 본 발명의 제3 실시예에 따른 반도체 패키지는 나타내는 개략적인 단면도이다.
먼저 도시된 도 3의 반도체 패키지(300)는 제2 반도체 칩(21)을 몰딩하는 제2 몰딩부(29)의 구조를 제외하고는 도 2의 반도체 패키지(200)와 유사한 구조를 갖기 때문에 동일 부재에 대해서는 동일 부호를 사용하고, 그 상세한 설명은 생략하기로 한다.
도 3을 참조하면, 본 발명의 반도체 패키지(300)는 제1 반도체 칩(11)과 제2 반도체 칩(21)이 마주하는 부분 사이에 언더필부(39)를 구비할 수 있다. 즉, 본 발명의 반도체 패키지(300)는 제2 반도체 칩(21)을 몰딩하는 제2 몰딩부(29)를 구비함과 아울러 제1 반도체 칩(11)과 제2 반도체 칩(21)이 마주하는 부분을 언더필(underfill)하는 언더필부(39)를 구비할 수 있는 것이다.
여기서, 언급한 언더필부(39)는 통상의 언더필 수지를 사용하여 형성할 수 있다.
이와 같이, 본 발명의 반도체 패키지(300)는 팬아웃 구조를 가짐에도 불구하고 입출력 단자부(15)가 배치되지 않은 팬아웃 구조의 안쪽 빈 공간에 제2 반도체 칩(21)을 제1 반도체 칩(11)과 마주하도록 위치하게 배치시킬 수 있을 뿐만 아니라 제2 몰딩부(29)를 구비함으로써 제2 반도체 칩(21)을 외부 환경으로부터 용이하게 보호할 수 있고, 그리고 언더필부(39)를 구비함으로써 제1 반도체 칩(11)과 제2 반도체 칩(21) 사이의 결합을 보다 공고히 할 수 있다.
이에, 본 발명의 반도체 패키지(300)는 적층 구조의 변경이 아닌 배치 구조의 변경만으로도 공간 활용도를 충분히 향상시킬 수 있고, 그 결과 기존 팬아웃 구조를 갖는 반도체 패키지 대비 집적도의 향상을 도모할 수 있을 뿐만 아니라 보다 안정적인 구조 및 보다 안정적인 결합력의 제공이 가능하다.
도 4는 본 발명의 제4 실시예에 따른 반도체 패키지를 나타내는 개략적인 단면도이다.
먼저 도시된 도 4의 반도체 패키지(400)는 제2 반도체 칩(21)을 몰딩하는 몰딩부(29)의 구조를 제외하고는 도 2의 반도체 패키지(200)와 유사한 구조를 갖기 때문에 동일 부재에 대해서는 동일 부호를 사용하고, 그 상세한 설명은 생략하기로 한다.
도 4를 참조하면, 본 발명의 반도체 패키지(400)는 제2 반도체 칩(21)을 몰딩할 수 있는 제2 몰딩부(29)가 구비되는 것으로써, 특히 제2 몰딩부(29)가 입출력 단자부(15)가 배치되는 부분까지 확장되는 구조를 가질 수 있다. 즉, 본 발명의 반도체 패키지(400)의 제2 몰딩부(29)는 입출력 단자부(15)가 배치되는 부분까지 확장되는 확장 몰딩부(29a)를 더 구비할 수 있는 것이다.
이에, 언급한 확장 몰딩부(29a)에 의해 입출력 단자부(15)의 일부분이 둘러싸여지는 구조를 가질 수 있다. 다만, 언급한 확장 몰딩부(29a)는 입출력 단자부(15)의 일부분을 제외한 나머지 부분이 노출되는 구조를 갖도록 입출력 단자부(15)를 몰딩할 수 있다. 아울러, 확장 몰딩부(29a)는 몰딩부(29)와 함께 형성될 수 있다.
이에 따라, 본 발명의 반도체 패키지(400)는 입출력 단자부(15)까지 몰딩되는 구조를 갖기 때문에 입출력 단자부(15)를 보다 안정적인 구조를 갖도록 구비할 수 있다.
또한, 도시하지는 않았지만 본 발명의 반도체 패키지(400)의 경우에도 제1 반도체 칩(11)과 제2 반도체 칩(21) 사이에는 언더필부가 구비될 수도 있다.
이에, 본 발명의 반도체 패키지(400)는 적층 구조의 변경이 아닌 배치 구조의 변경만으로도 공간 활용도를 충분히 향상시킬 수 있고, 그 결과 기존 팬아웃 구조를 갖는 반도체 패키지 대비 집적도의 향상을 도모할 수 있을 뿐만 아니라 제2 반도체 칩(21)과 더불어 입출력 단자부(15)까지 안정적인 구조를 갖도록 구비할 수 있다.
도 5는 본 발명의 제5 실시예에 따른 반도체 패키지를 나타내는 개략적인 단면도이다.
먼저 도시된 도 5의 반도체 패키지(500)는 입출력 단자부(15)의 구조를 제외하고는 도 4의 반도체 패키지(400)와 유사한 구조를 갖기 때문에 동일 부재에 대해서는 동일 부호를 사용하고, 그 상세한 설명은 생략하기로 한다.
도 5를 참조하면, 본 발명의 반도체 패키지(500)는 확장 몰딩부(29a)를 형성함에 의해 입출력 단자부(15)가 완전히 덮여질 수 있다.
이에, 본 발명의 반도체 패키지(500)는 확장 몰딩부(29a)를 형성함에 의해 입출력 단자부(15)가 완전히 덮여질 경우 비아 몰딩 배선부(15a) 및 몰딩 연결 배선부(15b)로 이루어지는 입출력 단자부(15)를 구비할 수 있다.
여기서, 언급한 비아 몰딩 배선부(15a)는 제2 몰딩부(29), 특히 확장 몰딩부(29a)를 관통하도록 형성된다. 특히, 비아 몰딩 배선부(15a)는 확장 몰딩부(29a)를 관통하는 비아홀을 형성한 후 비아홀 내에 전도성 물질을 필링(filling)시킴에 의해 수득할 수 있다. 이때, 언급한 비아 몰딩 배선부(15a)는 확장 몰딩부(29a)의 표면까지 형성될 수 있다.
그리고 언급한 몰딩 연결 배선부(15b)는 비아 몰딩 배선부(15a)와 연결되도록 형성함에 의해 수득할 수 있다. 이에, 몰딩 연결 배선부(15b)는 확장 몰딩부(29a)의 표면으로부터 노출되는 구조를 가질 수 있다. 따라서 본 발명의 반도체 패키지(500)는 몰딩 연결 배선부(15b)가 외부 장치와 전기적으로 연결되는 부분으로 이해할 수 있다. 아울러, 언급한 몰딩 연결 배선부(15b)는 솔더볼 구조를 갖도록 형성할 수도 있다.
특히, 본 발명의 반도체 패키지(500)가 후술하는 바와 같이 제1 반도체 칩(11)이 다수개가 적층 구조를 가질 경우 제1 몰딩부(19)의 두께가 계속적으로 두꺼워질 수 있는데, 이때 제1 몰딩부(19)를 관통하도록 입출력 단자부(15)를 구비할 경우 비아홀을 형성하는 공정 및 비아홀 내에 전도성 물질을 필링시키는 공정이 불리할 수 있다.
따라서 본 발명에서와 같이 제2 몰딩부(29)를 관통하도록 입출력 단자부(15)를 구비할 경우에는 언급한 제1 몰딩부를 관통하도록 비아홀을 형성하는 공정 및 비아홀 내에 전도성 물질을 필링시키는 공정에 비해 상대적으로 유리할 수 있다. 이는, 제1 반도체 칩(11)이 다수개가 적층되는 구조를 가질 경우에는 제1 몰딩부(19)의 두께가 제2 몰딩부(29)의 두께에 비해 두꺼울 수 있기 때문이다.
아울러, 입출력 단자부(15)가 언급한 비아 몰딩 배선(15a)을 가질 수 있는 것은 본 발명의 반도체 패키지(500)가 제2 몰딩부(29) 및 확장 몰딩부(29a)를 구비하기 때문이다. 즉, 본 발명의 반도체 패키지(500)가 팬아웃 구조의 안쪽에 제2 반도체 칩(13)을 배치하고, 그리고 제2 몰딩부(29) 및 확장 몰딩부(29a)를 구비하기 때문에 언급한 제2 몰딩부(29)를 관통하는 비아 몰딩 배선(15a)을 구비할 수 있는 것이다.
도 6은 본 발명의 제6 실시예에 따른 반도체 패키지를 나타내는 개략적인 단면도이다.
먼저 도시된 도 6의 반도체 패키지(600)는 입출력 단자부(15)의 구조를 제외하고는 도 5의 반도체 패키지(500)와 유사한 구조를 갖기 때문에 동일 부재에 대해서는 동일 부호를 사용하고, 그 상세한 설명은 생략하기로 한다.
도 6을 참조하면, 본 발명의 반도체 패키지(600)는 서로 적층 구조를 갖는 입출력 단자부(15)를 구비할 수 있다.
마찬가지로, 본 발명의 반도체 패키지(600)도 확장 몰딩부(29a)를 형성함에 의해 입출력 단자부(15)가 완전히 덮여질 수 있다. 이에, 본 발명의 반도체 패키지(600)는 적어도 두 개의 솔더볼(15c, 15d)을 적층시킴에 의해 수득하는 입출력 단자부(15)를 구비함으로써 입출력 단자부(15)가 제2 몰딩부(29), 즉 확장 몰딩부(29a)로부터 노출되는 구조를 가질 수 있다.
따라서 언급한 도 5 및 도 6에 도시된 본 발명의 반도체 패키지(500, 600)들은 적층 구조의 변경이 아닌 배치 구조의 변경만으로도 공간 활용도를 충분히 향상시킬 수 있을 뿐만 아니라 제2 몰딩부(29)를 관통하는 구조의 입출력 단자부(15)를 구비할 수 있기 때문에 집적도의 향상과 더불어 입출력 단자부(15)에 대한 구조적 안정성 및 다양성을 도모할 수 있고, 또한 제조 공정에서의 유리함도 기대할 수 있다.
도 7은 본 발명의 제7 실시예에 따른 반도체 패키지를 나타내는 개략적인 단면도이다.
먼저 도시된 도 7의 반도체 패키지(700)는 제1 반도체 칩의 적층 구조를 제외하고는 도 5의 반도체 패키지(500)와 유사한 구조를 갖기 때문에 동일 부재에 대해서는 동일 부호를 사용하고, 그 상세한 설명은 생략하기로 한다.
도 7을 참조하면, 본 발명의 반도체 패키지(700)는 적어도 두 개(11a, 11b)가 적층되는 구조를 갖는 제1 반도체 칩(11)을 구비할 수 있다. 즉, 본 발명의 반도체 패키지(700)는 팬아웃 구조에서의 입출력 단자부(15)가 배치되지 않은 안쪽에 제2 반도체 칩(13)을 배치함과 더불어 제1 반도체 칩(11)을 적층 구조를 갖도록 구비할 수 있는 것이다.
그리고 본 발명의 반도체 패키지(700)에서는 제1 반도체 칩(11)이 두 개(11a, 11b)가 적층되는 구조를 갖는 것에 대하여 설명하고 있지만, 제1 반도체 칩(11)이 더 많은 적층 구조를 갖도록 구비할 수도 있다.
또한, 제1 반도체 칩(11)이 적층 구조를 갖기 때문에 적층 구조 각각의 접속 패드부들(13a, 13b) 각각과 입출력 단자부(15) 각각을 전기적으로 연결하는 와이어 구조를 갖는 전기 연결부들(71a, 71b)을 더 구비할 수 있다. 여기서, 언급한 전기 연결부들(71a, 71b) 각각은 본 발명의 반도체 패키지(700)가 갖는 회로 구성에 따라 접속 패드부들(13a, 13b) 각각과 입출력 단자부(15) 사이를 연결할 수도 있고, 연결하지 않을 수도 있다.
도 8은 본 발명의 제8 실시예에 따른 반도체 패키지를 나타내는 개략적인 단면도이다.
먼저 도시된 도 8의 반도체 패키지(800)는 제1 반도체 칩의 적층 구조를 제외하고는 도 5의 반도체 패키지(500)와 유사한 구조를 갖기 때문에 동일 부재에 대해서는 동일 부호를 사용하고, 그 상세한 설명은 생략하기로 한다.
도 8을 참조하면, 본 발명의 반도체 패키지(800)는 적어도 두 개(11c, 11d, 11e, 11f, 11g)가 적층되는 구조를 갖는 제1 반도체 칩(11)을 구비할 수 있다. 즉, 본 발명의 반도체 패키지(800)는 팬아웃 구조에서의 입출력 단자부(15)가 배치되지 않은 안쪽에 제2 반도체 칩(13)을 배치함과 더불어 제1 반도체 칩(11)을 적층 구조를 갖도록 구비할 수 있는 것이다.
그리고 본 발명의 반도체 패키지(800)에서는 제1 반도체 칩(11)이 다섯 개(11c, 11d, 11e, 11f, 11g)가 적층되는 구조를 갖는 것에 대하여 설명하고 있지만, 제1 반도체 칩(11)이 더 많은 적층 구조를 갖도록 구비할 수도 있다.
특히, 서로 적층이 이루어지는 제1 반도체 칩(11) 사이의 전기적 연결은 쓰루 실리콘 비아(through silicon via : TSV) 배선(81)을 형성함에 의해 달성할 수 있다. 이에, 본 발명의 반도체 패키지(800)는 제1 반도체 칩(11)을 더 많은 적층 구조를 갖도록 구비할 수 있다.
이에, 도 7 및 도 8에서의 반도체 패키지들(700, 800) 제1 반도체 칩(11)을 적층 구조를 갖도록 구비함으로써 보다 고집적도의 구현이 가능하다. 아울러, 제1 반도체 칩(11)을 적층 구조를 갖도록 형성하여도 입출력 단자부(15)를 제2 몰딩부(29)쪽으로 형성함으로써 구조적 안정성과 더불어 제조 공정에서의 유리함을 기대할 수 있다.
도 9는 본 발명의 제9 실시예에 따른 반도체 패키지를 나타내는 개략적인 단면도이다.
도 9를 참조하면, 본 발명의 반도체 패키지(900)는 도 6에 도시된 반도체 패키지(600)를 서로 적층 구조를 갖도록 구비할 수 있고, 또한 기존 팬아웃 구조를 갖는 반도체 패키지(90)를 적층 구조를 갖도록 구비할 수 있다.
이와 같이, 본 발명의 반도체 패키지(900)는 언급한 도 1 내지 도 8에서의 반도체 패키지들(100, 200, 300, 400, 500, 600, 700, 800), 그리고 기존 팬아웃 구조를 갖는 반도체 패키지(90)를 적층 구조를 갖도록 구비할 수 있는 것이다.
본 발명의 반도체 패키지는 입출력 단자가 배치되지 않는 팬아웃 구조의 안쪽에 반도체 칩을 배치할 수 있기 때문에 반도체 패키지의 공간 활용도를 충분히 향상시킴으로써 집적도의 향상을 통하여 반도체 패키지의 시장 경쟁력을 확보할 수 있다.
또한, 본 발명의 반도체 패키지는 몰딩부를 관통하는 구조의 입출력 단자부를 구비할 수 있고, 그 결과 입출력 단자부에 대한 구조적 안정성의 향상을 기대할 수 있기 때문에 반도체 패키지의 품질 경쟁력을 확보할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
11, 21 : 반도체 칩 13, 23 : 접속 패드부
15 : 입출력 단자부 17 : 재배선부
19, 29 : 몰딩부 39 : 언더필부

Claims (6)

  1. 제1 반도체 칩의 바깥쪽에도 상기 제1 반도체 칩과 전기적으로 연결되는 입출력 단자부가 배치되는 팬아웃 구조를 갖는 반도체 패키지에 있어서,
    상기 입출력 단자부가 배치되지 않은 부분에 상기 제1 반도체 칩과 마주하도록 위치하게 배치되는 제2 반도체 칩을 구비하는 것을 특징으로 하는 반도체 패키지.
  2. 제1 항에 있어서, 상기 제1 반도체 칩을 몰딩하는 제1 몰딩부; 및
    상기 제2 반도체 칩을 몰딩하는 제2 몰딩부를 더 구비하는 것을 특징으로 하는 반도체 패키지.
  3. 제2 항에 있어서, 상기 제1 반도체 칩과 상기 제2 반도체 칩이 마주하는 부분 사이에 형성되는 언더필부를 더 구비하는 것을 특징으로 하는 반도체 패키지.
  4. 제2 항에 있어서, 상기 제2 몰딩부는 상기 입출력 단자부가 배치되는 부분까지 확장되도록 형성되는 것을 특징으로 하는 반도체 패키지.
  5. 제4 항에 있어서, 상기 제2 몰딩부가 상기 입출력 단자부가 배치되는 부분까지 확장되도록 형성됨에 의해 상기 입출력 단자부가 상기 제2 몰딩부에 덮여질 경우, 상기 입출력 단자부는 상기 제2 몰딩부를 관통하는 비아 몰딩 배선부 및 상기 제2 몰딩부로부터 돌출되도록 상기 비아 몰딩 배선부와 연결되는 몰딩 연결 배선부로 이루어지는 것을 특징으로 하는 반도체 패키지.
  6. 제1 항에 있어서, 상기 제1 반도체 칩과 상기 제2 반도체 칩의 전기적 연결은 상기 제1 반도체 칩의 제1 접속 패드부와 상기 제2 반도체 칩의 제2 접속 패드부가 서로 면접되도록 상기 제1 반도체 칩과 상기 제2 반도체 칩을 배치함에 의해 달성되는 것을 특징으로 하는 반도체 패키지.
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110518007A (zh) * 2018-05-21 2019-11-29 无锡华润安盛科技有限公司 一种封装体及其制造方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100302593B1 (ko) * 1998-10-24 2001-09-22 김영환 반도체패키지및그제조방법
US7045888B2 (en) * 2004-06-29 2006-05-16 Macronix International Co., Ltd. Ultra thin dual chip image sensor package structure and method for fabrication
US8421244B2 (en) * 2007-05-08 2013-04-16 Samsung Electronics Co., Ltd. Semiconductor package and method of forming the same
US8481366B2 (en) * 2007-09-28 2013-07-09 Spansion Llc Semiconductor device and manufacturing method therefor
US7709944B2 (en) * 2007-12-18 2010-05-04 Stats Chippac Ltd. Integrated circuit package system with package integration
KR20090088271A (ko) * 2008-02-14 2009-08-19 주식회사 하이닉스반도체 스택 패키지
US7838337B2 (en) * 2008-12-01 2010-11-23 Stats Chippac, Ltd. Semiconductor device and method of forming an interposer package with through silicon vias
KR20100109241A (ko) * 2009-03-31 2010-10-08 삼성전자주식회사 칩 적층 패키지 및 그 제조방법
KR101056748B1 (ko) * 2009-09-15 2011-08-16 앰코 테크놀로지 코리아 주식회사 전자파 차폐수단을 갖는 반도체 패키지
KR101115455B1 (ko) * 2010-05-31 2012-02-24 주식회사 하이닉스반도체 반도체 장치
KR20110133769A (ko) * 2010-06-07 2011-12-14 주식회사 하이닉스반도체 적층 반도체 패키지
US8378477B2 (en) * 2010-09-14 2013-02-19 Stats Chippac Ltd. Integrated circuit packaging system with film encapsulation and method of manufacture thereof
US8263435B2 (en) * 2010-10-28 2012-09-11 Stats Chippac, Ltd. Semiconductor device and method of stacking semiconductor die in mold laser package interconnected by bumps and conductive vias
KR101185457B1 (ko) * 2011-01-07 2012-10-02 앰코 테크놀로지 코리아 주식회사 적층형 반도체 패키지 및 그 제조 방법
KR20120126365A (ko) * 2011-05-11 2012-11-21 에스케이하이닉스 주식회사 유닛 패키지 및 이를 갖는 스택 패키지

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