KR20130015461A - 반도체 적층 패키지 및 이를 제조하는 제조 방법 - Google Patents

반도체 적층 패키지 및 이를 제조하는 제조 방법 Download PDF

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Abstract

반도체 적층 패키지는 재배선층, 상기 재배선층 상에 실장 되는 반도체 칩, 상기 재배선층 상에 상기 반도체 칩의 주변부에 형성되고, 상기 반도체 칩과 동일한 높이를 가지는 제1 전도성 부재, 상기 재배선층 상에 상기 반도체 칩의 주변부에 형성되고, 상기 반도체 칩보다 높은 높이를 가지는 제2 전도성 부재, 상기 반도체 칩, 제1 전도성 부재 및 제2 전도성 부재를 감싸고, 캐비티를 가지는 몰딩 부재, 상기 몰딩 부재의 캐비티 내에 실장 되어 상기 제1 전도성 부재와 전기적으로 연결되는 인터포져 및 상기 인터포져 및 제2 전도성 부재와 전기적으로 연결되는 상부 패키지를 포함한다. 따라서 상부 패키지가 많은 수의 I/O를 포함하는 경우에도 적층 패키지를 구성할 수 있게 된다.

Description

반도체 적층 패키지 및 이를 제조하는 제조 방법{SEMICONDUCTOR STACK PACKAGE AND THE METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체 적층 패키지 및 이를 제조하는 제조 방법에 관한 것으로, 보다 상세하게는 인터포져를 포함하는 반도체 적층 패키지 및 이를 제조하는 제조 방법에 관한 것이다.
최근 휴대폰, PMP, 테블릿 등과 같은 엔드 유저 디바이스가 점점 박형화 및 소형화 되어가고 있는 추세이다. 장치의 크기는 점점 더 소형화 및 박형화 되어 가고 있는 반면에, 각종 영상 처리 용량이나 데이터 전송 속도 등은 점차 증가되고 있으며, 이러한 소비자들의 요구에 발맞추어 전자 기기의 내부에 삽입되는 각종 반도체 칩의 패키징 또한 고성능을 확보하면서, 박형화 및 소형화를 동시에 만족시켜야 하는 실정이다.
특히, 반도체 칩 패키지를 제작함에 있어서, 고사양의 성능을 확보하기 위하여 적층 패키지 타입이 많이 사용되고 있다. POP(PACKAGE ON PACKAGE) 타입으로도 불리는 적층 패키지 타입은 두 개 이상의 반도체 패키지가 적층 되어 반도체 칩 간의 데이터 송수신을 더욱 빠르게 주고받을 수 있는 장점이 있다.
서로 긴밀하게 자료를 주고받는 프로세서 칩과 메모리 칩과 같은 조합으로 적층 패키지를 구성하는 경우 처리 속도나 효율 면에서 월등한 효과를 볼 수 있기 때문에, 이러한 적층 패키지를 사용하지만, 일반적인 적층 패키지의 상부 패키지는 단순한 패키지를 포함하는 경우가 많다. 따라서, 많은 수의 I/O를 가지는 상부패키지를 적용하는 경우에는 보다 복합한 연결구조가 필요하나, 기존의 적층 패키지 구조에서는 이러한 복잡한 상부패키지의 적층을 실현할 수 없는 기술적인 제약이 있었다.
이에 본 발명의 기술적 과제는 이러한 점에서 착안된 것으로, 본 발명의 목적은 다수의 I/O를 가지는 적층 반도체 패키지를 제공하는 것이다.
본 발명의 다른 목적은 다수의 I/O를 가지는 적층 반도체 패키지의 제조방법을 제공하는 것이다.
상기한 본 발명의 목적을 달성하기 위한 일 실시예에 의한 반도체 적층 패키지는 재배선층, 상기 재배선층 상에 실장 되는 반도체 칩, 상기 재배선층 상에 상기 반도체 칩의 주변부에 형성되고, 상기 반도체 칩과 동일한 높이를 가지는 제1 전도성 부재, 상기 재배선층 상에 상기 반도체 칩의 주변부에 형성되고, 상기 반도체 칩보다 높은 높이를 가지는 제2 전도성 부재, 상기 반도체 칩, 제1 전도성 부재 및 제2 전도성 부재를 감싸고, 캐비티를 가지는 몰딩 부재, 상기 몰딩 부재의 캐비티 내에 실장 되어 상기 제1 전도성 부재와 전기적으로 연결되는 인터포져 및 상기 인터포져 및 제2 전도성 부재와 전기적으로 연결되는 상부 패키지를 포함한다.
일 실시예에 있어서, 상기 제1 전도성 부재는 상기 인터포져의 하부에 위치하여 형성되는 것을 특징으로 할 수 있다.
일 실시예에 있어서, 상기 반도체 칩 및 상기 인터포져 사이에는 절연층을 더 포함하는 것을 특징으로 할 수 있다.
일 실시예에 있어서, 상기 제1 전도성 부재 및 제2 전도성 부재는 레이저 드릴링에 의해 제1 및 제2 비아를 상기 제1 및 제2 비아에 전도성 부재를 충진하여 형성되는 것을 특징으로 할 수 있다.
상기한 본 발명의 다른 목적을 달성하기 위한 일 실시예에 따른 적층 반도체 패키지 제조 방법은 반도체 칩을 감싸고, 상기 반도체 칩의 상부에 캐비티를 포함하는 몰딩 부재를 형성하는 단계, 상기 몰딩 부재의 상기 반도체 칩의 주변부와 대응되는 영역에 복수의 비아를 형성하는 단계, 상기 복수의 비아에 전도성 부재를 충진하는 단계, 상기 몰딩 부재의 캐비티에 인터포져를 실장 하는 단계 및 상기 몰딩부재의 상부에 상기 전도성 부재의 일부와 상기 인터포져와 전기적으로 연결하는 패키지를 실장 하는 단계를 포함한다.
일 실시예에 있어서, 상기 복수의 비아를 형성하는 단계는, 상기 몰딩 부재의 주변부에 형성하는 단계 및 상기 몰딩 부재의 캐비티의 하부 영역에 비아를 형성하는 단계를 포함하는 것을 특징으로 할 수 있다.
상기한 본 발명에 의하면, 패키지의 상부에 또 다른 패키지를 적층하여 여러 개의 반도체 칩을 포함하는 적층 패키지를 구성함에 있어서, 복수개의 연결 패드들을 포함하는 인터포져를 하부패키지의 상부에 배치하여, 상부 패키지가 많은 수의 I/O 단자를 포함하는 경우에도 적층 패키지를 구성할 수 있는 장점이 있다.
또한, 이러한 적층 패키지의 제조를 통하여 별도의 기판으로 전기적으로 연결하여야 했던 복수개의 칩들을 입체적으로 패키징 함으로써, 패키징 자체의 크기를 줄일 수 있고, 신호전달의 효율성도 증대 시킬 수 있게 된다.
도 1은 본 발명의 일 실시예에 따른 반도체 적층 패키지의 단면을 나타내는 단면도이다.
도 2는 본 발명의 다른 실시예에 따른 반도체 적층 패키지의 제조방법을 나타내는 흐름도이다.
도 3a 내지 3e는 도 2의 실시예에 따른 반도체 적층 패키지의 제조방법을 나타내는 단면도들이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
이하, 첨부한 도면들을 참조하여, 본 발명을 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 적층 패키지의 단면을 나타내는 단면도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 적층 패키지(1000)는 하부 패키지(100) 및 상부 패키지(200)를 포함한다. 상기 하부 패키지(100)는 재배선층 또는 재배선층을 포함하는 기판(120), 제1 반도체 칩(110), 몰딩 부재(130), 도전성 금속 부재(141, 143), 인터포져(150) 및 외부 접속 부재(160)을 포함한다. 상기 상부 패키지(200)는 재배선층 또는 재배선층을 포함하는 기판(220), 제2 반도체 칩(210), 몰딩 부재(230) 및 외부 접속 부재(260)을 포함한다.
상기 하부 패키지(100)는 재배선층 또는 재배선층을 포함하는 기판(120)이 사용되며, 이것은 상기 몰딩 부재(130)아래에 웨이퍼 레벨 공정으로 상기 재배선층이 형성되는 경우에 재배선층만이 형성될 수 있기 때문에며, 웨이퍼 레벨로 형성되지 않는 경우에는 상기 재배선층을 포함하는 기판이 사용될 수 있다. 이하 본 실시예에서는 재배선층(120)이라 명칭 하겠다.
상기 재배선층(120) 상에는 상기 제1 반도체 칩(110)이 실장 된다. 상기 제1 반도체 칩(110)은 칩과 외부를 전기적으로 연결하는 복수개의 범프들(113)을 포함하며, 상기 범프들(113)과 상기 재배선층(120)이 전기적으로 연결되며 상기 제1 반도체 칩(110)이 상기 재배선층(120) 상에 실장 된다.
상기 제1 반도체 칩(110)의 주변에는 복수개의 제1 전도성 부재들(143) 및 복수개의 제2 전도성 부재들(141)이 형성된다. 상기 복수개의 제1 및 제2 전도성 부재들(143, 141)은 다양한 방법으로 형성될 수 있지만, 상기 제1 반도체 칩(110)을 감싸고 있는 상기 몰딩 부재(130)를 먼저 형성하고, 레이저 드릴링 등과 같은 다양한 방법으로 비아홀을 형성한 후 적당한 전도성 부재들을 홀에 채워 넣는 공정으로 형성시킬 수 있다.
상기 제1 전도성 부재(143)는 상기 제1 반도체 칩(110)의 높이와 실질적으로 동일하게 형성되며, 상기 제2 전도성 부재(141)는 상기 몰딩 부재(130)의 높이와 실질적으로 동일하게 형성된다. 상기 제1 전도성 부재는 상기 제1 반도체 칩(110) 상에 형성되는 인터포져(150)와 전기적으로 연결되며, 상기 제2 전도성 부재(141)는 상기 몰딩 부재(130) 및 인터포져(150) 상에 실장 되는 상부 패키지(200)와 전기적으로 연결된다.
상기 인터포져(150)는 상기 제1 반도체 칩(110) 상에 위치한다. 상기 제1 전도성 부재(143)가 상기 제1 반도체 칩(110)과 실질적으로 동일한 높이를 가지는 이유는 상기 제1 반도체 칩(110) 상에 위치하는 인터포져(150)와 전기적으로 연결하기 위해서이다. 상기 인터포져(150) 및 상기 제1 반도체 칩(110) 사이에는 별도의 절연층 등이 형성될 수 있다.
상기 재배선층(120)은 복수개의 연결 패드들(123)을 포함한다. 상기 복수개의 연결 패드들(123)은 상기 제1 전도성 부재(143) 및 제2 전도성 부재(141)들과 전기적으로 연결된다. 상기 인터포져(150) 역시 복수개의 제1 연결 패드들(151) 및 제2 연결 패드들(153)을 포함한다. 상기 복수개의 제1 연결 패드들(151)은 상기 제1 전도성 부재(143)를 통하여 상기 재배선층(120)과 전기적으로 연결되며, 아울러 상기 제1 반도체 칩(110)과 전기적으로 연결된다. 상기 제2 연결 패드들(153)은 상기 상부 패키지(200)과 전기적으로 연결되며, 상기 하부 패키지(100)와 상부 패키지(200)를 전기적으로 연결하는 수단이 된다.
상기 상부 패키지(200)에 포함되는 상기 재배선층(220) 역시 재배선층이 단독으로 상기 몰딩 부재(230) 아래에 형성될 수 있고, 별도로 제작되어 기판 상에 재배선층으로 형성될 수 있다. 이하에서는 하부 패키지(100)의 경우와 같이 재배선층(220)으로 명칭 한다.
상기 재배선층(220) 상에는 제2 반도체 칩(210)이 실장 된다. 상기 제2 반도체 칩(210)은 상기 반도체 칩과 외부를 전기적으로 연결하는 복수개의 범프들(213)을 포함한다. 상기 복수개의 범프들(213)은 상기 재배선층(220)과 전기적으로 연결되어 상기 반도체 칩(210)과 상기 재배선층(220)을 전기적으로 연결한다. 상기 제2 반도체 칩(210)을 살펴보면, 플립칩 구조와 같이 복수개의 I/O(Input/Output) 단자들을 포함하고 있기 때문에, 상기 하부 패키지(100)와 전기적으로 연결되어 신호를 주고받기 위해서는 많은 수의 접속 패드가 필요하게 된다.
상기 재배선층(220)의 아래에는 복수개의 연결부재(260)가 형성된다. 상기 제2 반도체 칩(210)이 많은 수의 I/O를 필요로 하는 반도체 칩인 경우에는 많은 수의 외부연결부재들(260)이 형성되며, 이러한 복수개의 연결부재들(260)을 하부 패키지와 전기적으로 연결하는 데에 상기 하부 패키지(100)의 인터포져(150)가 사용된다.
상기 인터포져(150)는 상부에 복수개의 제2 연결 패드들(153)을 포함하고 있다. 상기 복수개의 제2 연결 패드들(153)은 상기 상부 패키지(200)의 외부연결부재들(260)과 연결되어 많은 수의 I/O 단자를 확보하면서 상기 상부 패키지(200)와 하부 패키지(100)를 전기적으로 연결한다.
도 2는 본 발명의 다른 실시예에 따른 반도체 적층 패키지의 제조방법을 나타내는 흐름도이다. 도 3a 내지 3e는 도 2의 실시예에 따른 반도체 적층 패키지의 제조방법을 나타내는 단면도들이다.
도 2를 참조하면, 본 발명의 다른 실시예에 따른 반도체 적층 패키지의 제조 방법은 몰딩 부재를 형성하는 단계(S110), 복수의 비아를 형성하는 단계(S120), 전도성 부재를 충진하는 단계(S130), 캐비티에 인터포져를 실장 하는 단계(S140) 및 상부에 패키지를 실장 하는 단계(S150)를 포함한다.
본 실시예에 있어서, 재배선층은 반도체 칩을 몰딩한 후에 상기 반도체 칩과 몰딩 부재에 동시에 형성되는 웨이퍼 레벨 공법에 한정하여 형성된 것으로 표현 되었으나, 앞서 반도체 적층 패키지의 장치 실시예에서 언급한 바와 같이 재배선층의 형성은 본 실시예에 있어서 핵심 사항이 아니므로, 당업자의 수준에서 재배선층을 포함하는 기판을 사용하는 등의 기술적인 변형을 가할 수 있을 것이다.
도 2 및 도 3a를 참조하면, 몰딩 부재를 형성하는 단계(S110)에서는 제1 반도체 칩(110)의 상부에 캐비티(115)를 포함하도록 몰딩 부재(130)를 형성하고, 상기 제1 반도체 칩(110)의 범프들(113)을 포함하는 활성면 및 상기 몰딩부재(130)의 동일 평면 상에 재배선층(120)을 형성한다. 상기 반도체 칩(110)에 몰딩 부재(130)를 먼저 형성하고 상기 재배선층(120)을 형성하는 것은 웨이퍼 레벨 공정에 의한 것이며, 앞서 언급한 바와 같이 상기 몰딩 부재를 형성하는 단계(S110)은 재배선층(120)을 포함하는 기판을 먼저 형성하고 몰딩 부재를 형성할 수 있다.
상기 재배선층(120)을 포함하는 기판을 먼저 형성하는 방법에서는, 상기 기판 상이 상기 제1 반도체 칩(110)을 실장하고, 상기 복수의 범프들(113)을 통하여 전기적으로 상기 제1 반도체 칩(110) 및 상기 재배선층(120)을 연결한 후에, 상기 몰딩 부재(130)을 형성한다. 상기 몰딩 부재(130)의 캐비티(155)는 몰딩 부재(130)의 형성과 동시에 형성할 수 있으며, 또한 상기 몰딩 부재(130)을 형성한 후에 별도의 공정을 통하여 빈 공간을 제거하여 형성할 수 있다.
도 2 및 도 3b를 참조하면, 복수의 비아를 형성하는 단계(S120)에서는 상기 캐비티(155)를 포함하는 몰딩부재(130) 상에 제1 비아들(147) 및 제2 비아들(145)을 형성한다. 상기 제1 및 제2 비아들(147, 145)은 레이저 드릴링 등에 의하여 형성될 수 있으며, 다양한 방법을 통해서 형성이 가능하다. 상기 제1 및 제2 비아들(147, 145)는 상기 재배선층(120)에 형성된 연결 패드(123)가 노출되도록 형성되며, 후에 전도성 부재가 충진됨에 따라서, 상기 연결 패드(123)가 전기적인 접속을 이룰 수 있도록 한다.
도 2 및 도 3c를 참조하면, 전도성 부재를 충진하는 단계(S130)에서는 상기 제1 및 제2 비아들(147, 145)에 전도성 부재들을 충진하여, 제1 전도성 부재(143) 및 제2 전도성 부재(141)을 형성한다. 상기 제1 전도성 부재(143)는 상기 캐비티(155)가 차지하는 공간으로 그 상면이 노출되도록 형성되며, 상기 제2 전도성 부재(141)는 몰딩 부재(130)의 상면으로 노출되도록 형성되어 상부에 실장 되는 패키지와 전기적으로 연결되도록 한다.
상기 제1 및 제2 전도성 부재들(143, 141)은 필요한 경우에 더 많은 개수로 형성될 수 있다. 도 3c에서는 한 단면에 대하여 각각 양 측면에 하나씩의 제1 전도성 부재 및 제2 전도성 부재가 형성되었으나, 경우에 따라서는 양 측면에 두 개 이상의 제1 및 제2 전도성 부재가 형성되어 보다 많은 수의 I/O를 확보할 수 있다.
도 2 및 도 3d를 참조하면, 캐비티에 인터포져를 실장 하는 단계(S140)에서는 상기 캐비티(155)에 복수개의 연결 단자들(151, 153)을 포함하는 인터포져(150)을 실장 한다. 상기 인터포져(150)는 상기 제1 전도성 부재(143)과 전기적으로 연결되는 제1 연결패드들(151) 및 상부 패키지와 전기적으로 연결되는 제2 연결패드들(153)을 포함한다. 상기 인터포져(150)의 존재로 인하여 상기 상부 패키지에 연결될 수 있는 보다 많은 I/O 단자들을 확보할 수 있게 된다.
도 2 및 도 3e를 참조하면, 상부에 패키지를 실장 하는 단계(S150)에서는 상기 하부 패키지의 제2 전도성 부재(141)의 상면 및 상기 인터포져(150)의 복수의 제2 연결패드들(153)이 상기 상부 패키지(200)의 외부 연결 부재(260)와 전기적으로 연결된다. 상기 상부 패키지(200)은 일반적인 플립칩 패키지의 형상과 같이 재배선층(220), 상기 재배선층(220)에 전기적으로 연결되는 제2 반도체 칩(210), 상기 재배선층(220) 및 제2 반도체 칩(210)을 전기적으로 연결하는 복수개의 범프들(213), 상기 재배선층(220)의 상부 및 상기 제2 반도체 칩(210)을 커버하는 몰딩 부재(230) 및 상기 재배선층(220)의 하부에 형성되어 외부와 전기적으로 연결하는 접속 수단인 외부 연결 단자(260)들을 포함한다.
상기 외부 연결단자(260)들은 기존에 존재하는 다른 적층 패키지와는 달리 많은 수의 I/O를 확보하여도 상기 하부 패키지(100)의 인터포져(150)를 통하여 전기적으로 연결되기 때문에, 모든 단자가 전기적으로 연결이 가능하다. 따라서 적층 패키지에서 플립칩 패키지와 같이 많은 수의 I/O 단자를 포함하는 패키지도 상부에 적층이 가능하게 된다.
이상에서 설명한 바와 같이, 본 발명의 실시예에 따르면, 패키지의 상부에 또 다른 패키지를 적층하여 여러 개의 반도체 칩을 포함하는 적층 패키지를 구성함에 있어서, 복수개의 연결 패드들을 포함하는 인터포져를 하부패키지의 상부에 배치하여, 상부 패키지가 많은 수의 I/O 단자를 포함하는 경우에도 적층 패키지를 구성할 수 있는 장점이 있다.
또한, 이러한 적층 패키지의 제조를 통하여 별도의 기판으로 전기적으로 연결하여야 했던 복수개의 칩들을 입체적으로 패키징 함으로써, 패키징 자체의 크기를 줄일 수 있고, 신호전달의 효율성도 증대 시킬 수 있게 된다.
이상에서는 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
1000 : 적층 반도체 패키지
100 : 하부 패키지 110 : 제1 반도체 칩
120 : 재배선층 130 : 몰딩 부재
141, 143 : 전도성 부재 150 : 인터포져
200 : 상부 패키지 210 : 제2 반도체 칩
220 : 재배선층 230 : 몰딩 부재

Claims (6)

  1. 재배선층;
    상기 재배선층 상에 실장 되는 반도체 칩;
    상기 재배선층 상에 상기 반도체 칩의 주변부에 형성되고, 상기 반도체 칩과 동일한 높이를 가지는 제1 전도성 부재;
    상기 재배선층 상에 상기 반도체 칩의 주변부에 형성되고, 상기 반도체 칩보다 높은 높이를 가지는 제2 전도성 부재;
    상기 반도체 칩, 제1 전도성 부재 및 제2 전도성 부재를 감싸고, 캐비티를 가지는 몰딩 부재;
    상기 몰딩 부재의 캐비티 내에 실장 되어 상기 제1 전도성 부재와 전기적으로 연결되는 인터포져; 및
    상기 인터포져 및 제2 전도성 부재와 전기적으로 연결되는 상부 패키지를 포함하는 반도체 적층 패키지.
  2. 제1항에 있어서,
    상기 제1 전도성 부재는 상기 인터포져의 하부에 위치하여 형성되는 것을 특징으로 하는 반도체 적층 패키지.
  3. 제1항에 있어서,
    상기 반도체 칩 및 상기 인터포져 사이에는 절연층을 더 포함하는 것을 특징으로 하는 반도체 적층 패키지.
  4. 제1항에 있어서,
    상기 제1 전도성 부재 및 제2 전도성 부재는 레이저 드릴링에 의해 제1 및 제2 비아를 상기 제1 및 제2 비아에 전도성 부재를 충진하여 형성되는 것을 특징으로 하는 반도체 적층 패키지.
  5. 반도체 칩을 감싸고, 상기 반도체 칩의 상부에 캐비티를 포함하는 몰딩 부재를 형성하는 단계;
    상기 몰딩 부재의 상기 반도체 칩의 주변부와 대응되는 영역에 복수의 비아를 형성하는 단계;
    상기 복수의 비아에 전도성 부재를 충진하는 단계;
    상기 몰딩 부재의 캐비티에 인터포져를 실장 하는 단계; 및
    상기 몰딩부재의 상부에 상기 전도성 부재의 일부와 상기 인터포져와 전기적으로 연결하는 패키지를 실장 하는 단계를 포함하는 반도체 적층 패키지 제조 방법.
  6. 제5항에 있어서,
    상기 복수의 비아를 형성하는 단계는, 상기 몰딩 부재의 주변부에 형성하는 단계 및 상기 몰딩 부재의 캐비티의 하부 영역에 비아를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 적층 패키지 제조 방법.
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