KR20130111102A - 반도체 디바이스 및 그 제조 방법 - Google Patents

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Abstract

본 발명에서는 웨이퍼를 이용한 인터포저를 사용하되, 공정 중 웨이퍼의 휘어짐을 방지함으로써, 신뢰성을 높일 수 있는 반도체 디바이스가 개시된다.
일 예로, 서브스트레이트; 상기 서브스트레이트의 상부에 형성되어, 상기 서브스트레이트와 전기적으로 연결된 인터포저; 상기 인터포저의 상부에 형성되어, 상기 인터포저와 전기적으로 연결된 적어도 하나의 반도체 다이; 상기 인터포저의 상부에 상기 반도체 다이를 감싸도록 형성된 인캡슐런트를 포함하고, 상기 인캡슐런트는 적어도 일측에 홈을 포함하는 반도체 디바이스가 개시된다.

Description

반도체 디바이스 및 그 제조 방법{Semiconductor Device And Fabricating Method Thereof}
본 발명은 반도체 디바이스 및 그 제조 방법에 관한 것이다.
최근 전자 제품들은 반도체 디바이스를 이용하여 제작되고 있다. 또한, 이러한 제품들은 크기는 작아질 것이 요구되는 반면, 그 기능은 증가될 것이 요구되고 있다. 또한, 이러한 추세에 따라서, 제품을 구성하는 반도체 디바이스 역시 경박단소화가 요구되고 있다.
그리고 반도체 디바이스의 크기를 줄이기 위한 방법으로 반도체 디바이스 자체의 크기를 줄이는 한편, 다수의 반도체 다이를 하나의 반도체 디바이스 내에서 스택하는 방법이 개발되었다.
그런데 반도체 디바이스는 일반적으로 반도체 다이의 하면으로 드러난 솔더볼 또는 랜드를 통해서 외부의 회로 기판과 연결된다. 따라서, 반도체 디바이스의 자체의 크기가 작아지면, 입출력 단자를 형성하기 위한 공간이 제약된다. 결국, 반도체 디바이스의 크기를 줄이면 반도체 디바이스의 다양한 기능이 어렵다.
또한, 하나의 반도체 디바이스 내에 다수의 반도체 다이를 스택하면, 각 반도체 다이에 전기적 신호를 입출력하기 위한 입출력 단자들의 수가 증가하게 된다. 그 러나 반면, 반도체 디바이스 내에서 입출력 단자를 증가시킴에 있어서는 공간적인 한계를 갖게 된다.
따라서, 반도체 디바이스의 크기를 줄이면, 입출력 단자를 형성하기 어렵다는 문제가 있다. 이러한 문제는 솔더볼을 이용한 입출력 단자를 형성하는 경우, 솔더볼 자체의 부피로 인하여 더욱 두드러지게 된다.
한편, 이를 해결하기 위하여, 반도체 기판의 상부에 인터포저를 형성하는 형태의 패키지가 개발되고 있다. 그러나, 인터포저는 웨이퍼 레벨에서 제작되는데, 웨이퍼의 두께가 얇기 때문에 휨 현상이 발생하여 신뢰성이 떨어지는 문제가 있다.
본 발명은 웨이퍼를 이용한 인터포저를 사용하되, 공정 중 웨이퍼의 휘어짐을 방지함으로써, 신뢰성을 높일 수 있는 반도체 디바이스를 제공한다.
본 발명에 따른 반도체 디바이스는 서브스트레이트; 상기 서브스트레이트의 상부에 형성되어, 상기 서브스트레이트와 전기적으로 연결된 인터포저; 상기 인터포저의 상부에 형성되어, 상기 인터포저와 전기적으로 연결된 적어도 하나의 반도체 다이; 상기 인터포저의 상부에 상기 반도체 다이를 감싸도록 형성된 인캡슐런트를 포함하고, 상기 인캡슐런트는 적어도 일측에 홈을 포함할 수 있다.
여기서, 상기 인캡슐런트는 상측의 가장자리에 상기 홈이 형성될 수 있다.
그리고 상기 인캡슐런트는 상기 반도체 다이의 상면을 노출시키도록 형성될 수 있다.
또한, 상기 인터포저의 상부에 형성되고, 상기 반도체 다이가 형성된 영역 이외에 형성되며, 상기 인캡슐런트에 의해 감싸지는 더미 다이를 더 포함할 수 있다.
더불어, 본 발명에 따른 반도체 디바이스는 서브스트레이트; 상기 서브스트레이트의 상부에 형성되어, 상기 서브스트레이트와 전기적으로 연결된 인터포저; 상기 인터포저의 상부에 형성되어, 상기 인터포저와 전기적으로 연결된 적어도 하나의 반도체 다이; 상기 인터포저의 상부에 상기 반도체 다이를 감싸도록 형성된 인캡슐런트를 포함하고, 상기 인캡슐런트는 상기 인터포저의 단면적과 다른 단면적을 갖도록 형성될 수 있다.
그리고 상기 인캡슐런트는 상기 인터포저보다 넒은 단면적을 갖도록 구비되어, 상기 인터포저의 가장자리를 감싸도록 형성될 수 있다.
또한, 상기 인캡슐런트는 상기 인터포저보다 좁은 단면적을 갖도록 구비되어, 상기 인터포저의 내측으로 형성될 수 있다.
또한, 상기 인캡슐런트는 상기 인터포저의 상측 가장자리에 형성된 홈을 채우면서 형성될 수 있다.
더불어, 본 발명에 따른 반도체 디바이스의 제조 방법은 웨이퍼 구비 단계; 상기 웨이퍼의 상부에 적어도 하나의 반도체 다이를 형성하는 반도체 다이 스택 단계; 상기 반도체 다이를 감싸도록 상기 웨이퍼의 상부에 인캡슐런트를 형성하는 인캡슐레이션 단계; 상기 인캡슐런트의 상부에 적어도 하나의 홈을 형성하는 홈 형성 단계; 상기 웨이퍼의 하부를 제거하는 웨이퍼 하부 제거 단계; 상기 웨이퍼를 상기 인캡슐런트와 함께 소잉하여, 분리된 인터포저를 형성하는 분리 단계; 상기 인터포저를 서브스트레이트의 상부에 결합하는 서브스트레이트 결합 단계를 포함할 수 있다.
여기서, 상기 홈 형성 단계는 상기 웨이퍼가 소잉될 위치에 대응하여 형성될 수 있다.
또한, 상기 웨이퍼는 상기 인터포저가 소잉될 위치에 대응하는 홈을 갖도록 구비되고, 상기 인캡슐런트는 상기 웨이퍼의 홈을 채우면서 결합될 수 있다.
또한, 상기 웨이퍼의 상부에 상기 반도체 다이가 형성된 이외의 영역에 더미 다이를 형성하는 단계를 더 포함할 수 있다.
또한, 본 발명에 따른 반도체 디바이스의 제조 방법은 상부에 홈을 갖는 웨이퍼를 구비하는 웨이퍼 구비 단계; 상기 웨이퍼의 상부에 적어도 하나의 반도체 다이를 형성하는 반도체 다이 스택 단계; 상기 반도체 다이를 감싸도록 상기 웨이퍼의 상부에 인캡슐런트를 형성하는 인캡슐레이션 단계; 상기 웨이퍼의 홈에 대응되는 높이까지 하부를 제거하는 웨이퍼 하부 제거 단계; 상기 웨이퍼를 상기 인캡슐런트와 함께 소잉하여, 분리된 인터포저를 형성하는 분리 단계; 상기 인터포저를 서브스트레이트의 상부에 결합하는 서브스트레이트 결합 단계를 포함할 수 있다.
또한, 상기 웨이퍼 구비 단계는 상기 홈의 폭이 상기 소잉 단계에서의 소잉되는 폭보다 크게 형성되도록 구비할 수 있다.'
또한, 본 발명에 따른 반도체 디바이스의 제조 방법은 웨이퍼 구비 단계; 상기 웨이퍼의 상부에 적어도 하나의 반도체 다이를 형성하는 반도체 다이 스택 단계; 상기 반도체 다이를 감싸도록 상기 웨이퍼의 상부에 인캡슐런트를 형성하되, 패턴되어 형성되도록 하는 인캡슐레이션 단계; 상기 웨이퍼의 하부를 제거하는 웨이퍼 하부 제거 단계; 상기 웨이퍼를 상기 인캡슐런트와 함께 소잉하여, 분리된 인터포저를 형성하는 분리 단계; 상기 인터포저를 서브스트레이트의 상부에 결합하는 서브스트레이트 결합 단계를 포함할 수 있다.
또한, 상기 인캡슐레이션 단계의 패턴은 상기 웨이퍼가 소잉되는 영역에서는 상기 인캡슐런트가 형성되지 않도록 형성될 수 있다.
또한, 상기 분리 단계에서 분리된 상기 인터포저의 상부에는 상기 인터포저보다 작은 단면적의 인캡슐런트가 형성될 수 있다.
또한, 본 발명에 따른 반도체 디바이스의 제조 방법은 웨이퍼 구비 단계; 상기 웨이퍼의 상부에 적어도 하나의 반도체 다이를 형성하는 반도체 다이 스택 단계; 상기 반도체 다이를 감싸도록 상기 웨이퍼의 상부에 인캡슐런트를 형성는 인캡슐레이션 단계; 상기 웨이퍼의 하부를 제거하는 웨이퍼 하부 제거 단계; 상기 웨이퍼의 하부로부터 부분적으로 소잉을 진행하는 부분 소잉 단계; 상기 웨이퍼를 상기 인캡슐런트와 함께 소잉하되 상기 부분 소잉보다 작은 폭으로 소잉을 진행하는, 분리된 인터포저를 형성하는 분리 단계; 상기 인터포저를 서브스트레이트의 상부에 결합하는 서브스트레이트 결합 단계를 포함할 수 있다.
또한, 상기 분리 단계에서 분리된 상기 인터포저의 상부에는 상기 인터포저보다 더 큰 단면적을 갖는 상기 인캡슐런트가 형성될 수 있다.
본 발명에 의한 반도체 디바이스는 웨이퍼 상태에서 상부에 반도체 다이가 스택된 인터포저의 상부에 인캡슐런트를 형성하여, 전체 두께를 증가시킴으로써 휨 현상을 방지하고 신뢰성을 확보할 수 있다.
또한, 상기 인캡슐런트에 홈을 형성하여, 인터포저의 제작 공정 중 웨이퍼에 스트레스가 가해져도 인캡슐런트가 유동할 수 있도록 하여 스트레스를 해소함으로써 휨 현상을 방지할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 디바이스의 단면도이다.
도 2는 본 발명의 다른 실시예에 따른 반도체 디바이스의 단면도이다.
도 3은 본 발명의 또 다른 실시예에 따른 반도체 디바이스의 단면도이다.
도 4는 본 발명의 또 다른 실시예에 따른 반도체 디바이스의 단면도이다.
도 5는 본 발명의 또 다른 실시예에 따른 반도체 디바이스의 단면도이다.
도 6은 본 발명의 또 다른 실시예에 따른 반도체 디바이스의 단면도이다.
도 7은 본 발명의 일 실시예에 따른 반도체 디바이스의 제조 방법을 설명하기 위한 플로우챠트이다.
도 8a 내지 도 14는 본 발명의 일 실시예에 따른 반도체 디바이스의 제조 방법을 설명하기 위한 도면이다.
본 발명이 속하는 기술분야에 있어서 통상의 지식을 가진 자가 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 도면을 참조하여 상세하게 설명하면 다음과 같다.
도 1은 본 발명의 일 실시예에 따른 반도체 디바이스의 단면도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 디바이스(100)는 서브스트레이트(110), 인터포저(120), 반도체 다이(130), 인캡슐런트(140), 솔더볼(160)을 포함한다. 또한, 상기 서브스트레이트(110)과 인터포저(120)의 사이에는 언더필(150)이 더 형성될 수 있다.
상기 서브스트레이트(110)는 절연 재질인 플레이트 형상의 기본층을 중심으로 상부 및 하부에 각각 도전성 패턴 및 랜드(미도시)를 구비하고, 상기 서브스트레이트(110)의 상하부를 관통하여 상기 도전성 패턴과 랜드를 상호간에 연결하는 도전성 비아(111)를 포함한다. 상기 도전성 비아(111)는 통상적으로 구리 재질로 구성되나, 상기 도전성 비아(111)의 재질을 한정하는 것은 아니다.
상기 서브스트레이트(110)는 상기 솔더볼(160)을 통해 입력된 외부 회로의 신호가 상기 인터포저(120) 및 반도체 다이(130)에 전달되도록 하고, 그 반대로 상기 반도체 다이(130)의 신호가 상기 인터포저(120) 및 솔더볼(160)을 통해 외부 회로로 전달되도록 한다.
상기 인터포저(120)는 상기 서브스트레이트(110)의 상부에 형성된다. 상기 인터포저(120)는 상기 서브스트레이트(110)의 상부에서 상기 반도체 다이(130)와 서브스트레이트(110)의 사이를 연결한다. 상기 인터포저(120)는 내부에 상하부를 관통하는 도전성 비아(121)를 포함하며, 하부에 도전성 범프(122)를 포함한다. 상기 인터포저(120)는 상기 도전성 범프(122)를 통해 상기 서브스트레이트(110)과 전기적으로 연결되며, 상기 도전성 비아(121)를 통해 상부의 반도체 다이(130)와 전기적으로 연결된다.
상기 인터포저(120)는 웨이퍼를 이용한 반도체 공정을 통해 제조되며, 이러한 제조 공정 중에는 웨이퍼에서 발생하는 휘어짐 현상(warpage)을 방지하는 것이 중요하다. 이를 위해, 본 발명의 일 실시예에 따른 반도체 디바이스(100)는 하기할 바와 같이 웨이퍼 레벨로 구비된 상기 인터포저(120)의 상부에 상기 반도체 다이(130)를 스택한 상태에서 인캡슐런트(140)를 형성한 이후, 상기 인캡슐런트(140)에 홈(141)을 형성한다. 상기 인탭슐런트(140) 및 홈(141)을 통해 상기 인터포저(120)를 형성하는 웨이퍼가 휘어지는 것이 방지되어, 신뢰성을 확보할 수 있다.
상기 반도체 다이(130)는 적어도 하나 이상으로 구비되어, 상기 인터포저(120)의 상부에 형성된다. 상기 반도체 다이(130)는 복수개로 구비될 수 있고, 예를 들어, 본 발명의 일 실시예에 따른 반도체 디바이스(100)는 제 1 반도체 다이(131) 내지 제 4 반도체 다이(134)를 포함하도록 도시되어 있으나, 상기 반도체 다이의 갯수로 본 발명의 내용을 한정하는 것은 아니다.
상기 제 1 반도체 다이 내지 제 4 반도체 다이(131 내지 134)는 각각의 하부에 형성된 도전성 범프(131a 내지 134a)를 통해 상기 인터포저(120)의 상부에 스택된다. 또한, 그 중에서 상기 제 1 반도체 다이 내지 제 3 반도체 다이(131 내지 133)는 내부에 관통 전극(131b 내지 133b)을 포함하여, 스택된 상호간에 전기적 연결이 될 수 있다. 다만, 최상부에 위치한 제 4 반도체 다이(134)는 별도의 관통 전극이 필요하지 않다. 또한, 상기 제 4 반도체 다이(134)는 그 상부가 상기 인캡슐런트(140)의 외부로 노출되도록 형성될 수 있으며, 이를 통해 상기 반도체 다이(130)에서 발생되는 열이 외부로 용이하게 방열되도록 할 수 있다. 하지만, 물론 상기 제 4 반도체 다이(134)의 상부가 상기 인캡슐런트(140)의 외부로 노출되지 않는 것도 가능하다.
상기 인캡슐런트(140)는 상기 인터포저(120)의 상부에 형성되며, 내부에 상기 반도체 다이(130)를 감싸도록 형성된다. 상기 인캡슐런트(140)는 상기 인터포저(120)와 수평 방향에서 동일한 면적을 갖도록 형성되고, 수직 방향을 따라 상기 반도체 다이(130)를 감싼다. 이 때, 상기 인캡슐런트(140)의 상부로는 상기 반도체 다이(130)의 가장 상부에 스택된 제 4 반도체 다이(134)의 상면이 노출되도록 하여, 상기 반도체 다이(130)의 열이 방열되도록 할 수 있다.
또한, 상기 인캡슐런트(140)는 웨이퍼 레벨인 상태에서의 상기 인터포저(120)의 상부에 형성된 이후, 상부에 홈(141)이 형성된다. 상기 홈(141)은 상기 인터포저(120) 및 인캡슐런트(140)가 분리되기 위한 영역에 대응하여 먼저 형성된다. 따라서, 상기 인캡슐런트(140)는 상기 웨이퍼 레벨에서의 인터포저(120)의 전체 두께를 증가시켜서, 휨 현상이 발생하는 것을 방지할 수 있다. 또한, 상기 웨이퍼 레벨에서의 인터포저(120)에 외부의 스트레스가 가해지면, 상기 홈(141)을 따라 일정 정도 이동하기 때문에, 상기 스트레스를 해소할 수 있다. 따라서, 웨이퍼에 가해지는 스트레스로 인해 상기 인터포저(120)의 제조 공정에서 크랙이 발생하는 것을 용이하게 방지할 수 있다. 따라서, 본 발명의 일 실시예에 따른 반도체 디바이스(100)는 상기 인캡슐런트(140)에 홈(141)을 형성하여 상기 인터포저(120)의 제조시 스트레스에 의한 웨이퍼 휨 현상을 방지하고, 신뢰성을 확보할 수 있다.
상기 언더필(150)은 상기 서브스트레이트(110)과 인터포저(120)의 사이에 형성된다. 상기 언더필(150)은 상기 인터포저(120)의 하부에 형성된 도전성 범프(122)를 감싸서 보호하며, 또한 상기 서브스트레이트(110)과 인터포저(120)가 상호간에 결합된 상태를 유지하도록 보호한다.
상기 솔더볼(160)은 상기 서브스트레이트(110)의 하부에 형성된다. 상기 솔더볼(160)은 상기 도전성 비아(111)에 연결된 랜드에 대응되어 형성된다. 상기 솔더볼(160)은 통상의 솔더를 이용하여 형성될 수 있다. 상기 솔더볼(160)은 외부 회로에 연결되어, 상기 외부 회로의 신호가 상기 서브스트레이트(110)를 통해 상기 반도체 다이(130)에 전달되도록 하거나, 반대로 상기 반도체 다이(130)의 신호가 상기 서브스트레이트(110)를 통해 상기 외부 회로에 전달되도록 할 수 있다.
이하에서는 본 발명의 다른 실시예에 따른 반도체 디바이스의 구성을 설명하도록 한다.
도 2는 본 발명의 다른 실시예에 따른 반도체 디바이스의 단면도이다. 앞서 설명한 실시예와 동일한 구성 및 동작을 갖는 부분에 대해서는 동일한 도면부호를 붙였으며, 이하에서는 앞선 실시예와의 차이점을 위주로 설명하도록 한다.
도 2를 참조하면, 본 발명의 다른 실시예에 따른 반도체 디바이스(200)는 서브스트레이트(110), 인터포저(120), 반도체 다이(130), 인캡슐런트(240), 언더필(150), 솔더볼(160)을 포함한다.
상기 인캡슐런트(240)는 상기 인터포저(120)의 상부에 형성된다. 또한, 상기 인캡슐런트(240)는 상기 인터포저(120)를 감싸도록 형성된다. 이를 위해, 상기 인터포저(120)가 웨이퍼로 구비된 상태에서, 상기 인캡슐런트(240)는 상기 웨이퍼에 형성된 홈을 따라 상기 웨이퍼의 내부로 일정 깊이 삽입되어 형성된다. 그리고 이 상태에서, 상기 인터포저(120)를 형성하는 웨이퍼에 외부의 스트레스가 인가되면, 상기 인캡슐런트(240)는 상기 스트레스를 일정 부분 흡수할 수 있게 되어, 상기 웨이퍼의 휨 현상에 따라 크랙이 발생되는 것을 방지할 수 있다.
그리고 상기 인캡슐런트(240)는 이후 상기 인터포저(120)와 함께 낱개로 분리되어, 도 2와 같은 최종 구조를 갖게 된다.
이하에서는 본 발명의 또 다른 실시예에 따른 반도체 디바이스의 구성을 설명하도록 한다.
도 3은 본 발명의 또 다른 실시예에 따른 반도체 디바이스의 단면도이다.
도 3을 참조하면, 본 발명의 또 다른 실시예에 따른 반도체 디바이스(300)는 서브스트레이트(110), 인터포저(120), 반도체 다이(130), 인캡슐런트(340), 언더필(150), 솔더볼(160)을 포함한다.
상기 인캡슐런트(340)는 상기 인터포저(120)의 상부에 형성된다. 상기 인캡슐런트(340)는 상기 인터포저(120)보다 작은 면적을 갖도록 형성된다. 상기 인캡슐런트(340)는 패턴을 통해 상기 인터포저(120)를 구성하는 웨이퍼의 상부 일부에만 형성되어, 최종 분리된 구조에서 상기 인터포저(120)보다 작은 면적을 갖도록 형성될 수 있다. 상기 인캡슐런트(240)는 상기 웨이퍼의 두께를 증가시킴으로써, 휨 현상을 방지할 수 있다.
또한, 상기 인캡슐런트(340)는 상기 인터포저(120)의 상부 중 일부 영역에 형성되므로, 그 사이에 이격된 간격을 형성하게 된다. 따라서, 상기 인터포저(120)를 형성하기 위한 웨이퍼에 외부의 스트레스가 인가되면, 상기 인터포저(120) 사이의 이격된 간격에 의해 일정 정도로 유동되어 상기 스트레스를 해소시킬 수 있다. 따라서, 상기 인터포저(120)의 휨 현상을 방지할 수 있다.
이하에서는 본 발명의 또 다른 실시예에 따른 반도체 디바이스의 구성을 설명하도록 한다.
도 4는 본 발명의 또 다른 실시예에 따른 반도체 디바이스의 단면도이다.
도 4를 참조하면, 본 발명의 또 다른 실시예에 따른 반도체 디바이스(400)는 서브스트레이트(110), 인터포저(420), 반도체 다이(130), 인캡슐런트(440), 언더필(150), 솔더볼(160)을 포함한다.
상기 인터포저(420)는 내부의 도전성 비아(421) 및 하부의 도전성 범프(422)를 통해 상기 서브스트레이트(110) 및 반도체 다입(130)에 전기적으로 연결된다. 또한, 상기 인터포저(420)는 가장자리 영역에서 일정 깊이로 형성되는 홈(420a)을 포함한다. 상기 홈(420a)은 상기 인터포저(420)의 가장자리 둘레를 따라 형성되며, 상기 인캡슐런트(440)와의 접촉 면적을 증가시킬 수 있다.
상기 인캡슐런트(440)는 상기 인터포저(420)의 상부에 형성된다. 상기 인캡슐런트(440)는 상기 인터포저(420)와 수평 방향에서 동일한 단면적으로 구성되며, 다만, 상기 인터포저(420)의 홈(420a)을 채우면서 형성된다. 상기 인캡슐런트(440)는 상기 인터포저(420)를 형성하기 위한 웨이퍼의 상부에 형성된다. 이 때, 상기 웨이퍼는 각각의 분리될 영역에 상기 홈(420a)이 형성되어 있으며, 상기 인캡슐런트(440)가 상기 웨이퍼의 상부에 형성되면서 상기 홈(420a)을 채우게 된다. 또한, 상기 인캡슐런트(440)는 상기 인터포저(420)의 상부에 형성되어, 상기 웨이퍼가 휘어지는 것을 방지할 수 있다. 또한, 상기 인캡슐런트(440)는 상기 웨이퍼에 결합될 때, 상기 웨이퍼의 홈(420a)을 채우기 때문에 상기 웨이퍼와 밀착하여 결합되고, 그 결과 상기 웨이퍼에 스트레스가 인가되면, 상기 인캡슐런트(440)가 이를 흡수하여 해소할 수 있다.
이하에서는 본 발명의 또 다른 실시예에 따른 반도체 디바이스의 구성을 설명하도록 한다.
도 5는 본 발명의 또 다른 실시예에 따른 반도체 디바이스의 단면도이다.
도 5를 참조하면, 본 발명의 또 다른 실시예에 따른 반도체 디바이스(500)는 서브스트레이트(110), 인터포저(120), 반도체 다이(130), 인캡슐런트(540), 언더필(150), 솔더볼(160)을 포함한다.
상기 인캡슐런트(540)는 상기 인터포저(120)의 상부에 형성된다. 또한, 상기 인캡슐런트(540)는 상기 인터포저(120)보다 수평 방향에서 넓은 단면적을 갖도록 형성된다. 상기 인캡슐런트(540)가 상기 인터포저(120)를 형성하기 위한 웨이퍼의 상부에 형성된 이후, 상기 웨이퍼의 하부를 부분적으로 소잉(sawing)함으로써, 상기 인캡슐런트(540)는 상기 인터포저(120)보다 더 넓은 면적을 가지면서 형성될 수 있다. 이 때 , 상기 인캡슐런트(540)로 덮인 웨이퍼에서 다이 형태로 실리콘이 요홈이 형성된 효과로서 스트레스를 완화할 수 있고, 웨이퍼의 휘어짐을 완화할 수 있다.
이하에서는 본 발명의 또 다른 실시예에 따른 반도체 디바이스의 구성을 설명하도록 한다.
도 6은 본 발명의 또 다른 실시예에 따른 반도체 디바이스의 단면도이다.
도 6을 참조하면, 본 발명의 또 다른 실시예에 따른 반도체 디바이스(600)는 서브스트레이트(110), 인터포저(620), 반도체 다이(630), 더미 다이(635), 인캡슐런트(640), 언더필(150), 솔더볼(160)을 포함한다.
상기 인터포저(620)는 상기 서브스트레이트(110)의 상부에 형성된다. 상기 인터포저(620)는 내부의 도전성 비아(621) 및 하부의 도전성 범프(622)를 통해 상기 서브스트레이트(110) 및 반도체 다이(630)의 사이에 전기적으로 연결된다. 상기 인터포저(620) 위에 상기 반도체 다이(630)가 스택되고 남은 영역에 상기 더미 다이(635)를 형성하여 상기 인터포저(620)의 비어 있는 영역을 최소화함으로써, 상기 인캡슐런트(640)로 채워지는 양이 최소화되도록 한다. 따라서, 이로 인해 상기 인 터포저( 620)를 형성하기 위한 웨이퍼가 휘어지는 것을 최소화할 수 있다.
상기 인터포저(620)는 형성되기 위한 웨이퍼 상태에서 상기 인캡슐런트(640)에 의해 상부가 감싸진다. 따라서, 상기 인터포저(620)를 형성하기 위한 웨이퍼는 상기 인캡슐런트(640)에 의해 감싸져서 보호된다. 또한, 그리고 이 때, 상기 인터포저(620)의 상부에는 상기 반도체 다이(630) 뿐만 아니라 상기 더미 다이(635)가 더 형성되어, 상기 인캡슐런트(640)의 부피를 줄이게 되며, 이에 따라, 상기 인캡슐런트(640)에 의해 발생할 수 있는 휨 현상을 더 줄일 수 있다.
상기 반도체 다이(630)는 상기 인터포저(620)의 상부에 형성된다. 상기 반도체 다이(630)는 상기 인터포저(620)의 영역 중에서 일부에 형성되며, 제 1 반도체 다이 내지 제 4 반도체 다이(631 내지 634)가 스택되어 형성된다. 상기 제 1 반도체 다이 내지 제 3 반도체 다이(631 내지 633)는 내부에 관통 전극(631a 내지 633a) 및 하부에 도전성 범프(631b 내지 633b)를 포함한다.
상기 더미 다이(635)는 상기 인터포저(620)의 일측 상부에 형성된다. 상기 더미 다이(635)는 상기 인터포저(620)의 상부에 접착제(미도시)를 통해 부착될 수 있다. 또한, 상기 더미 다이(635)는 상기 인터포저(620)의 상부에서 일정 부피를 차지하기 때문에, 상기 인캡슐런트(640)가 차지하는 영역을 줄일 수 있다. 따라서, 상기 더미 다이(635)는 상기 인터포저(620)를 형성하기 위해 웨이퍼 공정이 진행될 때, 상기 인캡슐런트(640)에 의해 발생할 수 있는 웨이퍼 휨 현상을 더 줄일 수 있다.
상기 인캡슐런트(640)는 상기 인터포저(620)의 상부에 형성된다. 상기 인캡슐런트(640)는 상기 반도체 다이(630) 및 더미 다이(635)를 감싸면서 형성된다. 상기 인캡슐런트(640)는 상기 인터포저(620)를 형성하기 위한 웨이퍼의 두께를 증가시켜서 휨 현상을 방지할 수 있다. 또한, 상기 인캡슐런트(640)는 상기 더미 다이(635)에 의해 상기 인터포저(620)의 상부에서 차지하는 부피가 줄어들 수 있으므로 상기 인캡슐런트(640)에 의해 발생할 수 있는 휨 현상 역시 더 줄일 수 있다.
이하에서는 본 발명의 일 실시예에 따른 반도체 디바이스의 제조 방법을 설명하도록 한다.
도 7은 본 발명의 일 실시예에 따른 반도체 디바이스의 제조 방법을 설명하기 위한 플로우챠트이다.
도 7을 참조하면, 본 발명의 일 실시예에 따른 반도체 디바이스(100)의 제조 방법은 웨이퍼 구비 단계(S1), 반도체 다이 스택 단계(S2), 인캡슐레이션 단계(S3), 홈 형성 단계(S4), 웨이퍼 하부 그라인딩 단계( S5 ), 웨이퍼 하부 범핑 단계( S6 ), 분리 단계( S7 ), 서브스트레이트 결합 단계( S8 ), 언더필 단계( S9 ) 를 포함한다. 이하에서는 도 7의 각 단계들을 도 8a 내지 도 14를 함께 참조하여 설명하도록 한다.
도 7, 도 8a 및 도 8b를 참조하면, 상기 웨이퍼 구비 단계(S1)는 먼저, 인터포저를 형성하기 위한 웨이퍼(wafer, 10)를 구비하는 단계이다. 상기 웨이퍼(10)는 상면에 인터포저의 도전성 비아(121)가 형성되어 있다. 상기 웨이퍼(10)는 1[mm] 정도의 두께를 갖도록 형성되는 것이 일반적이다. 그리고 상기 도전성 비아(121)는 100[㎛]정도의 깊이로 형성될 수 있다.
도 7, 도 9a 및 도 9b를 참조하면, 상기 반도체 다이 스택 단계(S2)는 상기 웨이퍼(10)의 상부에 반도체 다이(130)를 스택하여 형성하는 단계이다. 상기 반도체 다이(130)는 제 1 반도체 다이 내지 제 4 반도체 다이(131 내지 134)가 도전성 범프를 통해 스택되어 형성될 수 있다. 다만, 상기 반도체 다이(130)의 갯수로서 본 발명의 내용을 한정하는 것은 아니다. 이 때, 상기 반도체 다이(130)는 상기 웨이퍼(10)에 형성되어 있는 상기 도전성 비아(121)에 대응되도록 위치하여, 전기적으로 연결된다.
도 7, 도 10a 및 도 10b를 참조하면, 상기 인캡슐레이션 단계(S3)는 상기 웨이퍼(10)의 상부에 인캡슐런트(20)를 형성하여, 상기 반도체 다이(130)를 감싸도록 형성하는 단계이다. 이 때, 상기 반도체 다이(130) 중에서 최상부에 위치한 제 4 반도체 다이(134)의 상부는 노출되도록 형성될 수 있다. 상술한 것처럼, 상기 인캡슐런트(20)는 상기 웨이퍼(10)의 두께를 증가시켜서, 상기 웨이퍼(10)에서 발생한는 휨 현상을 방지하여, 상기 웨이퍼 공정에서의 신뢰성을 향상시킬 수 있다.
도 7, 도 11a 및 도 11b를 참조하면, 상기 홈 형성 단계(S4)는 상기 인캡슐런트(20)의 상부에 홈(21)을 형성하는 단계이다. 상기 홈(21)은 상기 인캡슐런트(20)의 상부로부터 일정 깊이로 형성되며, 이후 상기 웨이퍼(10)가 분리되기 위한 소잉(sawing) 라인에 대응하여 형성될 수 있다. 일 예로, 상기 홈(21)은 상기 웨이퍼(10)의 상부에서 봤을 때, 격자 형태를 이루도록 형성될 수 있다. 그리고 상기 홈(21)은 상기 웨이퍼(10)에 외부에서 스트레스가 가해졌을 경우, 상기 인캡슐런트(20)가 유동할 수 있도록 하여, 상기 스트레스가 해소되도록 한다. 따라서, 상기 웨이퍼(10)는 휨 현상이 제거되어, 공정 중 신뢰성을 확보할 수 있다.
도 7 및 도 12를 참조하면, 상기 웨이퍼 하부 그라인딩 단계( S5 )는 상기 웨이퍼( 10)의 하부로부터 그라인딩 공정을 진행하는 단계이다. 상기 공정은 상기 웨이퍼(10)의 상면으로부터 상기 도전성 비아(121)가 형성된 깊이를 제외한 나머지 하부를 제거하는 공정이며, 이에 따라 상기 도전성 비아(121)는 상기 웨이퍼(10)의 하부로 노출될 수 있다.
도 7 및 도 13을 참조하면, 상기 웨이퍼 하부 범핑 단계( S6 )는 상기 웨이퍼(10)의 하부로 노출된 도전성 비아(121)에 도전성 범프(122)를 형성하는 단계이 ;다. 상기 도전성 범프(122)는 상기 도전성 비아(121)에 각각 대응하여 형성될 수 있다.
도 7 및 도 14를 참조하면, 상기 분리 단계( S7 ) 는 상기 웨이퍼(10)의 홈(21)에 대응되도록 상기 웨이퍼(10)를 소잉(sawing)하는 단계이다. 상기 소잉에 따라, 개별적인 인터포저(120), 반도체 다이(130) 및 인캡슐런트(140)를 갖는 구성으로 분리된다. 그리고 상기 웨이퍼(10)의 상태에서 상기 인캡슐런트(20)에 형성되어 있던 홈(21)은 분리된 구성에서도 홈(141)을 구성할 수 있다.
도 7 및 도 15를 참조하면, 상기 서브스트레이트 결합 단계( S8 )는 상기 서브스트레이트(110)의 상부에 상기 분리된 인터포저(120), 반도체 다이(130) 및 인캡슐런트(140)의 구성을 결합하는 단계이다. 상기 결합은 상기 인터포저(120)의 하부에 형성된 도전성 범프(122)를 이용하여 이루어질 수 있다.
도 7 및 도 15를 참조하면, 상기 언더필 단계( S9 ) 는 상기 서브스트레이트(110) 및 인터포저(120)의 사이에 언더필(150)을 형성하는 단계이다. 상기 언더필(150)은 상기 인터포저(120)의 하부에 형성된 도전성 범프(122)를 보호할 수 있다.
도 7 및 도 15를 참조하면, 상기 솔더볼 결합 단계( S10 ) 는 상기 서브스트레이트(110)의 하부에 솔더볼(160)을 결합하는 단계이다. 이에 따라, 최종적인 본 발명의 일 실시예에 따른 반도체 디바이스(100)가 형성된다. 상기 솔더볼(160)은 본 발명의 일 실시예에 따른 반도체 디바이스(100)가 외부 회로와 연결되기 위한 경로를 형성한다.
이상에서 설명한 것은 본 발명에 의한 반도체 디바이스 및 그 제조 방법을 실시하기 위한 하나의 실시예에 불과한 것으로서, 본 발명은 상기 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.
100, 200, 300, 400, 500, 600; 반도체 디바이스
110; 서브스트레이트 120; 인터포저
130; 반도체 다이 140, 240, 340, 440, 540, 640; 인캡슐런트
150; 언더필 160; 솔더볼

Claims (19)

  1. 서브스트레이트;
    상기 서브스트레이트의 상부에 형성되어, 상기 서브스트레이트와 전기적으로 연결된 인터포저;
    상기 인터포저의 상부에 형성되어, 상기 인터포저와 전기적으로 연결된 적어도 하나의 반도체 다이;
    상기 인터포저의 상부에 상기 반도체 다이를 감싸도록 형성된 인캡슐런트를 포함하고,
    상기 인캡슐런트는 적어도 일측에 홈을 포함하는 반도체 디바이스.
  2. 제 1 항에 있어서,
    상기 인캡슐런트는 상측의 가장자리에 상기 홈이 형성된 반도체 디바이스.
  3. 제 1 항에 있어서,
    상기 인캡슐런트는 상기 반도체 다이의 상면을 덮거나, 상기 반도체 다이의 상면을 노출시키도록 형성된 반도체 디바이스.
  4. 제 1 항에 있어서,
    상기 인터포저의 상부에 형성되고, 상기 반도체 다이가 형성된 영역 이외에 형성되며, 상기 인캡슐런트에 의해 감싸지는 더미 다이를 더 포함하는 반도체 디바이스.
  5. 서브스트레이트;
    상기 서브스트레이트의 상부에 형성되어, 상기 서브스트레이트와 전기적으로 연결된 인터포저;
    상기 인터포저의 상부에 형성되어, 상기 인터포저와 전기적으로 연결된 적어도 하나의 반도체 다이;
    상기 인터포저의 상부에 상기 반도체 다이를 감싸도록 형성된 인캡슐런트를 포함하고,
    상기 인캡슐런트는 상기 인터포저의 단면적과 다른 단면적을 갖도록 형성된반도체 디바이스.
  6. 제 5 항에 있어서,
    상기 인캡슐런트는 상기 인터포저보다 넒은 단면적을 갖도록 구비되어, 상기 인터포저의 가장자리를 감싸도록 형성된 반도체 디바이스.
  7. 제 5 항에 있어서,
    상기 인캡슐런트는 상기 인터포저보다 좁은 단면적을 갖도록 구비되어, 상기 인터포저의 내측으로 형성된 반도체 디바이스.
  8. 제 5 항에 있어서,
    상기 인캡슐런트는 상기 인터포저의 상측 가장자리에 형성된 홈을 채우면서 형성된 반도체 디바이스.
  9. 웨이퍼 구비 단계;
    상기 웨이퍼의 상부에 적어도 하나의 반도체 다이를 형성하는 반도체 다이 스택 단계;
    상기 반도체 다이를 감싸도록 상기 웨이퍼의 상부에 인캡슐런트를 형성하는 인캡슐레이션 단계;
    상기 인캡슐런트의 상부에 적어도 하나의 홈을 형성하는 홈 형성 단계;
    상기 웨이퍼의 하부를 제거하는 웨이퍼 하부 제거 단계;
    상기 웨이퍼를 상기 인캡슐런트와 함께 소잉하여, 분리된 인터포저를 형성하는 분리 단계;
    상기 인터포저를 서브스트레이트의 상부에 결합하는 서브스트레이트 결합 단계를 포함하는 반도체 디바이스의 제조 방법.
  10. 제 9 항에 있어서,
    상기 홈 형성 단계는 상기 웨이퍼가 소잉될 위치에 대응하여 형성된 반도체 디바이스의 제조 방법.
  11. 제 9 항에 있어서,
    상기 웨이퍼는 상기 인터포저가 소잉될 위치에 대응하는 홈을 갖도록 구비되고, 상기 인캡슐런트는 상기 웨이퍼의 홈을 채우면서 결합되는 반도체 디바이스의 제조 방법.
  12. 제 9 항에 있어서,
    상기 웨이퍼의 상부에 상기 반도체 다이가 형성된 이외의 영역에 더미 다이를 형성하는 단계를 더 포함하는 반도체 디바이스의 제조 방법.
  13. 상부에 홈을 갖는 웨이퍼를 구비하는 웨이퍼 구비 단계;
    상기 웨이퍼의 상부에 적어도 하나의 반도체 다이를 형성하는 반도체 다이 스택 단계;
    상기 반도체 다이를 감싸도록 상기 웨이퍼의 상부에 인캡슐런트를 형성하는 인캡슐레이션 단계;
    상기 웨이퍼의 홈에 대응되는 높이까지 하부를 제거하는 웨이퍼 하부 제거 단계;
    상기 웨이퍼를 상기 인캡슐런트와 함께 소잉하여, 분리된 인터포저를 형성하는 분리 단계;
    상기 인터포저를 서브스트레이트의 상부에 결합하는 서브스트레이트 결합 단계를 포함하는 반도체 디바이스의 제조 방법.
  14. 제 13 항에 있어서,
    상기 웨이퍼 구비 단계는 상기 홈의 폭이 상기 소잉 단계에서의 소잉되는 폭보다 크게 형성되도록 구비하는 반도체 디바이스의 제조 방법.
  15. 웨이퍼 구비 단계;
    상기 웨이퍼의 상부에 적어도 하나의 반도체 다이를 형성하는 반도체 다이 스택 단계;
    상기 반도체 다이를 감싸도록 상기 웨이퍼의 상부에 인캡슐런트를 형성하되, 패턴되어 형성되도록 하는 인캡슐레이션 단계;
    상기 웨이퍼의 하부를 제거하는 웨이퍼 하부 제거 단계;
    상기 웨이퍼를 상기 인캡슐런트와 함께 소잉하여, 분리된 인터포저를 형성하는 분리 단계;
    상기 인터포저를 서브스트레이트의 상부에 결합하는 서브스트레이트 결합 단계를 포함하는 반도체 디바이스의 제조 방법.
  16. 제 15 항에 있어서,
    상기 인캡슐레이션 단계의 패턴은 상기 웨이퍼가 소잉되는 영역에서는 상기 인캡슐런트가 형성되지 않도록 형성되는 반도체 디바이스의 제조 방법.
  17. 제 15 항에 있어서,
    상기 분리 단계에서 분리된 상기 인터포저의 상부에는 상기 인터포저보다 작은 단면적의 인캡슐런트가 형성된 반도체 디바이스의 제조 방법.
  18. 웨이퍼 구비 단계;
    상기 웨이퍼의 상부에 적어도 하나의 반도체 다이를 형성하는 반도체 다이 스택 단계;
    상기 반도체 다이를 감싸도록 상기 웨이퍼의 상부에 인캡슐런트를 형성는 인캡슐레이션 단계;
    상기 웨이퍼의 하부를 제거하는 웨이퍼 하부 제거 단계;
    상기 웨이퍼의 하부로부터 부분적으로 소잉을 진행하는 부분 소잉 단계;
    상기 웨이퍼를 상기 인캡슐런트와 함께 소잉하되 상기 부분 소잉보다 작은 폭으로 소잉을 진행하는, 분리된 인터포저를 형성하는 분리 단계;
    상기 인터포저를 서브스트레이트의 상부에 결합하는 서브스트레이트 결합 단계를 포함하는 반도체 디바이스의 제조 방법.
  19. 제 18 항에 있어서,
    상기 분리 단계에서 분리된 상기 인터포저의 상부에는 상기 인터포저보다 더 큰 단면적을 갖는 상기 인캡슐런트가 형성되어 있는 반도체 디바이스의 제조 방법.
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