KR20150057788A - 반도체 패키지 및 그 제조방법 - Google Patents

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KR20150057788A
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Abstract

본 발명은 반도체 패키지 및 그 제조방법에 관한 것이다.
본 발명의 일 실시 예에 따른 반도체 패키지는 양면 실장용 전극 및 배선을 갖는 기판, 기판에 실장되는 다수의 제1 전자소자, 기판에 실장되는 다수의 제2 전자소자 및 기판의 배선과 상기 다수의 제2 전자소자를 연결하는 비아를 포함한다.

Description

반도체 패키지 및 그 제조방법{Semi-conductor Package and Method for Manufacturing The same}
본 발명은 반도체 패키지 및 그 제조방법에 관한 것이다.
매년 전자제품 시장은 휴대용 전자제품의 수요가 급격하게 증가하고 있다.
이로 인해, 이들 제품에 장착되는 반도체 패키지 및 기판에 실장되는 반도체 소자의 소형화와 경량화가 요구된다.
또한, 많은 기능을 동시에 수행할 수 있도록 많은 반도체 소자들이 고밀도, 고집적 패키징(Packaging)된다.
이런 경향에 따라, 최신 전자제품은 통합 시스템화된 모듈로 발전하여, 반도체 패키지 크기가 점점 더 작아지는 구조로 발전하여가고 있으며, 전자 소자의 실장 밀도 또한 고밀도화 되어가고 있다.
또한, 패키지를 하나의 통합 형태로 구현하기 위해 다양한 패키지를 집적화하는 방법이 개발됨에 따라 인쇄회로기판(PCB) 양면을 이용한 양면실장 패키징(Double Side Packaging) 기술이 중요시되고 있다.
미국 공개 2012-0320536 공보
본 발명의 일 실시예에 따르면, 전자제품의 소형화에 유리한 반도체 패키지 및 그 제조방법을 제공하는 데 있다.
본 발명의 일 실시 예에 따른 반도체 패키지는 양면 실장용 전극 및 배선을 갖는 기판, 상기 기판에 실장되는 다수의 제1 전자소자, 상기 기판에 실장되는 다수의 제2 전자소자 및 상기 기판의 배선과 상기 다수의 제2 전자소자를 연결하는 비아를 포함한다.
이때, 상기 기판, 제1 및 제2 전자소자 및 비아를 커버하는 몰딩부를 더 포함할 수 있다.
또한, 상기 비아의 길이는 일정하거나 서로 다를 수 있다.
또한, 상기 비아의 두께는 일정하거나 서로 다를 수 있다.
본 발명의 일 실시 예에 따른 반도체 패키지의 제조방법은 양면 실장용 전극 및 배선이 형성된 기판을 준비하는 단계, 상기 기판에 다수의 제1 전자소자를 실장하는 단계, 상기 기판과 제1 소자를 밀봉하는 몰딩부를 형성하는 단계, 상기 몰딩부에 상기 기판과 전기적 연결되는 비아를 형성하는 단계 및 상기 비아 상에 제2 전자소자를 실장하는 단계를 포함한다.
이때, 상기 몰딩부는 에폭시 몰딩 컴파운드(EMC: Epoxy Molding Compound)일 수 있다.
또한, 상기 몰딩부를 형성하는 단계 이후, 상기 제2 전자소자 형상대로 몰딩부 일 부분을 천공하는 단계를 더 포함할 수 있다.
또한, 상기 천공하는 방법은 레이저 가공으로 형성할 수 있다.
또한, 상기 비아를 형성하는 단계는, 레이저 가공으로 비아홀을 형성하는 단계 및 상기 비아홀을 도금 충진하는 단계를 더 포함할 수 있다.
또한, 상기 비아의 길이는 일정하거나 서로 다를 수 있다.
또한, 상기 비아의 두께는 일정하거나 서로 다를 수 있다.
본 발명의 특징 및 이점들은 첨부도면에 의거한 다음의 상세한 설명으로 더욱 명백해질 것이다.
이에 앞서 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이고 사전적인 의미로 해석되어서는 안되며, 발명자가 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합되는 의미와 개념으로 해석되어야만 한다.
본 발명의 일 실시 예에 따른 반도체 패키지의 구조를 통해, 전자소자가 차지하는 면적을 현저히 줄어 반도체 패키지를 소형화할 수 있다.
본 발명의 일 실시 예에 따른 반도체 패키지의 제조방법을 통해 패키지 내에 전자소자를 실장 하는 것이 편리할 뿐만 아니라 공정시간 및 비용을 절감할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지의 구조를 개략적으로 나타내는 단면도이다.
도 2 내지 도 6은 본 발명의 일 실시예에 따른 반도체 패키지의 제조방법의 순서를 순차적으로 나타내는 단면도이다.
본 발명의 목적, 특정한 장점들 및 신규한 특징들은 첨부된 도면들과 연관되는 이하의 상세한 설명과 바람직한 실시 예들로부터 더욱 명백해질 것이다. 본 명세서에서 각 도면의 구성요소들에 참조번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다. 또한, "제1", "제2", "일면", "타면" 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위해 사용되는 것으로, 구성요소가 상기 용어들에 의해 제한되는 것은 아니다. 이하, 본 발명을 설명함에 있어서, 본 발명의 요지를 불필요하게 흐릴 수 있는 관련된 공지 기술에 대한 상세한 설명은 생략한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태를 상세히 설명하기로 한다.
반도체 패키지
일 실시예
도 1은 본 발명의 일 실시예에 따른 반도체 패키지(1000)의 구조를 개략적으로 나타내는 단면도이다.
도 1을 참조하면,
본 발명의 일 실시예에 따른 반도체 패키지(1000)는 기판(100), 비아(400), 제1 전자소자(200), 제2 전자소자(500), 몰딩부(300)를 포함하여 구성될 수 있다.
기판(100)은 다양한 종류의 기판(100)이 이용될 수 있다.
예를 들어, 세라믹기판, 인쇄회로기판, 플렉시블기판, 리지드 플렉시블기판이 있으며, 이에 한정 되지 않고 당업계에 공지된 것이라면 특별히 한정되지 않고 사용할 수 있다.
여기서, 기판(100)은 양면에 제1 전자소자(200)를 실장하기 실장용 전극(102)(미도시됨)이 있으며, 실장용 전극(102)(미도시됨)의 전기적 연결을 위한 내부 배선(101)이 형성될 수 있다.
또한, 본 실시 예에서는 기판(100)이 단일 층이나, 1층 이상의 다층 기판일 수 있다. 또한 각 층 사이에는 전기적 연결을 위한 회로패턴(미도시됨)이 형성될 수 있다.
여기서, 도시되지 않았지만, 기판(100)에 외부와 접속되기 위한 외부접속용 단자가 형성될 수 있다. 이때, 외부접속용 단자는 한 개 이상 형성될 수 있으며, 차후 설명되는 비아(400)가 기판(100)의 외부접속용 단자 역할을 할 수 있다.
이어서, 비아(400)는 기판(100)에 형성된 실장용 전극(102)(미도시됨) 및 기판(100) 내부에 형성된 배선(101)을 타 기판(미도시됨) 및/또는 제2 전자소자(500)와 전기적으로 연결할 수 있다.
비아(400)는 하나 이상 형성될 수 있으며, 비아(400)의 길이 및 두께는 서로 일정하거나 서로 다를 수 있다.
기판(100)과 이격되어 실장되는 제2 전자소자(500)와 기판(100)이 전기적으로 연결될 수 있도록 형성된 비아(400)의 충진재는 전도성 금속 재료로 형성된 것이라면 제한 없이 적용 가능하며, 일반적으로 구리를 사용하는 것이 전형적이다.
이때, 제1 전자소자(200)는 수동소자와 능동소자와 같은 다양한 소자를 포함하여 기판(100)상에 실장 될 수 있는 소자라면 모두 제1 전자소자(200)로 이용될 수 있다.
제1 전자소자(200)는 양면에 전극(102)(미도시됨)이 형성된 기판(100)의 상면 및 하면에 모두 실장 될 수 있다. 제1 전자소자(200)의 크기나 형상은 반도체 패키지(1000)의 설계에 따라 다양하게 배치가 가능하다.
앞에서 언급한, 기판(100)과 이격되어 실장되는 제2 전자소자(500)는 전도성 비아(400)를 통해서 기판(100)과와 전기적으로 연결될 수 있다.
제2 전자소자(500)는 수동소자와 능동소자와 같은 다양한 소자를 이용할 수 있다.
이때, 크기나 형상 설계자가 원하는 전자소자의 종류와 배치 형태에 따라 다양하게 변할 수 있다.
제2 전자소자(500)가 비아(400)를 통해 기판(100)과 연결됨으로써, 기판(100)에 실장되는 전자소자의 수 및 면적을 줄어 반도체 패키지(1000) 사이즈를 줄일 수 있다.
여기서, 상기 기판(100), 비아(400), 제1 및 전자소자 제2 전자소자(500)를 감싸는 몰딩부(300)는 기판(100) 상에 형성되어, 몰딩과 기판(100) 간의 접착력이 증가시킨다.
이로 인해, 기판(100)과 몰딩재 간의 디라미네이션(Delamination) 등과 같은 문제점 발생이 줄어 기판(100)의 장기 신뢰성을 향상시킬 수 있다는 효과를 기대할 수 있다.
또한, 몰딩으로 인한 열 차단이 이루어지기 때문에, 방열 효과를 더욱 향상시킬 수 있는 것이다.
이때, 몰딩부(300)의 재료로는 실리콘 겔(silicone gel) 또는 에폭시 몰딩 컴파운드(Epoxy Molded Compound: EMC) 등이 사용될 수 있으나, 특별히 이에 한정되는 것은 아니다.
또한, 몰딩부(300)는 기판(100)에 실장된 제1 및 제2 전자소자(500)들 사이에 충진됨으로써, 전자소자들이 상호 간의 전기적인 단락이 발생 되는 것을 방지한다.
또한, 몰딩부(300)는 전자소자 외부를 둘러싸며 고정시켜 외부의 충격으로부터 안전하게 보호한다.
몰딩부(300) 재료는 에폭시 등과 같이 수지재를 포함하는 절연성의 재료로 형성될수 있다.
반도체 패키지의 제조방법
일 실시예
도 2 내지 도 6은 본 발명의 일 실시예에 따른 반도체 패키지(1000)의 제조방법의 순서를 순차적으로 나타내는 단면도이다.
우선, 도 2를 참조하면,
양면 실장용 전극(102)(미도시됨) 및 배선(101)이 형성된 기판(100)에 다수의 제1 전자소자(200)를 실장한다.
이때, 기판(100)은 다양한 종류의 기판(100)이 이용될 수 있다.
예를 들어, 세라믹기판, 인쇄회로기판, 플렉시블기판, 리지드 플렉시블기판이 있다. 그러나 당업계에 공지된 것이라면 그 종류를 특별히 한정하지 않고 사용할 수 있다.
여기서, 기판(100)은 양면에 제1 전자소자(200)를 실장하기 위한 실장용 전극(102)(미도시됨)이 있으며, 실장용 전극(102)(미도시됨)의 전기적 연결을 위한 내부 배선(101)이 형성될 수 있다.
또한, 본 실시 예에서는 기판(100)이 단일 층이나, 1층 이상의 다층 기판일 수 있다.
또한, 각 층 사이에는 전기적 연결을 위한 회로패턴(미도시됨)이 형성될 수 있다.
본 도면에서 도시되지 않았지만, 기판(100)에 외부와 접속되기 위한 외부접속용 단자가 형성될 수 있다. 이때, 외부접속용 단자는 한 개 이상 형성될 수 있으며, 차후 설명되는 비아(400)는 기판(100)의 외부접속용 단자 역할을 할 수 있다.
기판(100)의 양면에 실장된 제1 전자소자(200)는 수동소자와 능동소자와 같은 다양한 소자를 포함하여 기판(100)상에 실장 될 수 있는 소자라면 모두 제1 전자소자(200)로 이용될 수 있다.
제1 전자소자(200)는 양면에 전극(102)(미도시됨)이 형성된 기판(100)의 상면 및 하면에 모두 실장 될 수 있다. 제1 전자소자(200)의 크기나 형상은 반도체 패키지(1000)의 설계에 따라 다양하게 배치가 가능하다.
다음, 도 3을 참조하면,
제1 전자소자(200)가 실장된 기판(100) 상에 몰딩부(300)를 형성한다.
여기서, 상기 기판(100), 비아(400), 제1 및 전자소자 제2 전자소자(500)를 감싸는 몰딩부(300)는 기판(100) 상에 형성되어, 몰딩과 기판(100) 간의 접착력을 증가시킨다.
몰딩부 형성으로, 기판(100)과 몰딩재 간의 디라미네이션(Delamination) 등과 같은 문제점 발생이 줄어 기판(100)의 장기 신뢰성을 향상시킬 수 있다는 효과를 기대할 수 있다.
또한, 몰딩으로 인한 열 차단이 이루어지기 때문에, 전자소자로부터 발생하는 열을 효과적으로 방열하는 방열 효과가 있다.
여기서, 몰딩부(300)의 재료로는 실리콘 겔(silicone gel) 또는 에폭시 몰딩 컴파운드(Epoxy Molded Compound: EMC) 등이 사용될 수 있으나, 특별히 이에 한정되는 것은 아니다.
또한, 몰딩부(300)는 기판(100)에 실장된 제1 및 제2 전자소자(500)들 사이에 충진됨으로써, 전자소자들이 상호 간의 전기적인 단락이 발생하는 것을 방지한다.
또한, 몰딩부(300)는 전자소자 외부를 둘러싸며 고정시켜 외부의 충격으로부터 안전하게 보호한다.
몰딩부(300) 재료는 에폭시 등과 같이 수지재를 포함하는 절연성의 재료로 형성 될 수 있다.
다음, 도 4를 참조하면,
상기 형성된 몰딩부(300)에 레이저 가공으로 비아홀(301) 및 제2 전자소자 삽입부(302)를 형성한다.
레이저 가공으로 천공된 부분인 비아홀(301) 및 제2 전자소자 삽입부(302)의 두께, 길이, 개수는 설계자가 원하는 반도체 패키지(1000)의 설계에 따라 다양하게 변경 가능하다.
또한, 제2 전자소자 삽입부(302)는 제2 전자소자(500)의 형상 및 크기와 맞게 형성하여 차후 언급될 제2 전자소자(500)의 삽입이 용이하도록 한다.
이때, 드릴링 또는 레이저 가공으로 비아홀(301) 및 제2 전자소자 삽입부(302)를 형성할 수 있으며, 이때 레이저의 종류는 CO2, YAG/UV 및 Eximer 레이저를 사용하는 것이 바람직하지만, 본 발명에서는 레이저의 종류를 특별히 한정하지 않는다.
다음, 도 5를 참조하면,
제2 전자소자 삽입부(302)를 제외한 비아홀(301) 부분을 도금 충진하여 비아(400)를 형성한다.
비아(400)는 기판(100)에 형성된 실장용 전극(102)(미도시됨) 및 기판(100) 내부에 형성된 배선(101)을 타 기판(미도시됨) 및/또는 제2 전자소자(500)와 전기적으로 연결할 수 있다.
비아(400)는 하나 이상 형성될 수 있으며, 비아(400)의 길이 및 두께는 서로 일정하거나 서로 다를 수 있다.
기판(100)과 이격되어 실장되는 제2 전자소자(500)와 기판(100)이 전기적으로 연결될 수 있도록 형성된 비아(400)의 충진재는 전도성 금속 재료로 형성된 것이라면 제한 없이 적용 가능하며, 일반적으로 구리를 사용하는 것이 전형적이다.
다음, 도 6을 참조하면,
제2 전자소자 삽입부(302)에 제2 전자소자(500)를 삽입한다.
본 실시예에 따른 도면에서는 제2 전자소자 삽입부(302)와 제2 전자소자(500)를 한 쌍으로 도시하였으나, 한 쌍 이상 형성 할 수 있으며 이는 반도체 패키지(1000)의 설계에 따라서 원하는 형상으로 제작 가능하다.
제2 전자소자(500)는 기판(100)과 이격되어 실장되며, 이는 비아(400)를 통한 전기적 연결을 할 수 있다. 본 도면에서는 미도시 되었으나, 제2 전자소자(500)에 형성된 접속단자가 전도성 비아(400)와 연결되어 기판(100)과 제2 전자소자(500)는 전기적으로 접속할 수 있다.
제2 전자소자(500)는 수동소자와 능동소자와 같은 다양한 소자를 이용할 수 있다.
이때, 크기나 형상 설계자가 원하는 전자소자의 종류와 배치 형태에 따라 다양하게 변할 수 있다.
제2 전자소자(500)가 비아(400)를 통해 기판(100)과 연결됨으로써, 기판(100)에 실장되는 전자소자의 수 및 면적을 줄어 반도체 패키지(1000) 사이즈를 줄일 수 있다.
따라서, 본 발명의 일 실시 예에 따른 반도체 패키지(1000) 및 그 제조방법을 통해서 기판(100)에 전자소자가 차지하는 면적을 현저히 줄어 반도체 패키지(1000)를 소형화할 수 있다.
또한, 복잡한 공정 또는 핀(Pin)의 사용이 없이 패키지 내에 외부접속단자 및 전자소자를 실장 하는 것이 편리하고, 공정시간 및 비용을 절감할 수 있다.
이상 본 발명을 구체적인 일 실시 예를 통하여 상세히 설명하였으나, 이는 본 발명을 구체적으로 설명하기 위한 것으로, 본 발명은 이에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.
본 발명의 단순한 변형 내지 변경은 모두 본 발명의 영역에 속하는 것으로 본 발명의 구체적인 보호 범위는 첨부된 특허청구범위에 의하여 명확해질 것이다.
1000: 반도체 패키지
100: 기판
101: 배선
102: 전극
200: 제1 전자소자
300: 몰딩부
301: 비아홀
302: 제2 전자소자 삽입부
400: 비아
500: 제2 전자소자

Claims (11)

  1. 양면 실장용 전극 및 배선을 갖는 기판;
    상기 기판에 실장되는 다수의 제1 전자소자;
    상기 기판에 실장되는 다수의 제2 전자소자; 및
    상기 기판의 배선과 상기 다수의 제2 전자소자를 연결하는 비아;
    를 포함하는 반도체 패키지.
  2. 청구항 1에 있어서,
    상기 기판, 제1 및 제2 전자소자 및 비아를 커버하는 몰딩부를 더 포함하는 반도체 패키지.
  3. 청구항 1에 있어서,
    상기 비아의 길이는 일정하거나 서로 다른 반도체 패키지.
  4. 청구항 1에 있어서,
    상기 비아의 두께는 일정하거나 서로 다른 반도체 패키지.
  5. 양면 실장용 전극 및 배선이 형성된 기판을 준비하는 단계;
    상기 기판에 다수의 제1 전자소자를 실장하는 단계;
    상기 기판과 제1 소자를 밀봉하는 몰딩부를 형성하는 단계;
    상기 몰딩부에 상기 기판과 전기적 연결되는 비아를 형성하는 단계; 및
    상기 비아 상에 제2 전자소자를 실장하는 단계;
    를 포함하는 반도체 패키지의 제조방법.
  6. 청구항 5에 있어서,
    상기 몰딩부는 에폭시 몰딩 컴파운드(EMC: Epoxy Molding Compound)인 반도체 패키지의 제조방법.
  7. 청구항 5에 있어서,
    상기 몰딩부를 형성하는 단계 이후,
    상기 제2 전자소자 형상대로 몰딩부 일 부분을 천공하는 단계를 더 포함하는 반도체 패키지의 제조방법.
  8. 청구항 7에 있어서,
    상기 천공하는 방법은 레이저 가공으로 형성하는 반도체 패키지의 제조방법.
  9. 청구항 5에 있어서,
    상기 비아를 형성하는 단계는,
    레이저 가공으로 비아홀을 형성하는 단계; 및
    상기 비아홀을 도금 충진하는 단계를 더 포함하는 반도체 패키지의 제조방법.
  10. 청구항 5에 있어서,
    상기 비아의 길이는 일정하거나 서로 다른 반도체 패키지의 제조방법.
  11. 청구항 5에 있어서,
    상기 비아의 두께는 일정하거나 서로 다른 반도체 패키지의 제조방법.
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