TWI648798B - 基板結構、封裝方法及半導體封裝結構 - Google Patents

基板結構、封裝方法及半導體封裝結構 Download PDF

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Abstract

基板結構包含基板本體、至少一個第一模製區域及至少一個第二模製區域。該基板本體具有第一表面及與該第一表面相對之第二表面，且該基板本體界定貫穿該基板本體之至少一個第一通孔。該第一模製區域位於該基板本體之該第一表面上。該第二模製區域位於該基板本體之該第二表面上，其中該第一模製區域經由該第一通孔與該第二模製區域連通。

Description

基板結構、封裝方法及半導體封裝結構
本發明係關於一種基板結構、封裝方法及半導體封裝結構，尤其係關於一種能夠雙面模製(dual side molding)之基板結構，包括該基板結構之半導體封裝結構及製造該半導體封裝結構之方法。
在疊層封裝(package-on-package，「POP」)結構中，單獨形成兩個封裝(例如，頂部封裝及底部封裝)，接著堆疊(例如，頂部封裝堆疊在底部封裝上)。由於兩個封裝各自包括封裝基板，即，頂部封裝包括頂部封裝基板，且底部封裝包括底部封裝基板，因此POP結構之總厚度大，且無法有效地減小。此外，由於單獨形成兩個封裝(例如，頂部封裝及底部封裝)再堆疊，因此製造程序複雜；因此，可以生產的每小時產出量(units per hour，「UPH」)低。此外，兩個封裝(例如頂部封裝及底部封裝)之間的電互連係一個問題，特別在發生封裝基板之翹曲時更是如此。
在根據一些實施例之一個態樣中，基板結構包括基板本體、至少一個第一模製區域(mold area)及至少一個第二模製區域。該基板本體具有第一表面及與該第一表面相對之第二表面，且該基板本體界定貫穿該基板本體之至少一個第一通孔。第一模製區域位於基板本體之第一表面上。第二模製區域位於基板本體之第二表面上，其中第一模製區域經由第一通孔與第二模製區域連通。 在根據一些實施例之另一態樣中，一種封裝方法包括：(a)提供基板結構，其中該基板結構包括基板本體、至少一個第一模製區域及至少一個第二模製區域，該基板本體具有第一表面及與該第一表面相對之第二表面，且該基板本體界定貫穿該基板本體之至少一個第一通孔，該第一模製區域位於該基板本體之該第一表面上，且該第二模製區域位於該基板本體之該第二表面上；(b)提供第一模具(mold chase)及第二模具，其中該基板結構夾在該第一模具與該第二模具之間，該第一模具界定對應於該基板之該第一模製區域的至少一個第一空腔(cavity)，該第二模具界定對應於該基板結構之該第二模製區域的至少一個第二空腔，其中該第一空腔經由該第一通孔與該第二空腔連通；及(c)將封裝體(encapsulant)施加至該第一空腔及該第二空腔，其中該封裝體覆蓋該第一模製區域及該第二模製區域，且該封裝體流過該第一通孔。 在根據一些實施例之另一態樣中，一種半導體封裝結構包括基板本體、至少一個第一晶片、至少一個第一封裝體、至少一個第二晶片、至少一個第二封裝體及至少一個第三封裝體。該基板本體具有第一表面及與該第一表面相對之第二表面，且該基板本體界定貫穿該基板本體之至少一個第一通孔。第一晶片位於基板本體之第一表面上。第一封裝體位於基板本體之第一表面上且覆蓋第一晶片。第二晶片位於基板本體之第二表面上。第二封裝體位於基板本體之第二表面上且覆蓋第二晶片。第三封裝體位於第一通孔內，且連接第一封裝體與第二封裝體。第三封裝體、第一封裝體及第二封裝體一體成型。
為了解決POP結構之問題，在基板上執行雙面模製技術(dual side molding technique)。在雙面模製中，上模製化合物(upper molding compound)及下模製化合物(lower molding compound)可在不同時間形成於印刷電路板(「PCB」)基板上。舉例而言，在PCB基板之頂表面上形成上模製化合物，接著在上模製化合物固化之後，在PCB基板之底表面上形成下模製化合物，接著固化。因此，在兩個不同時間進行至少兩個熱處理；因此，由於在不同時間之兩個模製程序，因此製造成本高。此外，UPH仍然低，且在模製化合物之固化程序期間對PCB基板之翹曲控制仍然成問題。 本發明提供了具有多個通孔的改進的基板結構以及封裝方法的改進技術。本發明之半導體基板及技術適用於多個模製(moldings)同時固化的雙面模製。特別地，通孔可設計在特定位置。通孔之一端的開口可在基板結構之第一表面上的第一模製區域(first mold area)內，且通孔之另一端的開口可在基板結構之第二表面上的第二模製區域(second mold area)內。換言之，第一模製區域可經由通孔與第二模製區域連通(例如，流體連通)。因此，在模製程序(molding process)期間，封裝體(encapsulant)可位於第一模製區域上，且可經由通孔進入第二模製區域。接著，可同時固化第一模製區域上、通孔中及第二模製區域上之封裝體。因此，可進行單次的熱處理，且在模製化合物(molding compound)之固化程序期間基板結構不太可能變形。 圖1展示根據本發明之一或多個實施例之基板結構1的俯視圖。圖2展示沿圖1之基板結構1之線2-2截取的截面圖。基板結構1可為封裝基板(package substrate)，且可包含基板本體10、第一電路層111、第二電路層112、至少一個第一模製區域12、至少一個第二模製區域14、至少一個第一晶片接合區域(first chip bonding area) 16及至少一個第二晶片接合區域(second chip bonding area) 18。如圖1所示，基板結構1可為條型(strip type)基板結構。替代地，基板結構1可為面板型(panel type)基板結構。應注意，圖1展示基板結構1之左部分，其可與基板結構1之右部分對稱。 基板本體10之材料可包括玻璃增強環氧樹脂材料(例如FR4)、雙馬來醯亞胺三嗪(bismaleimide triazine,「BT」)、環氧樹脂、矽、印刷電路板(「PCB」)材料、玻璃或陶瓷。基板本體10具有第一表面101及與第一表面101相對之第二表面102，且基板本體10界定至少一個第一通孔131，該至少一個第一通孔131貫穿基板本體10。第一電路層111可位於鄰近基板本體10之第一表面101處。在一或多個實施例中，第一電路層111可位於基板本體10之第一表面101上，或第一電路層111可位於基板本體10之第一表面101中且自其暴露。第二電路層112可位於鄰近基板本體10之第二表面102處。在一或多個實施例中，第二電路層112位於基板本體10之第二表面102上，或第二電路層112可位於基板本體10之第二表面102中且自其暴露。第一電路層111可電連接至第二電路層112。 第一模製區域12及第二模製區域14係在後續模製程序中可被封裝體覆蓋之指定區域(designated areas)。第一模製區域12可位於基板本體10之第一表面101上，且第二模製區域14可位於基板本體10之第二表面102上。在圖1及圖2所示之一或多個實施例中，第一模製區域12之尺寸可基本上等於第二模製區域14之尺寸，且第一模製區域12之位置可基本上對應於第二模製區域14之位置；例如，自圖1之俯視圖，第一模製區域12之邊界可基本上與第二模製區域14之邊界重疊。然而，在其他實施例中，第一模製區域12的尺寸可以不同於第二模製區域14的尺寸，及/或第一模製區域12的位置可以不對應於第二模製區域14的位置。 第一模製區域12可經由第一通孔131與第二模製區域14連通(例如，流體連通)。基板本體10之第一表面101上之第一通孔131的一端之第一開口1311可位於基板結構1之第一表面101上的第一模製區域12內，且基板本體10之第二表面102上之第一通孔131的另一端之第二開口1312可位於基板結構1之第二表面102上的第二模製區域14內。因此，在模製程序期間，封裝體可覆蓋第一模製區域12，且亦可經由第一通孔131進入第二模製區域14。換言之，第一通孔131可允許封裝體流過，且第一通孔131可形成封裝體之流路之一部分。 如圖1所示，基板結構1可包括沿著基板結構1之長邊緣的方向配置之三列第一通孔131。在一或多個實施例中，基板結構1可包括一列或兩列第一通孔131，或多於三列之第一通孔131。 第一晶片接合區域16及第二晶片接合區域18可為安置半導體晶片及/或其他半導體元件(例如，被動元件)之指定區域。舉例而言，一個第一晶片接合區域16可包括至少一個半導體晶片及/或至少一個其他半導體元件(例如，被動元件)。一個第一晶片接合區域16可對應於一個第二晶片接合區域18，且兩者可在切單製程(singulation process)之後包括在單個封裝單元(single package unit)中。 第一晶片接合區域16可位於基板本體10之第一表面101上，且第一晶片接合區域16及第一通孔131可位於第一模製區域12內，且第一通孔131可位於第一晶片接合區域16之外。第二晶片接合區域18可位於基板本體10之第二表面102上，且第二晶片接合區域18及第一通孔131可位於第二模製區域14內，且第一通孔131可位於第二晶片接合區域18之外。如圖1及圖2所示之一或多個實施例中，第一晶片接合區域16之尺寸基本上等於第二晶片接合區域18之尺寸，且第一晶片接合區域16之位置基本上對應於第二晶片接合區域18之位置。然而，在其他實施例中，第一晶片接合區域16之尺寸可不同於第二晶片接合區域18之尺寸，及/或第一晶片接合區域16之位置可不對應於第二晶片接合區域18之位置。 在圖1及圖2所示之一或多個實施例中，一個第一模製區域12包括4×3陣列之第一晶片接合區域16，且一個第二模製區域14包括4×3陣列之第二晶片接合區域18。此外，第一通孔131係狹槽型(slot type)(例如，沿著一個方向可比沿著另一正交方向更長)，且第一通孔131之長度L 1可在第一晶片接合區域16之長度L 2的大約三分之一至大約一半的範圍內。亦即，該第一通孔131之長度L 1可為第一晶片接合區域16之長度L 2的大約三分之一至大約二分之一。 在圖1及圖2所示之一或多個實施例中，基板結構1亦界定至少一個第二通孔132、至少一個排氣通孔133及至少一個定位孔134。如圖1所示，基板結構1可界定一列第二通孔132、一列排氣通孔133及一列定位孔134。第二通孔132可貫穿基板本體10，且第二通孔132可位於第一模製區域12及第二模製區域14之外。在一些實施例中，第二通孔132沿著與第一通孔131之安置方向平行的方向配置。在模製程序期間，封裝體可進入第二通孔132，從而平衡基板本體10之第一表面101上及基板本體10之第二表面102上的封裝體之量。 排氣通孔133可貫穿基板本體10，且排氣通孔133可位於第一模製區域12及第二模製區域14之外。在一些實施例中，排氣通孔133沿著與第一通孔131之安置方向平行的方向配置，且位於與第二通孔132相對之位置。在模製程序期間，排氣通孔133可與模具(mold chase)之排氣通道對齊以便排出模具之空腔中的空氣。定位孔134可貫穿基板本體10，且定位孔134可位於第一模製區域12及第二模製區域14之外。在一些實施例中，定位孔134沿著與第一通孔131之安置方向平行的方向配置，且位於最靠近基板結構1之邊緣的位置處。當模具夾持基板結構1時，模具之定位銷將插入至定位孔134中以進行定位。 圖3展示根據本發明之一或多個實施例之基板結構1a的俯視圖。圖4展示圖3之基板結構1a的仰視圖。圖5展示沿圖4之線5-5截取的截面圖。基板結構1a可類似於圖1及圖2所示之基板結構1之一部分，但基板結構1a亦包括在第二模製區域14中之多個非模製區域(non-molding areas) 15。非模製區域15可為在後續模製程序中封裝體不覆蓋之指定區域。此外，第一晶片接合區域16a之尺寸可不同於第二晶片接合區域18a之尺寸，且第一晶片接合區域16a之位置可對應於第二晶片接合區域18a之位置；例如，第一晶片接合區域16a可自俯視圖或仰視圖至少部分地與第二晶片接合區域18a重疊。如圖4所示，每一非模製區域15可對應於每一第二晶片接合區域18a。可以理解的是，基板結構1a亦可以類似於圖1及圖2所示之方式界定第二通孔132、通氣孔133及定位孔134。 圖6展示根據本發明之一或多個實施例之基板結構1b的仰視圖。圖7展示沿圖6之線7-7截取的截面圖。基板結構1b可類似於在一些態樣中圖3及圖5所示之基板結構1a，但不同之處至少在於，非模製區域15a之尺寸及位置可不同於圖3及圖5所示之非模製區域15。應注意的是，基板結構1b之俯視圖類似於圖3之基板結構1a的俯視圖。如圖6及圖7所示，非模製區域15a之尺寸可等於四個非模製區域15(圖4)之尺寸的總和，且一個非模製區域15a可至少部分地被四個第二晶片接合區域18b包圍。此外，任何兩個相鄰之第二晶片接合區域18b可具有彼此鏡像反射之關係，如圖6所示。可以理解的是，基板結構1b亦可界定第二通孔132、排氣通孔133及定位孔134，如圖1及圖2所示。 圖8展示根據本發明之一或多個實施例之基板結構1c的俯視圖。圖9展示圖8之基板結構1c的仰視圖。圖10展示沿圖9之線10-10截取的截面圖。基板結構1c可類似於在一些態樣中圖1及圖2所示之基板結構1，但至少在第二模製區域14a之尺寸及位置上可不同。應注意的是，圖8所示之基板結構1c的俯視圖可在一些態樣中基本上類似於圖1所示之基板結構1的俯視圖。如圖8所示，第一晶片接合區域16c及第一通孔131可位於第一模製區域12內，且第一通孔131中之至少一者可對應於第一晶片接合區域16c中的對應一者。如圖9所示，第二模製區域14a可彼此分離，且每一第一通孔131可位於對應的第二模製區域14a內。換言之，每一第二模製區域14a可為單獨的模製區域，且兩個相鄰之第二模製區域14a可藉由間隙間隔開。應理解的是，在模製程序中，第二模製區域14a之間的間隙可不被封裝體覆蓋。 每一第二晶片接合區域18c可位於第二模製區域14a中之對應一者中。如圖10所示，一個第一模製區域12可對應於多個第二模製區域14a及多個第一通孔131，且所有第一通孔131可與第一模製區域12連通。在一或多個實施例，第一晶片接合區域16c之位置對應於第二晶片接合區域18c之位置，且第一晶片接合區域16c之尺寸大於第二晶片接合區域18c之尺寸。可理解的是，基板結構1c亦可界定第二通孔132、排氣通孔133及定位孔134，如圖1及圖2所示。 圖11展示根據本發明之一或多個實施例之半導體封裝結構2的立體圖。圖12展示沿著圖11之線12-12截取的截面圖。半導體封裝結構2可包括基板本體10、至少一個第一晶片26、至少一個第一被動元件27、至少一個第一封裝體22、至少一個第二晶片28、至少一個第二被動元件29及至少一個第二封裝體24。基板本體10可自圖1及圖2的基板結構1之基板本體10切割出，且可包括第一表面101、與第一表面101相對之第二表面102及四個側表面103。第一晶片26及第一被動元件27可位於基板本體10之第一表面101上(例如，在第一晶片接合區域16內)，且電連接至第一電路層111。第一封裝體22可位於基板本體10之第一表面101上，且可覆蓋第一晶片26及第一被動元件27。第一封裝體22可具有四個側表面221。 第二晶片28及第二被動元件29可位於基板本體10之第二表面102上(例如，在第二晶片接合區域18內)，且可電連接至第二電路層112。第二封裝體24可位於基板本體10之第二表面102上，且可覆蓋第二晶片28及第二被動元件29。第二封裝體24可具有四個側面241。第一封裝體22之尺寸可基本上等於第二封裝體24之尺寸，使得基板本體10、第一封裝體22及第二封裝體24的四個側表面103、221、241基本上共面。在一或多個實施例中，第一封裝體22及/或第二封裝體24亦可包括穿透第一封裝體22或第二封裝體24之至少一個導電通孔(未示出)，其可形成電連接基板本體10用於外部連接的路徑。在其他實施例中，被第一封裝體22及/或第二封裝體24覆蓋之至少一個導電柱或導電球(未示出)可位於基板本體10上，且可電連接至基板本體10用於外部連接。如圖11及圖12所示，半導體封裝結構2自俯視圖看為矩形；然而，在一或多個實施例中，半導體封裝結構2自俯視圖看可為不規則形狀，且第一晶片接合區域16可為不規則形狀。 圖13展示根據本發明之一或多個實施例之半導體封裝結構2a的俯視立體圖。圖14展示圖13之半導體封裝結構2a的仰視立體圖。圖15展示沿圖13之線15-15截取的截面圖。半導體封裝結構2a類似於圖11及圖12所示之半導體封裝結構2之一部分，但不同之處至少在於，基板本體10亦包括在其第二表面102上之暴露區域30。暴露區域30可保留不被第二封裝體24覆蓋，且可由基板本體10之第二表面102及第二封裝體24之兩個內表面242界定。暴露區域30可由第二封裝體24之凹槽界定。 基板本體10可自圖3至圖5的基板結構1a之基板本體10切割出，且暴露區域30可為非模製區域15。然而，基板本體10可自圖6及圖7的基板結構1b切割出，且暴露區域30可自非模製區域15切割出。此外，第一晶片接合區域16a之尺寸可不同於第二晶片接合區域18a之尺寸。暴露區域30可供晶片、被動元件、連接器或接點(contact)位於其上，或用於外部連接。替代地，暴露區域30可容納另一元件之角落部分(corner portion)或突出部分。 圖16展示根據本發明之一或多個實施例之半導體封裝結構2b的俯視立體圖。圖17展示圖16之半導體封裝結構2b的仰視立體圖。圖18展示沿著圖16之線18-18截取的截面圖。半導體封裝結構2b可類似於在一些態樣中圖11及圖12所示之半導體封裝結構2，但至少在第二封裝體24之尺寸上可不同。基板本體10可自圖8至圖10的基板結構1c之基板本體10切割出。如圖16、圖17及圖18所示，基板本體10可界定貫穿基板本體10之第一通孔131的大約一半，且第一通孔131可自基板本體10之側表面103暴露出(例如，第一通孔131可具有位於側表面103上之開口)。第一封裝體22之尺寸可不同於第二封裝體24之尺寸。在一或多個實施例中，如圖16、圖17及圖18所示，第一封裝體22之尺寸可基本上等於基板本體10之尺寸，且可大於第二封裝體24之尺寸的例如至少約兩倍、至少約三倍或至少約四倍，暴露大部分的第二表面102。在其他實施例中，第二封裝體24之尺寸基本上等於基板本體10之尺寸，且大於第一封裝體22之尺寸的例如至少約兩倍、至少約三倍或至少約四倍，使得第一表面101的大部分暴露。 半導體封裝結構2b亦可包括位於第一通孔131中之第三封裝體32。第三封裝體32連接第一封裝體22及第二封裝體24，且第三封裝體32、第一封裝體22及第二封裝體24可一體地形成。因此，在第三封裝體32、第一封裝體22及第二封裝體24之間可以沒有邊界。第三封裝體32可具有側表面321，且基板本體10之側表面103、221、241、321、第一封裝體22、第二封裝體24及第三封裝體32可基本上共面。在一些實施例中，自基板本體10之側表面103暴露的第一通孔131及第三封裝體32可用作用於置放半導體封裝結構2b之定向標記。 圖19至圖23展示根據本發明之一或多個實施例之封裝方法。參看圖19，提供基板結構1。在此等實施例中，基板結構1可類似於圖1及圖2中所示之基板結構1，其中基板結構1包括基板本體10、第一電路層111、第二電路層112、第一模製區域12、第二模製區域14、第一晶片接合區域16及第二晶片接合區域18。基板本體10可具有第一表面101及與第一表面101相對之第二表面102，且可界定貫穿基板本體10之至少一個第一通孔131。第一電路層111可位於鄰近基板本體10之第一表面101處。第二電路層112可位於鄰近基板本體10之第二表面102處。 第一模製區域12及第二模製區域14可為在後續模製程序中封裝體將覆蓋之指定區域。第一模製區域12可位於基板本體10之第一表面101上，且第二模製區域14可位於基板本體10之第二表面102上。在圖19至圖23所示之一或多個實施例中，第一模製區域12之尺寸可基本上等於第二模製區域14之尺寸，且第一模製區域12之位置可基本上對應於第二模製區域14之位置。第一模製區域12可經由第一通孔131與第二模製區域14連通。 第一晶片接合區域16可位於基板本體10之第一表面101上，其中第一晶片接合區域16及第一通孔131可位於第一模製區域12內，且第一通孔131可位於第一晶片接合區域16之外。第二晶片接合區域18可位於基板本體10之第二表面102上，其中第二晶片接合區域18及第一通孔131可位於第二模製區域14內，且第一通孔131可位於第二晶片接合區域18之外。 基板結構1亦可界定至少一個第二通孔132、至少一個排氣通孔133及至少一個定位孔134。在一或多個實施例中，基板結構1可界定一列第二通孔132、一列排氣通孔133及一列定位孔134。第二通孔132、排氣通孔133及定位孔134皆可貫穿基板本體10。第二通孔132可位於第一模製區域12及第二模製區域14之外。排氣通孔133可位於第一模製區域12及第二模製區域14之外。定位孔134可位於第一模製區域12及第二模製區域14之外。 接著，第一晶片26及第一被動元件27可接合在基板本體10之第一表面101上的第一晶片接合區域16上，以便電連接至第一電路層111。第二晶片28及第二被動元件29可接合在基板本體10之第二表面102上的第二晶片接合區域18上，以便電連接至第二電路層112。 參看圖20，提供第一模具40、第二模具42及夾具44。基板結構1可夾在第一模具40與第二模具42之間。在所示之一或多個實施例中，夾具44可位於基板本體10之第一表面101上，用於將基板結構1夾持在第二模具42上。然而，在一些實施例中，夾具44可以省略。第一模具40可界定對應於基板結構1之第一模製區域12的至少一個第一空腔401，且第二模具42可界定對應於基板1之第二模製區域14的至少一個第二空腔421。第一空腔401可經由第一通孔131與第二空腔421連通。在所描述之一或多個實施例中，第一空腔401之尺寸基本上等於第二空腔421之尺寸。 如圖20所示，第一模具40亦可界定入口腔402、至少一個第一凹部403及至少一個排氣通道404。第一凹部403可對應於基板結構1之第二通孔132，且可與第一空腔401及入口腔402連通。第二模具42亦可界定與基板結構1之第二通孔132相對應的至少一個第二凹部422，該至少一個第二凹部422與第二空腔421連通。 應注意的是，在一些實施例中，當第一模具40及第二模具42夾緊基板結構1時，第一模具40或第二模具42之定位銷可插入至定位孔134 (圖1)用於定位。 參看圖21，可執行模製程序。封裝體46可施加至第一空腔401及第二空腔421。封裝體46之材料可為模製化合物，例如分散在樹脂中之填料，其可以熔融或流體形式施加。在模製程序開始時，可將封裝體46注入至基板本體10之第一表面101上方的第一模具40之入口腔402。接著，封裝體46可進入第一凹部403，且可經由第二通孔132進入第二凹部422，此可幫助平衡基板本體10之第一表面101上之封裝體46的量與基板本體10之第二表面102上之封裝體46的量。接著，封裝體46可進入第一空腔401以覆蓋第一模製區域12、第一晶片26及第一被動元件27，以便形成第一封裝體22。同時，封裝體46亦可進入第二空腔421，以經由第一通孔131覆蓋第二模製區域14，以便形成第二封裝體24。換言之，封裝體46可流過第一通孔131，且每一第一通孔131可構成封裝體46之流動路徑之一部分。由於第一通孔131可用於封裝體46流過，因此可有效地減小由封裝體46之流動引起的空隙(void)。 在模製程序期間，排氣通孔133可與第一模具40之排氣通道404對齊，以便排出第一空腔401及第二空腔421中之空氣。因此，可有效地減少基板結構1及由封裝體46之流動引起的空隙。 參看圖22及圖23，可移除第一模具40、第二模具42及夾具44。圖22展示根據本發明之一或多個實施例之具有封裝體46的基板結構1的俯視圖。圖23展示沿圖22之基板結構1之線23-23截取的截面圖。第一封裝體22可覆蓋多個第一晶片接合區域16，其對應於由第二封裝體24覆蓋之第二晶片接合區域18。接著，具有封裝體46的基板結構1可例如沿切割線50由刀片切割。切割線50可位於晶片接合區域16、18之間及晶片接合區域16、18與第一通孔131之間，以便獲得類似於圖11及圖12所示之半導體封裝結構2的一或多個半導體封裝。在圖22所示之一或多個實施例中，切割線50可包括切割線50a、50b，以允許去除第二列第一通孔131。在此情況下，第二列晶片接合區域16及第三列晶片接合區域16之間的空間可被切割兩次。替代地，在例如刀片之寬度大於切割線50a、50b之間的間隙的情況下，第二列晶片接合區域16及第三列晶片接合區域16之間的空間可被切割一次。 在此等一或多個實施例中，在模製程序期間，封裝體46可位於第一模製區域12上，且亦可經由第一通孔131進入第二模製區域14。接著，第一模製區域12上之第一封裝體22及第二模製區域14上之第二封裝體24同時固化。因此，可進行單次熱處理(儘管在一些情況下可能有進一步熱處理)，且基板結構1在模製化合物之固化程序期間不太可能變形。此外，製造時間減少，且提高UPH。 圖24至圖29展示根據本發明之一或多個實施例之封裝方法。參看圖24，提供基板結構1a。在此等一或多個實施例中，基板結構1a在一些態樣中可類似於圖3至圖5所示之基板結構1a。基板結構1a在一些態樣可類似於圖19所示之基板結構1，但不同之處可至少在於，基板結構1a亦包括第二模製區域14中的多個非模製區域15。此外，第一晶片接合區域16a之尺寸可不同於第二晶片接合區域18a，且第一晶片接合區域16a之位置可對應於第二晶片接合區域18a之位置。如圖24所示，每一非模製區域15可對應於每一第二晶片接合區域18a，且一個非模製區域15及一個第二晶片接合區域18a可一起對應於一個第一晶片接合區域16a。可理解，基板結構1a亦可界定第二通孔132、排氣通孔133及定位孔134，如圖19所示。 接著，第一晶片26及第一被動元件27可接合在基板本體10之第一表面101上的第一晶片接合區域16a上，以便電連接至第一電路層111。第二晶片28及第二被動元件29可接合在基板本體10之第二表面102上的第二晶片接合區域18a上，以便電連接至第二電路層112。在一或多個實施例中，非模製區域15上沒有安置晶片及被動元件。在另一實施例中，一或多個晶片、一或多個被動元件、一或多個連接器或接點可位於非模製區域15上。 參看圖25，提供第一模具40、第二模具42及夾具44，前述各者可類似於如圖20所示之第一模具40、第二模具42及夾具44。基板結構1a可夾在第一模具40與第二模具42之間。在此等一或多個實施例中，第一空腔401之尺寸可不同於第二空腔421之尺寸，例如，第二模具42亦可包括多個突出銷423。每一突出銷423可接觸每一非模製區域15，使得封裝體46在後續模製程序中不會覆蓋非模製區域15。注意，第二空腔421中之所有位置(除了突出銷423之外)可彼此連通。 參看圖26，可執行模製程序。封裝體46可施加至第一空腔401及第二空腔421。封裝體46可進入第一空腔401以覆蓋第一模製區域12、第一晶片26及第一被動元件27，以便形成第一封裝體22。同時，封裝體46亦可進入第二空腔421，以經由第一通孔131覆蓋第二模製區域14，以便形成第二封裝體24。注意，封裝體46不覆蓋非模製區域15。 參看圖27至圖29，可移除第一模具40、第二模具42及夾具44。圖27展示根據本發明之一或多個實施例之具有封裝體46的基板結構1a的俯視圖。圖28展示根據本發明之一或多個實施例之具有封裝體46的基板結構1a的仰視圖。圖29展示沿著圖28之線29-29截取的截面圖。第一封裝體22可覆蓋對應於由第二封裝體24覆蓋之第二晶片接合區域18的多個第一晶片接合區域16。第一封裝體22之尺寸可不同於第二封裝體24之尺寸，因為例如第二封裝體24亦可界定對應於非模製區域15的多個暴露區域30，以暴露基板本體10之第二表面102之多個部分。接著，具有封裝體46的基板結構1a可例如沿著切割線50由刀片切割。切割線50可位於晶片接合區域16a、18a之間及位於晶片接合區域16a、18a與第一通孔131之間，以便獲得類似於圖13至圖15所示之半導體封裝結構2a的一或多個半導體封裝結構。 圖30展示根據本發明之一或多個實施例之封裝方法。本實施例之封裝方法在一些態樣可類似於圖24至圖29所示之封裝方法，但不同之處可至少在於使用基板結構1b (圖6及圖7)，其中非模製區域15a之尺寸可為四個非模製區域15(圖4)之和，且一個非模製區域15a可被四個第二晶片接合區域18b包圍。此外，如圖30所示，兩個相鄰之第二晶片接合區域18b可具有彼此鏡像反射之關係。圖30展示根據本發明之一或多個實施例之具有封裝體的基板結構1b的仰視圖。接著，可藉由例如沿著切割線50由刀片切割具有封裝體的基板結構1b。所得到的第二封裝體24可界定對應於非模製區域15之多個暴露區域，以暴露出基板本體10之第二表面102之多個部分。一些切割線50可穿過暴露區域(非模製區域15)，以便獲得圖13至圖15所示之半導體封裝結構2a。 圖31至圖36展示根據本發明之一或多個實施例之封裝方法。參看圖31，提供基板結構1c。在此等一或多個實施例中，基板結構1c可與圖8至圖10所示之基板結構1c相同。基板結構1c在一些態樣中類似於如圖19所示之基板結構1，但至少在第二模製區域14a之尺寸及位置上可不同。第二模製區域14a可彼此分離，且每一第一通孔131可位於對應的第二模製區域14a內。換言之，每一第二模製區域14a可為單獨的模製區域，且兩個相鄰之第二模製區域14a可藉由間隙間隔開。 每一第二晶片接合區域18c可位於第二模製區域14a中之對應一者內。如圖31所示，一個第一模製區域12可對應於多個第二模製區域14a及多個第一通孔131，且所有第一通孔131可與第一模製區域12連通。應理解，基板結構1c亦可以類似於圖19所示之方式來界定第二通孔132、排氣通孔133及定位孔134。 接著，第一晶片26及第一被動元件27可接合在基板本體10之第一表面101上的第一晶片接合區域16c上，以便電連接至第一電路層111。第二晶片28及第二被動元件29可接合在基板本體10之第二表面102上的第二晶片接合區域18c上，以便電連接至第二電路層112。注意，第二模製區域14a之間的間隙可為沒有安置晶片或被動元件之非模製區域。 參看圖32，提供第一模具40、第二模具42及夾具44，前述各者類似於如圖19所示之第一模具40、第二模具42及夾具44。基板結構1c可夾在第一模具40與第二模具42之間。在此等一或多個實施例中，第二模具42可界定多個第二空腔421，且對應於第一模製區域12之第一空腔401的尺寸可不同於對應於第二模製區域14a之第二空腔421的尺寸。在一些情況下，第二空腔421可彼此不連通，或可彼此不直接連通，且所有第二空腔421可經由第一通孔131與第一空腔401連通。 參看圖33，可執行模製程序。封裝體46可施加至第一空腔401及第二空腔421。封裝體46可進入第一空腔401以覆蓋第一模製區域12、第一晶片26及第一被動元件27，以便形成第一封裝體22。同時，封裝體46亦可進入第二空腔421以經由第一通孔131覆蓋第二模製區域14，以便形成第二封裝體24。應理解，在一些情況下，第二空腔421之間的空間可在模製程序中不被封裝體46覆蓋。 參看圖34至圖35，移除第一模具40、第二模具42及夾具44。圖34展示根據本發明之一或多個實施例之具有封裝體46的基板結構1c的俯視圖。圖35展示根據本發明之一或多個實施例之具有封裝體46的基板結構1c的仰視圖。圖36展示沿著圖35之線36-36截取的截面圖。第一封裝體22可覆蓋多個第一晶片接合區域16c，且每一第二封裝體24可覆蓋每一第二晶片接合區域18c。第一封裝體22之尺寸可不同於第二封裝體24之尺寸。接著，具有封裝體46的基板結構1c可例如沿著切割線50由刀片切割。一些切割線50可穿過第一通孔131，以便獲得圖16至圖18所示之半導體封裝結構2b。 如本文所使用，除非上下文另外明確指出，否則單數術語「一」、「一個」及「該」可包括複數指代。 空間描述，例如「上方」、「下方」、「上」、「左」、「右」、「下」、「頂部」、「底部」、「垂直」、「水平」、「側」、「更高」、「更低」、「下」、「上」、「上側」、「下側」等係相對於圖中所示之定向而描述，除非另有說明。應理解，本文中所使用之空間描述係僅為了說明之目的，且本文所描述之結構的實際實施例可以任何定向或方式配置在空間中，只要如此配置不偏離本發明之實施例的實質。 如本文所使用，術語「約」、「基本上」、「實質上」及「大約」用於描述及解釋小的變化。當與事件或情況一起使用時，術語可指其中事件或情況精確地發生的情況及事件或情況發生為接近近似的情況。舉例而言，當與數值結合使用時，該術語可指小於或等於該數值之±10 %的變化範圍，例如小於或等於±5 %，小於或等於±4 %，小於或等於±3 %，小於或等於±2 %，小於或等於±1 %，小於或等於±0.5 %，小於或等於±0.1 %，或小於或等於±0.05 %。舉例而言，若值之間的差小於或等於值之平均值的±10 %，例如小於或等於±5 %，小於或等於±4 %，小於或等於±3 %，小於或等於±2 %，小於或等於±1 %，小於或等於±0.5 %，小於或等於至±0.1 %，或小於或等於±0.05 %，則兩個數值可被認為「基本上」相同或相等。 若兩個表面之間的位移不大於5 µm，不大於2 µm，不大於1 µm或不大於0.5 µm，則兩個表面可被認為共面或基本共面。 在一些實施例之描述中，在另一組件「上」安置之組件可包括前一組件直接在後一組件上(例如，與後一組件實體或直接接觸)的情況，及一或多個中間組件可位於前一組件與後一組件之間的情況。 此外，在本文中有時以範圍格式呈現數量、比及其他數值。應理解，此範圍格式係為了方便及簡潔而使用，且應被靈活地理解為包括明確指定為範圍之限制的數值，且包括所有單獨的數值或包含在該範圍內之子範圍，如同明確指定每一數值及子範圍。 儘管已經參考本發明之具體實施例來描述及說明本發明，但此等描述及說明不限制本發明。熟習此項技術者應理解，在不脫離由所附申請專利範圍界定的本發明之真實精神及範圍的情況下，可進行各種改變且可替換等同方案。附圖可能未必按比例繪製。由於製造程序及公差，本發明中之藝術演繹與實際裝置之間可能存在區別。可存在未具體展示的本發明之其他實施例。說明書及附圖被認為係說明性的而非限制性的。可進行修改以使特定情況、材料、物質組成、方法或程序適應本發明之目的、精神及範圍。所有此等修改皆在所附申請專利範圍之範圍內。雖然已經參考以特定次序執行之特定操作描述了本文所揭示之方法，但將理解，在不脫離本發明之教導的情況下，可組合、細分或重新排序此等操作以形成等同方法。因此，除非本文特別指出，否則操作之次序及分組並非本發明之限制。
1‧‧‧基板結構
1a‧‧‧基板結構
1b‧‧‧基板結構
1c‧‧‧基板結構
2‧‧‧半導體封裝結構
2a‧‧‧半導體封裝結構
2b‧‧‧半導體封裝結構
10‧‧‧基板本體
12-12‧‧‧線
12‧‧‧第一模製區域
14‧‧‧第二模製區域
14a‧‧‧第二模製區域
15‧‧‧非模製區域
15a‧‧‧非模製區域
16‧‧‧第一晶片接合區域
16a‧‧‧第一晶片接合區域
16c‧‧‧第一晶片接合區域
18‧‧‧第二晶片接合區域
18a‧‧‧第二晶片接合區域
18b‧‧‧第二晶片接合區域
18c‧‧‧第二晶片接合區域
22‧‧‧第一封裝體
24‧‧‧第二封裝體
26‧‧‧第一晶片
27‧‧‧第一被動元件
28‧‧‧第二晶片
29‧‧‧第二被動元件
30‧‧‧暴露區域
32‧‧‧第三封裝體
40‧‧‧第一模具
42‧‧‧第二模具
44‧‧‧夾具
46‧‧‧封裝體
50‧‧‧切割線
50a‧‧‧切割線
50b‧‧‧切割線
101‧‧‧第一表面
102‧‧‧第二表面
103‧‧‧側表面
111‧‧‧第一電路層
112‧‧‧第二電路層
131‧‧‧第一通孔
132‧‧‧第二通孔
133‧‧‧排氣通孔
134‧‧‧定位孔
221‧‧‧側表面
241‧‧‧側面/側表面
242‧‧‧內表面
321‧‧‧側表面
401‧‧‧第一空腔
402‧‧‧入口腔
403‧‧‧第一凹部
404‧‧‧排氣通道
421‧‧‧第二空腔
422‧‧‧第二凹部
423‧‧‧突出銷
1311‧‧‧第一開口
1312‧‧‧第二開口
L1‧‧‧長度
L2‧‧‧長度
圖1展示根據本發明之一或多個實施例之基板結構的俯視圖。 圖2展示沿圖1之基板結構之線2-2截取的截面圖。 圖3展示根據本發明之一或多個實施例之基板結構的俯視圖。 圖4展示圖3之基板結構的仰視圖。 圖5展示沿圖4之線5-5截取的截面圖。 圖6展示根據本發明之一或多個實施例之基板結構的仰視圖。 圖7展示沿圖6之線7-7截取的截面圖。 圖8展示根據本發明之一或多個實施例之基板結構的俯視圖。 圖9展示圖8之基板結構的仰視圖。 圖10展示沿圖9之線10-10截取的截面圖。 圖11展示根據本發明之一或多個實施例之半導體封裝結構的立體圖。 圖12展示沿著圖11之線12-12截取的截面圖。 圖13展示根據本發明之一或多個實施例之半導體封裝結構的俯視立體圖。 圖14展示圖13之半導體封裝結構的仰視立體圖。 圖15展示沿圖13之線15-15截取的截面圖。 圖16展示根據本發明之一或多個實施例之半導體封裝結構的俯視立體圖。 圖17展示圖16之半導體封裝結構的仰視立體圖。 圖18展示沿著圖16之線18-18截取的截面圖。 圖19、圖20、圖21、圖22及圖23展示根據本發明之一或多個實施例之封裝方法。 圖24、圖25、圖26、圖27、圖28及圖29展示根據本發明之一或多個實施例之封裝方法。 圖30展示根據本發明之一或多個實施例之封裝方法。 圖31、圖32、圖33、圖34、圖35及圖36展示根據本發明之一或多個實施例之封裝方法。

Claims (20)

  1. 一種基板結構，其包括： 一基板本體，其具有一第一表面及與該第一表面相對之一第二表面，且該基板本體界定貫穿該基板本體之至少一個第一通孔； 至少一個第一模製區域，其位於該基板本體之該第一表面上；及 至少一個第二模製區域，其位於該基板本體之該第二表面上，其中該第一模製區域經由該第一通孔與該第二模製區域連通。
  2. 如請求項1之基板結構，其進一步包括位於該基板本體之該第一表面上的至少一個第一晶片接合區域，其中該第一晶片接合區域及該第一通孔位於該第一模製區域內，且該第一通孔位於該第一晶片接合區域之外。
  3. 如請求項2之基板結構，其中該第一通孔為狹槽，且該第一通孔之長度在該第一晶片接合區域之長度的三分之一至二分之一的範圍內。
  4. 如請求項1之基板結構，其進一步包括位於該基板本體之該第二表面上的至少一個第二晶片接合區域，其中該第二晶片接合區域及該第一通孔位於該第二模製區域內，且該第一通孔位於該第二晶片接合區域之外。
  5. 如請求項1之基板結構，其中該基板本體進一步界定貫穿該基板本體之至少一個第二通孔，且該第二通孔位於該第一模製區域及該第二模製區域之外。
  6. 如請求項1之基板結構，其中該基板本體進一步界定貫穿該基板本體之至少一個排氣通孔，且該排氣通孔位於該第一模製區域及該第二模製區域之外。
  7. 如請求項1之基板結構，其中該第一模製區域之尺寸不同於該第二模製區域之尺寸。
  8. 如請求項1之基板結構，其中該基板本體界定至少兩列第一通孔。
  9. 如請求項1之基板結構，其中該第一模製區域對應於多個第二模製區域及多個第一通孔，該多個第二模製區域彼此分離，該多個第一通孔中之每一者位於一個對應的第二模製區域內，且所有該多個第一通孔與該第一模製區域連通。
  10. 一種封裝方法，其包括： (a) 提供基板結構，其中該基板結構包括一基板本體、至少一個第一模製區域及至少一個第二模製區域，該基板本體具有一第一表面及與該第一表面相對之一第二表面，且該基板本體界定貫穿該基板本體之至少一個第一通孔，該第一模製區域位於該基板本體之該第一表面上，且該第二模製區域位於該基板本體之該第二表面上； (b) 提供一第一模具及一第二模具，其中該基板結構夾在該第一模具與該第二模具之間，該第一模具界定對應於該基板結構之該第一模製區域的至少一個第一空腔，該第二模具界定對應於該基板結構之該第二模製區域的至少一個第二空腔，其中該第一空腔經由該第一通孔與該第二空腔連通；及 (c) 將一封裝體施加至該第一空腔及該第二空腔，其中該封裝體覆蓋該第一模製區域及該第二模製區域，且該封裝體流過該第一通孔。
  11. 如請求項10之封裝方法，其中，在(a)中，該基板結構進一步包含至少一個第一晶片接合區域及至少一個第二晶片接合區域，該第一晶片接合區域位於該基板本體之該第一表面上，該第一晶片接合區域及該第一通孔位於該第一模製區域內，且該第一通孔位於該第一晶片接合區域之外；該第二晶片接合區域位於該基板本體之該第二表面上，其中該第二晶片接合區域及該第一通孔位於該第二模製區域內，且該第一通孔位於該第二晶片接合區域之外；且在(a)之後，該方法進一步包括： (a1) 分別在該第一晶片接合區域及該第二晶片接合區域上接合至少一個第一晶片及至少一個第二晶片； 且在(c)中，該封裝體覆蓋該第一晶片及該第二晶片。
  12. 如請求項10之封裝方法，其中在(a)中，該基板本體進一步包括貫穿該基板本體之至少一個第二通孔，且該第二通孔位於該第一模製區域及該第二模製區域之外；在(b)中，該第一模具進一步界定對應於該基板結構之該第二通孔且與該第一空腔連通的至少一個第一凹部，該第二模具進一步界定對應於該基板結構之該第二通孔且與該第二空腔連通的至少一個第二凹部；且其中在(c)中，該封裝體流過該第二通孔。
  13. 如請求項10之封裝方法，其中在(a)中，該基板本體進一步界定貫穿該基板本體之至少一個排氣通孔，且該排氣通孔位於該第一模製區域及該第二模製區域之外；且在(c)中，該排氣通孔用於排出該第一空腔及該第二空腔中之空氣。
  14. 如請求項10之封裝方法，其中在(a)中，該第一模製區域之尺寸不同於該第二模製區域之尺寸；且在(b)中，該第一空腔之尺寸不同於該第二空腔之尺寸。
  15. 如請求項10之封裝方法，其中在(a)中，該第一模製區域對應於多個第二模製區域及多個第一通孔，該多個第二模製區域彼此分離，且該多個第一通孔中之每一者位於一個對應的第二模製區域內；在(b)中，該第一模具界定對應於該基板結構之該第一模製區域的一個第一空腔，該第二模具界定對應於該基板結構之該多個第二模製區域的多個第二空腔，其中該多個第二空腔彼此不直接連通，且所有該多個第二空腔經由該多個第一通孔與該第一空腔連通。
  16. 如請求項10之封裝方法，其進一步包括： (d) 沿著穿過該第一通孔之切割線切割該基板結構及該封裝體。
  17. 一種半導體封裝結構，其包括： 一基板本體，其具有一第一表面及與該第一表面相對之一第二表面，且該基板本體界定貫穿該基板本體之至少一個第一通孔； 至少一個第一晶片，其位於該基板本體之該第一表面上； 至少一個第一封裝體，其位於該基板本體之該第一表面上，且覆蓋該第一晶片； 至少一個第二晶片，其位於該基板本體之該第二表面上； 至少一個第二封裝體，其位於該基板本體之該第二表面上，且覆蓋該第二晶片；及 至少一個第三封裝體，其位於該第一通孔中，其中該第三封裝體連接該第一封裝體與該第二封裝體，且該第三封裝體、該第一封裝體及該第二封裝體一體成型。
  18. 如請求項17之半導體封裝結構，其中該第一封裝體之尺寸與該第二封裝體之尺寸不同，使得該第一表面或該第二表面之一部分暴露。
  19. 如請求項17之半導體封裝結構，其中該第一通孔自該基板本體之側表面暴露。
  20. 如請求項17之半導體封裝結構，其中該基板本體具有側表面，該第一封裝體具有一側表面，該第二封裝體具有一側表面，該第三封裝體具有一側表面，且該基板本體、該第一封裝體、該第二封裝體及該第三封裝體之側表面基本上共面。
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110062584A1 (en) * 2008-05-09 2011-03-17 Masamichi Ishihara Three-dimensionally integrated semicondutor device and method for manufacturing the same
US20110101512A1 (en) * 2009-11-04 2011-05-05 Stats Chippac, Ltd. Semiconductor Package and Method of Mounting Semiconductor Die to Opposite Sides of TSV Substrate
US20150137339A1 (en) * 2013-11-20 2015-05-21 Samsung Electro-Mechanics Co., Ltd. Semiconductor package and method of manufacturing the same
US20170025319A1 (en) * 2015-07-24 2017-01-26 Infineon Technologies Americas Corp. Robust High Performance Semiconductor Package
US20170077022A1 (en) * 2011-12-30 2017-03-16 Deca Technologies Inc. Fully molded miniaturized semiconductor module

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110062584A1 (en) * 2008-05-09 2011-03-17 Masamichi Ishihara Three-dimensionally integrated semicondutor device and method for manufacturing the same
US20110101512A1 (en) * 2009-11-04 2011-05-05 Stats Chippac, Ltd. Semiconductor Package and Method of Mounting Semiconductor Die to Opposite Sides of TSV Substrate
US20170077022A1 (en) * 2011-12-30 2017-03-16 Deca Technologies Inc. Fully molded miniaturized semiconductor module
US20150137339A1 (en) * 2013-11-20 2015-05-21 Samsung Electro-Mechanics Co., Ltd. Semiconductor package and method of manufacturing the same
US20170025319A1 (en) * 2015-07-24 2017-01-26 Infineon Technologies Americas Corp. Robust High Performance Semiconductor Package

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