JP4454608B2 - 半導体集積回路装置の製造方法 - Google Patents

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Description

本発明は、半導体集積回路装置の製造技術に関し、特に、基板を用いた組み立てにおける樹脂成形に適用して有効な技術に関する。
従来の樹脂成形では、成形金型のエアーベント部にこのエアーベント部の開口度を調整する開口度調整手段が設けられ、さらに前記開口度調整手段を駆動させる駆動機構が設けられている（例えば、特許文献１参照）。
特開平１０−９２８５３号公報（図１）
多層配線基板等に半導体集積回路チップを搭載して、金型間に挿入して、トランスファーモールドを実行する場合、比較的厚み誤差の少ない一般のリードフレーム等と相違して、厚み誤差が比較的大きいため、各種の問題を生じる。
すなわち、薄すぎると上金型と基板周辺部との間に隙間を生じる結果、封止レジンの漏れが生じる。そこで、薄いものに合わせて、クランプ力を上げて基板を厚さの１パーセント程度押しつぶすようにして、漏れを防いであるが、これでは、逆に厚すぎる場合には、過剰な変形が基板に生じてしまう。
また、樹脂成形（樹脂封入）のときに、リードフレームの厚さに対応したデータを予め準備しておき、樹脂封入時にそのデータを入力して封入金型のエアーベント部の開口度調整手段を調整してエアーベント部の樹脂詰まりによるボイド等の発生を抑制することも考えられるが、このような樹脂封入では、リードフレームの厚さが変わるとその都度入力するデータの変更作業が発生するとともに、予め、フレーム厚に応じた開口度調整手段を調整するための入力データを準備しておかなければならないという問題が起こる。
また、リードフレームに比べて柔らかな樹脂製の基板を用いて樹脂封入する場合、基板の反りや配線有無などによって基板表面に凹凸が発生し易いが、前記樹脂封入では、基板の厚さや基板表面の形状変化に応じたエアーベント部の開口度調整を行うのは非常に困難であることが問題である。
また、複数枚の基板を１つの金型によって１回で樹脂封入しようとすると、先のようなやり方では、エアーベント部ごとに封入金型に開口度調整手段の駆動機構が必要となり、封入金型の構造が複雑になるとともに大型になることが問題である。
本発明の目的は、製品の歩留りの向上を図る半導体集積回路装置の製造方法を提供することにある。
また、本発明の目的は、製造コストの低減化を図る半導体集積回路装置の製造方法を提供することにある。
さらに、本発明の目的は、後工程での基板搬送時の不具合の発生を防ぐ半導体集積回路装置の製造方法を提供することにある。
また、本発明の目的は、金型クランプ力の低減化を図る半導体集積回路装置の製造方法を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
すなわち、本発明は、以下の工程を含む半導体集積回路装置の製造方法である。（ａ）キャビティ、および前記キャビティに通じるエアーベントを有する第１金型と、前記第１金型と対向する第２金型と、前記エアーベントに突出するように前記第１金型に設けられた可動ピンと、前記可動ピンと連結する可動ピン駆動用ばねとを備えた成形金型を準備する工程；（ｂ）半導体チップが搭載された多層配線基板を前記第２金型の金型面に配置する工程；（ｃ）前記（ｂ）工程の後、前記多層配線基板を前記第１金型と前記第２金型とでクランプする工程；（ｄ）前記（ｃ）工程の後、前記キャビティ内に封止用樹脂を充填する工程；ここで、前記可動ピンの先端には、エアーの通路となる溝が形成されており、前記（ｃ）工程では、前記第１金型と前記第２金型とをクランプすることで前記可動ピンの前記先端を前記多層配線基板に接触させ、さらに、前記第１金型と前記第２金型とをクランプすることで前記可動ピンを上昇させ、前記第１金型と前記第２金型とを閉じる。
さらに本願のその他の発明の概要を項に分けて以下に示す。すなわち、
１．以下の工程を含む半導体集積回路装置の製造方法：
（ａ）多層配線基板を準備する工程；
（ｂ）前記多層配線基板に半導体チップを搭載する工程；
（ｃ）前記半導体チップが搭載された多層配線基板を樹脂成形用の成形金型の金型面に配置した後、前記成形金型を閉じる工程；
（ｄ）前記成形金型のキャビティに通じて形成された複数のエアーベントそれぞれの深さを、各エアーベントごとに設けられた可動ピンをばねの圧力で押圧することにより、前記エアーベント側に突出させて一定にして前記キャビティ内に封止用樹脂を充填する工程。
２．以下の工程を含む半導体集積回路装置の製造方法：
（ａ）多層配線基板を準備する工程；
（ｂ）キャビティおよびこれに通じて形成された複数のエアーベントを有し、各エアーベントごとに可動ピンが設けられ、前記エアーベントにおける前記可動ピンのキャビティ側の深さが、前記可動ピンの外側より深く形成された樹脂成形用の成形金型を準備する工程；
（ｃ）前記多層配線基板に半導体チップを搭載する工程；
（ｄ）前記半導体チップが搭載された多層配線基板を前記成形金型の金型面に配置した後、前記成形金型を閉じる工程；
（ｅ）前記複数のエアーベントそれぞれの深さを、各エアーベントごとに設けられた前記可動ピンによって一定にして前記キャビティ内に封止用樹脂を充填する工程。
さらに、本願発明のその他の概要を項に分けて例示すると以下のごとくである。
３．以下の工程を含む半導体集積回路装置の製造方法：
（ａ）多層配線基板を準備する工程；
（ｂ）前記多層配線基板に半導体チップを搭載する工程；
（ｃ）前記半導体チップが搭載された多層配線基板を樹脂成形用の成形金型の金型面に配置した後、前記成形金型を閉じる工程；
（ｄ）前記成形金型のキャビティに通じて形成された複数のエアーベントそれぞれの深さを、各エアーベントごとに設けられた可動ピンによって一定にして前記キャビティ内に封止用樹脂を充填する工程。
４．３項に記載の半導体集積回路装置の製造方法であって、複数の可動ピンそれぞれの先端に溝が形成されており、前記キャビティへの樹脂充填時に、前記キャビティ内のエアーをそれぞれの可動ピンの溝を介して前記キャビティ外に逃がすことを特徴とする半導体集積回路装置の製造方法。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
基板の厚さに係わらずエアーベント深さを一定にして樹脂封止を行うため、キャビティ内の樹脂の未充填やレジン漏れあるいはウエルド不良などを防ぐことができ、製品の歩留りを向上させることができる。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
なお、以下ではシートモールド（上側シートの適用例）の適用例を主に説明するが、本発明はそれに限定されるものではない。シートを使用しない場合は、レジン漏れ等が起こりやすくなるので、本発明の適用の必要性がより大きい可能性がある。また、シートを適用した場合には、本発明とシートの相乗効果により、量産性とレジン漏れ等の防止効果が大幅に改善されると推測される。
本願において、「多層配線基板」等というときは、二層以上の配線基板を指すものとする。ここで二層とは、配線層が二層という意味である。また、配線とは通常の印刷配線のほか、ランドアレー、電極マトリクス等を含むものとする。また、本願で半導体集積回路装置、集積回路チップ、半導体チップ、半導体ペレット等と言うときは、シリコンウェハ上に作られるものだけでなく、特にそうでない旨明示された場合をのぞき、TFT 液晶等の他の基板上に作られるもの等も含むものとする。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なも
のではなく、一方は他方の一部または全部の変形例、詳細、補足説明などの関係にある。
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合などを除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良いものとする。
さらに、以下の実施の形態において、その構成要素（要素ステップなども含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合などを除き、必ずしも必須のものではないことは言うまでもない。
同様に、以下の実施の形態において、構成要素などの形状、位置関係などに言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合などを除き、実質的にその形状などに近似または類似するものなどを含むものとする。このことは前記数値および範囲についても同様である。
また、実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。
（実施の形態１）
図１は本発明の実施の形態１の半導体集積回路装置の製造方法で用いられる成形金型の金型開放時の構造の一例を示す拡大部分断面図、図２は図１のＡ−Ａ線に沿って切断した断面の構造を示す拡大部分断面図、図３は図１に示す成形金型の樹脂充填時のエアーベントの構造の一例を示す拡大部分断面図、図４は図３のＢ−Ｂ線に沿って切断した断面の構造を示す拡大部分断面図、図５は図１に示す成形金型の上型の可動ピン支持構造の一例を示す部分断面図、図６は図５に示す上型のキャビティ側の構造の一例を示す平面図、図７は図１に示す成形金型の下型の構造の一例を示す部分断面図、図８は図７に示す下型の金型面の構造の一例を示す平面図、図９は図５のＣ部の構造を示す拡大部分断面図、図１０は図６のＤ部の構造を示す拡大部分平面図、図１１は図１０のＥ−Ｅ線に沿って切断した断面の構造を示す拡大部分断面図、図１２は本発明の実施の形態１の半導体集積回路装置の製造方法で用いられる一括モールド用の成形金型の上型の構造の一例を示す平面図、図１３は図１２に示す上型と一対を成す下型の構造の一例を示す平面図、図１４は本発明の実施の形態１の半導体集積回路装置の製造方法によって組み立てられる半導体集積回路装置の構造の一例を示す断面図、図１５は本発明の実施の形態１の半導体集積回路装置の製造方法で用いられる多数個取り基板の構造の一例を示す平面図、図１６は本発明の実施の形態１の半導体集積回路装置の製造方法における樹脂成形時の基板とガイドピンの関係の一例を示す拡大断面図、図１７は本発明の実施の形態１の半導体集積回路装置の製造方法における樹脂成形後の基板構造の一例を示す平面図、図１８は本発明の実施の形態１の半導体集積回路装置の製造方法における樹脂成形後の個片化時のダイシングラインの一例を示す平面図、図１９は本発明の実施の形態１の半導体集積回路装置の製造方法における樹脂成形後のランナおよびカルの構造の一例を示す平面図、図２０は本発明の実施の形態１の半導体集積回路装置の製造方法における個片化後の構造の一例を示す平面図、図２１は本発明の実施の形態１の半導体集積回路装置の製造方法における個片化後の構造の一例を示す底面図、図２２は本発明の実施の形態１の半導体集積回路装置の製造方法によって組み立てられる変形例の半導体集積回路装置の構造を示す斜視図、図２３は図２２に示す半導体集積回路装置の構造を一部破断して示す側面図、図２４は図２２に示す半導体集積回路装置の製造において樹脂成形終了時点の構造の一例を示す平面図である。
本実施の形態１の半導体集積回路装置の製造方法は、基板を用い、かつこの基板に対して樹脂成形を行って基板上に封止体４４（図１４参照）が形成される半導体集積回路装置の組み立てを説明するものである。
前記半導体集積回路装置の一例として、本実施の形態１では、図１５に示すような多数個取り基板（基板）４０を用いて組み立てられるＣＳＰ（Chip Size Package)４３を取り上げて説明する。
図１４に示すＣＳＰ４３は、チップ積層タイプの薄型の半導体パッケージであり、その構造は、主面４１ａと裏面４１ｂを有し、かつ主面４１ａに図１５に示すチップ搭載領域４０ｂと複数の配線であるリード４１ｃとが形成された配線基板（基板）４１と、配線基板４１の主面４１ａのチップ搭載領域４０ｂに積層して搭載された２つの半導体チップ４と、各半導体チップ４のボンディング電極４ｂとこれに対応するリード４１ｃそれぞれとを接続する複数のワイヤ５と、２つの半導体チップ４および複数のワイヤ５を樹脂封止する封止体４４と、配線基板４１の裏面４１ｂに設けられた複数の外部端子である半田ボール４２とからなる。
また、ＣＳＰ４３は、それぞれにチップ搭載領域４０ｂを有する複数のデバイス領域（装置形成領域）４０ｃが主面４０ａにマトリクス配置で形成された多数個取り基板４０を用い、かつワイヤボンディング後の樹脂封止（樹脂成形）工程において、マトリクス配置された複数のデバイス領域４０ｃを成形金型６の１つのキャビティで覆って一括で樹脂封止（以降、このような樹脂封止方法を一括モールドと呼ぶ）した後、ダイシングによって個片化されて形成されたものである。
なお、配線基板４１は、例えば、ガラスエポキシ系などからなる樹脂基材上に銅などの配線が形成された薄型の基板である。
また、封止体４４は、例えば、エポキシ樹脂などであり、かつ樹脂成形によって形成されたものである。
さらに、ワイヤ５は、例えば、金線である。
次に、本実施の形態１の半導体集積回路装置の製造方法の樹脂封止工程で用いられる図１に示す第１金型である上型７と第２金型である下型８の構造について説明する。なお、第１金型と第２金型については、上型７が第２金型で、下型８が第１金型であってもよい。
まず、図１および図５に示すように上型７は、主にカルブロック７ａとキャビティブロック７ｂとから構成され、キャビティブロック７ｂには、樹脂封止時に多数個取り基板４０の主面４０ａを覆うことが可能な１つの一括用キャビティ７ｈが形成されている。
さらに、この一括用キャビティ７ｈの周囲には、図６に示すような複数のエアーベント７ｃ、複数のカル７ｄおよび複数のゲート７ｉが形成されている。そのうち、複数のゲート７ｉと複数のエアーベント７ｃは、長方形の一括用キャビティ７ｈの対向する長手方向の２辺に沿って互いに向かい合ってそれぞれ並んで形成されており、カル７ｄはゲート７ｉに近接して複数個形成されている。
また、上型７には、それぞれのエアーベント７ｃに突出して設けられた複数の可動ピン１と、樹脂充填後に成形金型６を開放する際に上型７を下型８から引き離すリターンピン７ｆとが配置されており、それぞれの可動ピン１は、多数個取り基板４０に対して9.８ニュートンから４９ニュートン（１〜５ｋｇ）程度の荷重を印加可能なように、図１に示すように可動ピン駆動用ばね２と連結し、かつそれぞれにエアーベント７ｃに突出して設けられている。
なお、本実施の形態１における成形金型６は、複数のエアーベント７ｃを有しており、樹脂成形時に基板厚さや凹凸などの基板表面の状態に係わらず、それぞれのエアーベント
深さを一定にして図３に示すように封止用樹脂９を充填して樹脂成形を行うものである。
そこで、各エアーベント７ｃに対応して先端がそれぞれのエアーベント７ｃに突出した可動ピン１が設けられており、各可動ピン１の先端には図１１に示すようなエアーの通路となる溝１ａが形成されている。
さらに、可動ピン１は、上型７内において、図３に示すように、金型クランプ時に多数個取り基板４０に対して、成形金型６のクランプ力（例えば、15万ニュートン、汎用装置の表示単位では約１５０００ｋｇ重／基板１枚；ここで前記基板のうち、クランプ力が作用する部分はモールドキャビティ外部周辺の幅１ミリ程度の環状領域で、151 ミリ×66ミリの長方形一括モールド基板を例に取ると148 ミリ×60ミリ、幅0.8 ミリで面積は352 平方ミリメータとなる）に比較して遥かに小さく、かつ基板を変形・損傷させない程度、例えば9.８ニュートンから４９ニュートン、汎用装置の表示では１〜５ｋｇ重程度（可動ピン１個あたりの値を示す。直径６ミリ可動ピンを例に取ると、この力が作用する部分は円筒の断面積であり、約２８平方ミリメータとなる）の荷重を印加するように可動ピン駆動用ばね２と連結されている。
これは、本実施の形態１の成形金型６の構造では、各エアーベント７ｃには直接レジン注入圧はかからないため、可動ピン１に対するばね力としては基板を軽く押圧する程度の荷重でよいとするものであり、したがって、可動ピン１に対しては9.８ニュートンから４９ニュートン（１〜５ｋｇ）程度の荷重を可動ピン駆動用ばね２によって印加するのみである。
さらに、可動ピン１は、その上下方向への可動量（図３および図９に示すＮ）が、例えば、１００〜２００μｍとなるように設けられている。
これにより、基板の厚さにばらつきが生じていたり、基板表面に基板の位置によって配線などによる凹凸が形成されている場合であっても、金型クランプ時に、それぞれの基板位置上でのエアーベント７ｃに突出する各可動ピン１の先端がそれぞれの基板位置での基板状態に自動的に対応して基板に密着する。
その際、各可動ピン１の上下方向の停止位置は、基板の厚さのばらつきや基板表面の凹凸などの状況によって異なっていても、各可動ピン１の先端に形成された溝１ａの深さが一定であれば、各エアーベント７ｃごとの深さを一定にすることができ、各エアーベント７ｃの深さを自動的に一定にして封止用樹脂９を充填させることができる。
ここで、エアーベント７ｃの深さについて説明する。
エアーベント７ｃは、キャビティ（一括用キャビティ７ｈ）から流路に可動ピン前部、可動ピン部（又はエアーベント主要部）、可動ピン後部、開放部の四つの部分に分類することが出来る。可動ピン前部について説明すると、樹脂基板の厚さの公差を、例えば、±３０μｍ程度とすると、その際、基板が最も厚い場合でも、深さを６０から７０μｍ程度とすると、実効的なエアーベント深さ３０から４０μｍ程度が確保できる（この場合、シートであるフィルム３を適用する場合は、深さは上金型面ではなく、図示のごとくシートの下面から測る。なお、シートなしの場合は、上金型面から測ることはいうまでもない。したがって、シートの通常厚さを５０μｍとするとモールド時には伸びの結果実際のシートの厚さは３０μｍ程度になると推測されるので、シートモールドの際には、機械的なエアーベント用の切り込みの深さは、上記値＋シートの実厚さとなる）。可動ピン部では、切り込みの深さを４０から５０μｍ程度に設定することで、自動的にその値が確保される。可動ピン後部は深さを５０から６０μｍ程度に設定すれば十分である。これは、可動ピン後部はすぐに１５０μｍ程度の深さを持つ開放部に連なっているからである。
すなわち、上記のようにすることで、エアーベント７ｃの主要部の実効的な深さを配線基板等（リードフレームを含む）の厚さに係わらず、一定になるようにすることで、クランプ力を過度に強く（例えば、上記の例では基板１枚あたり２５０００Kg重まで加重して基板を過度に変形させる）することなく、レジン漏れ等を有効に防止することが出来る。
また、基板が厚さの公差のマイナス方向に薄く形成されている場合にはレジン漏れが発生し易いが、本実施の形態１の成形金型６では、可動ピン１が金型面７ｇよりさらに突出するため、封止用樹脂９の漏れ（レジン漏れ）を塞き止めることができ、レジン漏れを防止できる。
なお、本実施の形態１の成形金型６では、図１に示すように、そのエアーベント７ｃにおける可動ピン１のキャビティ側（可動ピン前部）の深さ（Ｌ）と、可動ピン１の外側（可動ピン後部）の深さ（Ｍ）とで深さを変えており、可動ピン１のキャビティ側の方が可動ピン１の外側より深く形成されている。例えば、Ｌ＝６０から７０μｍ程度とし、Ｍ＝５０〜６０μｍ程度とすることが好ましい。
これにより、基板においてゲート７ｉからキャビティに至る付近で反りなどの変形が発生している場合であっても、基板によってゲート７ｉ付近のエアーベント７ｃを塞ぐことなくゲート７ｉ付近のエアーベント７ｃを確実に確保することができる。
次にエアーベント７ｃの幅について説明する。
本実施の形態１における成形金型６では、図１０に示すように、可動ピン１のキャビティ側のベント幅（Ｐ）を可動ピン１のピン径（Ｑ）より小さくしている。
言い換えると、可動ピン１のピン径（Ｑ）を、エアーベント７ｃにおける可動ピン１のキャビティ側のベント幅（Ｐ）より大きくする。
例えば、可動ピン１のピン径（Ｑ）を５ｍｍとすると、キャビティ側のベント幅（Ｐ）を４ｍｍ程度とし、可動ピン１より外側のベント幅（Ｓ）を５ｍｍ程度とし、さらに、可動ピン１の先端の溝１ａの幅（Ｒ）を２〜３ｍｍとすることが好ましい。
これにより、基板が、その厚さの公差のマイナス方向に薄く形成されている場合のレジン漏れを可動ピン１が塞き止めるため、封止用樹脂９の漏れ（レジン漏れ）を確実に防ぐことができる。
また、本実施の形態１の成形金型６では、その上型７に、成形金型６の開放時に可動ピン１をエアーベント側に突出させる図９に示す可動ピン突き上げピン（押し出しピン）７ｊが設けられている。
これにより、成形金型６の開放時に、可動ピン突き上げピン７ｊによって可動ピン１をエアーベント側に押し出してさらに突出させることができる。
この可動ピン突き上げピン７ｊは、突き上げピンホルダ７ｌによって保持されており、突き上げピンホルダ７ｌが可動ピン突き上げ用ばね７ｋのばね力で可動ピン突き上げピン７ｊを押圧可能なように設けられている。
これにより、成形金型６の開放時に可動ピン突き上げピン７ｊによって可動ピン１をエアーベント側に押し出すことにより、可動ピン１の周囲に封止用樹脂９が入り込んだ際にも可動ピン１の動作が悪くならないようにすることができ、可動ピン１の動作のメンテナンスを行うことができる。
また、本実施の形態１の成形金型６では基板上で樹脂成形を行うため、樹脂成形時に上側および下側のフィルム３（シート）をそれぞれの金型面７ｇ、８ｈに吸引して密着させるように上型７および下型８に複数の吸引孔７ｍ，８ｆが形成されている。このフィルム３は、基板の配線へのレジンの付着を防止したり、金型クランプ時の配線の損傷を防ぐためのものであり、樹脂成形時に上型７の金型面７ｇおよび下型８の金型面８ｈそれぞれにフィルム３を配置するとともに、それぞれのフィルム３を吸引孔７ｍ，８ｆを介して吸引して、さらに、成形金型６を所定の温度（例えば、約１８０℃）に加熱して、図１に示すようにそれぞれの金型面７ｇ、８ｈにフィルム３を密着させて樹脂の充填を行うものである。
なお、上型７においては、図１に示すように可動ピン１の近傍に吸引孔７ｍが形成されており、金型クランプ時前に吸引孔７ｍを介して吸引するとともに、成形金型６を所定温度に加熱してフィルム３を金型面７ｇに密着させることにより、図２に示すように、可動ピン１の先端の溝１ａにフィルム３を倣わせて密着させることができる。
したがって、フィルム３が金型面７ｇに配置されていても、図４に示す金型クランプ時に可動ピン１の先端に溝１ａを形成することができる。
なお、このような樹脂成形で使用するフィルム３は、例えば、フッ素系のフィルム材からなる薄膜のものであり、その厚さは、５０μｍ程度で、非常に柔軟なものである。
一方、成形金型６における下型８は、図７に示すように、主にポットホルダ８ｂやキャビティブロック８ｃから構成されており、ポットホルダ８ｂには、上型７の複数のカル７ｄに対応して複数のポット８ｄが形成され、それぞれのポット８ｄには、封止用樹脂９を押し出す図１６に示すプランジャ８ｇが配置されている。
また、下型８のキャビティブロック８ｃには、図８に示すように下型キャビティ８ｅが形成されているとともに、その金型面８ｈに配置される多数個取り基板４０などの基板を案内するガイドピン８ａが設けられている。
ここで、図１２は、２枚の多数個取り基板４０を１回で樹脂成形可能な上型７を示したものであり、一括封止用のカル７ｄの両側に２枚の多数個取り基板４０を配置させるための一括用キャビティ７ｈがそれぞれ形成されており、それぞれの一括用キャビティ７ｈのカル７ｄと反対側の辺に複数のエアーベント７ｃが並んで形成されている。各エアーベント７ｃは、一括用キャビティ７ｈにつながっており、樹脂充填時にエアーを逃がす構造と
なっている。さらに、各エアーベント７ｃには、可動ピン１が突出して配置されている。
また、図１３は、図１２の上型７と一対を成す下型８の構造を示すものである。
次に、本実施の形態１の半導体集積回路装置（ＣＳＰ４３）の製造方法について説明する。
まず、チップ搭載部を含むチップ搭載領域４０ｂと複数のリード４１ｃ（図１４参照）とをそれぞれに有した複数のデバイス領域４０ｃがマトリクス配置で形成された図１５に示す多数個取り基板４０を準備する。
その後、多数個取り基板４０の主面４０ａのデバイス領域４０ｃのチップ搭載領域４０ｂに接着剤などを介して半導体チップ４を搭載する。本実施の形態１のＣＳＰ４３は、チップ積層タイプであるため、ここでは、まず下段の半導体チップ４を各デバイス領域４０ｃのチップ搭載領域４０ｂに搭載し、続いて、下段の半導体チップ４の上に上段の半導体チップ４を搭載する。
チップ積層搭載終了後、ワイヤボンディングを行う。
すなわち、下段の半導体チップ４のボンディング電極４ｂとこれに対応するリード４１ｃ、および上段の半導体チップ４のボンディング電極４ｂとこれに対応するリード４１ｃとをワイヤ５によって接続する。
その後、樹脂モールディングを行う。
まず、上型７および下型８を、例えば、１８０℃の温度に加熱するとともに、図１に示すように、上型７および下型８それぞれにおいて、吸引孔７ｍ，８ｆからそれぞれ上側および下側のフィルム３を吸引してそれぞれの金型面７ｇ，８ｈに密着させる。
その際、上型７側では、各エアーベント７ｃに可動ピン１がその先端を突出させた状態で配置されており、フィルム３が吸引孔７ｍを介して吸引されると、フィルム３は、図１に示すように金型面７ｇの形状に倣うとともに、図２に示すように可動ピン１の先端の溝１ａの形状にも倣ってそれぞれに密着する。
一方、下型８側でもフィルム３は、金型面８ｈに密着する。
この状態で下型８の金型面８ｈ上に、半導体チップ４が搭載され、かつワイヤボンディング済みの多数個取り基板４０を配置する。その際、多数個取り基板４０は、図１６に示すようにガイドピン８ａによって位置決めされる。
さらに、上型７の１つの一括用キャビティ７ｈによって多数個取り基板４０の複数のデバイス領域４０ｃを一括で覆って成形金型６の上型７と下型８とを図３に示すように閉じてクランプする。
その際、各エアーベント７ｃでは可動ピン１が突出しているため、上型７と下型８が完全に閉じる僅か前に、まず可動ピン１の先端が多数個取り基板４０の主面４０ａに接触する。さらに、この直後に上型７と下型８が閉じる。その後、可動ピン１は常時可動ピン駆動用ばね２によってばね力が与えられているため、上型７と下型８のクランプ後においても各可動ピン１は多数個取り基板４０を下型８側に向かって押圧している。
つまり、金型クランプ力（例えば、１５万ニュートン：１５０００ｋｇ）に比べて可動ピン駆動用ばね２のばね力は遥かに小さい（例えば、9.８ニュートンから４９ニュートン：１〜５ｋｇ）ため、金型クランプ後も各可動ピン１で、各エアーベント７ｃにおいて多数個取り基板４０を下型８の金型面８ｈに対して押圧している。その際、押圧の荷重が非
常に小さいため、多数個取り基板４０が変形したり、損傷することを防ぐことができる。
これにより、各エアーベント７ｃにおけるエアーの通路は、可動ピン１の先端の溝１ａの深さや幅に起因し、各エアーベント７ｃにおける可動ピン１の溝１ａの深さや幅は同じであるため、各エアーベント７ｃにおいて基板厚さのばらつきや凹凸などの基板表面の状態に係わらず、図４に示すエアーベント構造を形成することができ、その結果、各エアーベント７ｃの深さを一定にすることができる。
その後、各エアーベント７ｃの深さを一定にした状態で、図１６に示すように封止用樹脂９をプランジャ８ｇによって押し出し、これにより、図３に示すように封止用樹脂９を一括用キャビティ７ｈ内に充填する。
樹脂充填時には、多数個取り基板４０が厚さのばらつきにおいて厚めに形成されていたとしても、各エアーベント７ｃが各可動ピン１の先端の溝１ａによって一定の深さ（可動ピン部の掘り込みの深さが、すなわち、エアーベント可動ピン部の深さとなる。シートモールドの場合は、可動ピン部の掘り込みの深さマイナスシートの実厚さが、すなわち、エアーベント可動ピン部の深さとなる）になるため、一括用キャビティ７ｈ内からエアーを
確実に逃がすことができ、封止用樹脂９の未充填（レジン未充填）を防ぐことができる。
また、多数個取り基板４０が厚さのばらつきにおいて薄めに形成されていたとしても、同様に各エアーベント７ｃが各可動ピン１の先端の溝１ａによって一定の深さになるため、レジン漏れの発生や封止体表面のボイド不良であるウエルド不良の発生を防ぐことができる。
したがって、これら不良の発生を低減できるため、製品の歩留りを向上させることができる。
特に、多数個取り基板４０が樹脂によって形成された基板の場合、基板の反りや配線有無などによる凹凸が発生し易いが、本実施の形態１の成形金型６では、基板表面の状態に係わらず各エアーベント７ｃの深さを一定にできる。
また、前記不良の発生を低減でき、歩留りが向上するため、樹脂封止終了後の外観検査において検査の流れがスムーズになり、外観検査のスループットの向上を図ることができる。
さらに、エアーベント７ｃにおいてレジン漏れの発生を防止できるため、多数個取り基板４０の主面４０ａにおいて許容範囲より外側へのレジン付着の発生を防ぐことができる。
これにより、樹脂封止終了後の後工程において、例えば、ダイサーのシュート（基板搬送治具）に多数個取り基板４０を配置する際に、レジン漏れによって基板外周部などに付着したレジンが引っ掛かってシュートに基板を配置できないというような不具合の発生を防ぐことができる。
また、本実施の形態１の成形金型６は、上型７に設けられた可動ピン１によって金型クランプ時に自動的に各エアーベント７ｃの深さを一定にする構造であるため、金型クランプ力としては、下型８の構造に関係なくレジン注入圧よりある程度大きな荷重を設定すれば良いことになる。その結果、金型クランプ力を従来より低減することができる。
したがって、金型クランプ力の低減化により、金型クランプ時に基板に掛かる荷重を低減できるため、基板にクラックが形成されたり、基板が変形するなどの不具合の発生を防ぐことができる。
また、上型７に設けられた可動ピン１によって基板の厚さに係わらず各エアーベント７ｃの深さを一定にできる金型構造であるため、多数個取り基板４０などの基板の厚さの許容範囲（公差）を緩和することができる。
これにより、基板のコストの低減化を図ることができ、ＣＳＰ４３などの半導体集積回路装置の製造コストの低減化を図ることができる。
以上により、樹脂封止を終了し、成形金型６を開いた後、樹脂封止済みの多数個取り基板４０を成形金型６内から取り出す。
この際、多数個取り基板４０の主面４０ａ上には、図１９に示すように、一括モールドによって形成された一括封止部４５が形成されており、さらに、ランナレジン４７、カルレジン４８、ゲートレジン４９などが形成されている。
その後、一括封止部４５からランナレジン４７、カルレジン４８、ゲートレジン４９などを取り除いて図１７に示す状態にし、さらに、多数個取り基板４０をデバイス領域４０ｃ単位に切断して個片化する。
その際、図１８に示すダイシングライン４６に沿ってダイシングを行って一括封止部４５といっしょに多数個取り基板４０を切断し、これにより、図２０に示すように個片化する。
その後、図２１に示すように、個片化されて形成された配線基板４１の裏面４１ｂに複数の半田ボール４２を取り付けてＣＳＰ４３の組み立て完成となる。
なお、半田ボール４２の取り付けは、前記ダイシングによる個片化の前に、多数個取り基板４０の状態で行ってもよい。
以上に説明したＣＳＰ４３の組み立てでは、樹脂封止時に金型内にフィルム３（シート）を配置して樹脂充填を行っている。したがって、樹脂充填時、上型７の金型面７ｇはフィルム３で覆われているため、エアーベント７ｃから繋がる可動ピン配置部には封止用樹脂９が入り込むことは無い。
これにより、前記可動ピン配置部に封止用樹脂９が詰まることはなく確実に可動ピン１を動作させることができる。
ただし、本実施の形態１の成形金型６は、リードフレームのような基板を用いた樹脂封止のようにフィルム３を用いない樹脂封止であっても使用することができる。その際には、前記可動ピン配置部に封止用樹脂９が入り込んでレジン詰まりにより可動ピン１が動作しなくなることも考えられるが、本実施の形態１の成形金型６は、その開放時に可動ピン突き上げピン７ｊによって可動ピン１をエアーベント側に強制的に押し出すことが可能となっている。
これによって、可動ピン１の周囲に封止用樹脂９が入り込んだ際にも可動ピン１の動作が悪くならないようにすることができ、可動ピン１の動作のメンテナンスを行うことができる。
また、金型クランプ力としては、下型８の構造に関係なくレジン注入圧よりある程度大きな荷重を設定すれば良いことになる。その結果、金型クランプ力を従来より低減することができる。
したがって、金型クランプ力の低減化により、金型クランプ時に基板に掛かる荷重を低減できるため、基板にクラックが形成されたり、基板が変形するなどの不具合の発生を防ぐことができる。
また、本実施の形態１の成形金型６は、上型７に設けられた可動ピン１によって金型クランプ時に自動的に各エアーベント７ｃの深さを一定にする構造であるため、フレーム厚に応じた開口度調整手段を調整するための入力データを予め準備しておくというような手間を省くことができ、樹脂封止の作業の簡略化を図ることが可能である。
さらに、本実施の形態１の成形金型６は、上型７に設けられた可動ピン１によって金型クランプ時に自動的に各エアーベント７ｃの深さを一定にする構造であるため、開口度調整手段の駆動機構のような大型の機構も不要となり、成形金型６の構造を簡単な構造にすることができる。
したがって、成形金型６の小型化を図ることができるとともに、成形金型６のコストの低減化を図ることができる。
次に、本実施の形態１の変形例について説明する。
図２２は、基板に多層配線基板５１を用いたＣＳＰ５０を示すものであり、その内部構造の一部を図２３に示す。
多層配線基板５１は、樹脂などから成る複数のコア材５１ｃを張り合わせて形成されたものであり、図２３に示す例では、２枚のコア材５１ｃを張り合わせ、かつ基板の主面５１ａと裏面５１ｂと内部の３つの層に銅パターン５１ｄを有している。
その際、主面５１ａと裏面５１ｂの銅パターン５１ｄは、スルーホール配線５１ｆなどを介して接続されている。さらに、主面５１ａと裏面５１ｂの銅パターン５１ｄは、それぞれ接続部を除いてレジスト膜５１ｅ（絶縁膜）によって覆われて絶縁されている。
図２３に示すＣＳＰ５０は、多層配線基板５１の主面５１ａに半導体チップ４がダイボンド材１０を介して搭載され、半導体チップ４の主面４ａのボンディング電極４ｂと多層配線基板５１の銅パターン５１ｄとがワイヤ５によって電気的に接続されており、裏面５１ｂの銅パターン５１ｄに外部端子である複数の半田ボール５３が設けられている。
さらに、半導体チップ４と複数のワイヤ５とが封止体５２によって樹脂封止されている。
また、図２４は、ＣＳＰ５０の組み立てにおける一括モールド後の多数個取り基板５４の状態を示すものであり、多数個取り基板５４上に一括封止部５５とエアーベントレジン５６とゲートレジン５７が形成されている。
したがって、ＣＳＰ５０は、その組み立ての樹脂封止工程において、図２４に示す多層配線構造の多数個取り基板５４を一括モールドで樹脂封止して一括封止部５５が形成され、その後、ダイシングによって個片化して形成される。
ＣＳＰ５０についても前記した本実施の形態１の半導体集積回路装置の製造方法によって組み立てることが可能であり、多層配線構造の多数個取り基板５４を用いた場合、単層構造の基板に比較してその厚さのばらつきが大きいため、基板厚さに係わらずエアーベント７ｃの深さを一定にして樹脂封止が行える本実施の形態１の半導体集積回路装置の製造方法は、非常に有効であるとともに、多数個取り基板５４の厚さの公差を緩和して多数個取り基板５４のコストを低減することができる。
さらに、図１４に示すＣＳＰ４３や図２２に示すＣＳＰ５０は、図１２および図１３に示す一括モールド用の金型を用いて一括モールドを行って組み立てられたものであるが、本実施の形態１の半導体集積回路装置の製造方法の場合、製品の品種が変わって基板の厚さが変わっても成形金型６を新規に形成する必要がなく、成形金型６の共有化を図ることができる。
これにより、製造コストの低減化を図ることができる。
（実施の形態２）
図２５は本発明の実施の形態２の半導体集積回路装置の製造方法で用いられる複数枚同時モールド用の成形金型の上型の構造の一例を示す平面図、図２６は図２５に示す上型と一対を成す下型の構造の一例を示す平面図、図２７は本発明の実施の形態２の半導体集積回路装置の製造方法における樹脂成形後の基板構造の一例を示す平面図、図２８は本発明の実施の形態２の半導体集積回路装置の製造方法によって組み立てられる半導体集積回路装置の構造の一例を示す断面図、図２９は図２８に示す半導体集積回路装置の構造の一例を示す底面図である。
本実施の形態２は、多数個取り基板６０を用いて組み立てられる半導体集積回路装置の製造方法に関するものであり、１つの金型に複数枚の基板を配置してこれら複数枚の基板を１回で樹脂封止するものである。
そこで、図２５は、複数基板同時モールド用の金型の上型７を示すものであり、ここでは、４枚の多数個取り基板６０を１回で樹脂封止可能な構造となっている。
図２５に示す上型７では、カル７ｄとランナ７ｅを介してつながる個別キャビティ７ｎには、それぞれランナ７ｅと反対側にエアーベント７ｃが形成され、実施の形態１の成形金型６と同様に、各エアーベント７ｃには可動ピン１が設けられており、実施の形態２の成形金型６についてもその可動ピン１は、実施の形態１の成形金型６のものと同様の動作を行う。
一方、図２６は、図２５に示す上型７と一対を成す下型８において、多数個取り基板６０を配置して樹脂封止を行った後の下型８の状態を示すものである。
図２６に示す多数個取り基板６０は、図２８に示すカード型パッケージ（半導体集積回路装置）５９の組み立てに用いられるものである。カード型パッケージ５９は、２つの半導体チップ４をカード用基板５８の主面５８ａ上に積層し、かつこれらに隣接して他の半導体チップ４が搭載された複数の半導体チップ４を有する構造のものであり、いずれの半導体チップ４もワイヤボンディングによってカード用基板５８に接続されている。
さらに、複数の半導体チップ４とワイヤ５とが封止体６１によって樹脂封止されており、かつカード用基板５８の裏面５８ｂには、図２９に示すように複数の外部接続用端子６４が形成されている。
また、図２７は、カード型パッケージ５９の組み立てにおける樹脂モールド後の多数個取り基板６０の状態を示すものであり、多数個取り基板６０の主面６０ａには各パッケージの封止体６１とエアーベントレジン６２とゲートレジン６３が形成されている。
なお、本実施の形態２のカード型パッケージ５９の組み立てについても実施の形態１の樹脂封止方法と同様の手順で樹脂封止を行うことが可能である。つまり、成形金型６の下型８の金型面８ｈ上に４枚の多数個取り基板６０を配置し、その後、成形金型６をクランプして樹脂充填を行う。その際、多数個取り基板６０の厚さに係わらずエアーベント７ｃの深さを一定にして樹脂封止を行うことが可能である。
したがって、本実施の形態２の半導体集積回路装置の製造方法によっても実施の形態１の効果と同様の効果を得ることができる。
さらに、各エアーベント７ｃに配置された可動ピン１によって多数個取り基板６０の厚さに係わらず各エアーベント７ｃの深さを一定にして樹脂封止を行うため、本実施の形態２のように１つの成形金型６で複数枚の基板を１回で樹脂封止する場合においても、基板間の厚さのばらつきの影響を受けずにこのばらつきを成形金型６で吸収するため、非常に有効である。
例えば、４枚の多数個取り基板６０のうち１枚だけが厚めに形成されているとすると、従来、１回で樹脂封止を行った際に他の３枚のモールドではレジン漏れが発生するが、本実施の形態２の半導体集積回路装置の組み立ての樹脂封止では、基板間の厚さのばらつきの影響を受けないため、実施の形態１の場合と同様に、レジン漏れ、レジン未充填およびウエルド不良という不具合の発生を防ぐことができる。
その結果、樹脂封止における製造コストの低減化を図ることができる。
本実施の形態２のその他の半導体集積回路装置の製造方法とこれによって得られる他の効果については、実施の形態１のものと同様であるため、その重複説明は省略する。
以上、本発明者によってなされた発明を発明の実施の形態１，２に基づき具体的に説明したが、本発明は前記発明の実施の形態１，２に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
例えば、前記実施の形態１，２では、半導体集積回路装置がＣＳＰ４３，５０およびカード型パッケージ５９の場合を説明したが、前記半導体集積回路装置は、基板を用いて樹脂封止を行って組み立てられる樹脂封止型のものであれば、ＢＧＡ（Ball Grid Array)やＬＧＡ（LandGridArray)などの他の半導体集積回路装置であってもよい。
また、前記実施の形態１，２では、上型７の可動ピン１がそれぞれのエアーベント７ｃに対応して個別に１つずつ設けられている場合を説明したが、前記可動ピン１は、いくつかの纏まったエアーベント７ｃに対して一体に形成された可動コマのような部材であってもよい。
さらに、基板としては、配線が形成された基板に係わらず、リードフレームのような金属板であってもよい。
本発明は、基板を用いた半導体集積回路装置の組み立てにおける樹脂成形に好適である。
本発明の実施の形態１の半導体集積回路装置の製造方法で用いられる成形金型の金型開放時の構造の一例を示す拡大部分断面図である。 図１のＡ−Ａ線に沿って切断した断面の構造を示す拡大部分断面図である。 図１に示す成形金型の樹脂充填時のエアーベントの構造の一例を示す拡大部分断面図である。 図３のＢ−Ｂ線に沿って切断した断面の構造を示す拡大部分断面図である。 図１に示す成形金型の上型の可動ピン支持構造の一例を示す部分断面図である。 図５に示す上型のキャビティ側の構造の一例を示す平面図である。 図１に示す成形金型の下型の構造の一例を示す部分断面図である。 図７に示す下型の金型面の構造の一例を示す平面図である。 図５のＣ部の構造を示す拡大部分断面図である。 図６のＤ部の構造を示す拡大部分平面図である。 図１０に示すＥ−Ｅ線に沿って切断した断面の構造を示す拡大部分断面図である。 本発明の実施の形態１の半導体集積回路装置の製造方法で用いられる一括モールド用の成形金型の上型の構造の一例を示す平面図である。 図１２に示す上型と一対を成す下型の構造の一例を示す平面図である。 本発明の実施の形態１の半導体集積回路装置の製造方法によって組み立てられる半導体集積回路装置の構造の一例を示す断面図である。 本発明の実施の形態１の半導体集積回路装置の製造方法で用いられる多数個取り基板の構造の一例を示す平面図である。 本発明の実施の形態１の半導体集積回路装置の製造方法における樹脂成形時の基板とガイドピンの関係の一例を示す拡大断面図である。 本発明の実施の形態１の半導体集積回路装置の製造方法における樹脂成形後の基板構造の一例を示す平面図である。 本発明の実施の形態１の半導体集積回路装置の製造方法における樹脂成形後の個片化時のダイシングラインの一例を示す平面図である。 本発明の実施の形態１の半導体集積回路装置の製造方法における樹脂成形後のランナおよびカルの構造の一例を示す平面図である。 本発明の実施の形態１の半導体集積回路装置の製造方法における個片化後の構造の一例を示す平面図である。 本発明の実施の形態１の半導体集積回路装置の製造方法における個片化後の構造の一例を示す底面図である。 本発明の実施の形態１の半導体集積回路装置の製造方法によって組み立てられる変形例の半導体集積回路装置の構造を示す斜視図である。 図２２に示す半導体集積回路装置の構造を一部破断して示す側面図である。 図２２に示す半導体集積回路装置の製造において樹脂成形終了時点の構造の一例を示す平面図である。 本発明の実施の形態２の半導体集積回路装置の製造方法で用いられる複数枚同時モールド用の成形金型の上型の構造の一例を示す平面図である。 図２５に示す上型と一対を成す下型の構造の一例を示す平面図である。 本発明の実施の形態２の半導体集積回路装置の製造方法における樹脂成形後の基板構造の一例を示す平面図である。 本発明の実施の形態２の半導体集積回路装置の製造方法によって組み立てられる半導体集積回路装置の構造の一例を示す断面図である。 図２８に示す半導体集積回路装置の構造の一例を示す底面図である。
符号の説明
１ 可動ピン
１ａ 溝
２ 可動ピン駆動用ばね（ばね）
３ フィルム
４ 半導体チップ
４ａ 主面
４ｂ ボンディング電極
５ ワイヤ
６ 成形金型
７ 上型（第１金型）
７ａ カルブロック
７ｂ キャビティブロック
７ｃ エアーベント
７ｄ カル
７ｅ ランナ
７ｆ リターンピン
７ｇ 金型面
７ｈ 一括用キャビティ
７ｉ ゲート
７ｊ 可動ピン突き上げピン（押し出しピン）
７ｋ 可動ピン突き上げ用ばね
７ｌ 突き上げピンホルダ
７ｍ 吸引孔
７ｎ 個別キャビティ
８ 下型（第２金型）
８ａ ガイドピン
８ｂ ポットホルダ
８ｃ キャビティブロック
８ｄ ポット
８ｅ 下型キャビティ
８ｆ 吸引孔
８ｇ プランジャ
８ｈ 金型面
９ 封止用樹脂
１０ ダイボンド材
４０ 多数個取り基板（基板）
４０ａ 主面
４０ｂ チップ搭載領域
４０ｃ デバイス領域（装置形成領域）
４１ 配線基板（基板）
４１ａ 主面
４１ｂ 裏面
４１ｃ リード
４２ 半田ボール
４３ ＣＳＰ（半導体集積回路装置）
４４ 封止体
４５ 一括封止部
４６ ダイシングライン
４７ ランナレジン
４８ カルレジン
４９ ゲートレジン
５０ ＣＳＰ（半導体集積回路装置）
５１ 多層配線基板（基板）
５１ａ 主面
５１ｂ 裏面
５１ｃ コア材
５１ｄ 銅パターン
５１ｅ レジスト膜
５１ｆ スルーホール配線
５２ 封止体
５３ 半田ボール
５４ 多数個取り基板（基板）
５５ 一括封止部
５６ エアーベントレジン
５７ ゲートレジン
５８ カード用基板（基板）
５８ａ 主面
５８ｂ 裏面
５９ カード型パッケージ（半導体集積回路装置）
６０ 多数個取り基板（基板）
６０ａ 主面
６１ 封止体
６２ エアーベントレジン
６３ ゲートレジン
６４ 外部接続用端子

Claims (8)

  1. 以下の工程を含む半導体集積回路装置の製造方法：
    （ａ）キャビティ、および前記キャビティに通じるエアーベントを有する第１金型と、前記第１金型と対向する第２金型と、前記エアーベントに突出するように前記第１金型に設けられた可動ピンと、前記可動ピンと連結する可動ピン駆動用ばねとを備えた成形金型を準備する工程；
    （ｂ）半導体チップが搭載された多層配線基板を前記第２金型の金型面に配置する工程；
    （ｃ）前記（ｂ）工程の後、前記多層配線基板を前記第１金型と前記第２金型とでクランプする工程；
    （ｄ）前記（ｃ）工程の後、前記キャビティ内に封止用樹脂を充填する工程；
    ここで、
    前記可動ピンの先端には、エアーの通路となる溝が形成されており、
    前記（ｃ）工程では、前記第１金型と前記第２金型とをクランプすることで前記可動ピンの前記先端を前記多層配線基板に接触させ、さらに、前記第１金型と前記第２金型とをクランプすることで前記可動ピンを上昇させ、前記第１金型と前記第２金型とを閉じる。
  2. 請求項１記載の半導体集積回路装置の製造方法であって、
    前記エアーベントにおいて、前記可動ピンよりも前記キャビティ側に位置する第１部分に形成された溝の深さ（Ｌ）は、前記可動ピンよりも前記キャビティとは反対側に位置する第２部分に形成された溝の深さ（Ｍ）よりも深く形成されていることを特徴とする半導体集積回路装置の製造方法。
  3. 請求項１記載の半導体集積回路装置の製造方法であって、
    前記（ｂ）工程の前に、前記第１金型と前記第２金型との間にフィルムを配置し、前記第１金型に形成された吸引孔を介して前記フィルムを吸引し、前記フィルムを前記第１金型の金型面に密着させることを特徴とする半導体集積回路装置の製造方法。
  4. 請求項３記載の半導体集積回路装置の製造方法であって、
    前記フィルムを吸引することで、前記可動ピンの前記先端に形成された前記溝に前記フィルムが倣うことを特徴とする半導体集積回路装置の製造方法。
  5. 請求項１記載の半導体集積回路装置の製造方法であって、
    前記第１金型には、押し出しピンが設けられており、
    前記成形金型を開いた状態では、前記可動ピンは前記押し出しピンにより前記エアーベント側に押し出されることを特徴とする半導体集積回路装置の製造方法。
  6. 請求項１記載の半導体集積回路装置の製造方法であって、
    前記エアーベントにおいて、前記可動ピンよりも前記キャビティ側に位置する第１部分の幅（Ｐ）は、前記可動ピンの径（Ｑ）よりも小さいことを特徴とする半導体集積回路装置の製造方法。
  7. 請求項１記載の半導体集積回路装置の製造方法であって、
    前記多層配線基板は、主面と、前記主面に形成されたチップ搭載領域と、前記主面に形成された複数のリードと、前記主面とは反対側の裏面とを有し、
    前記半導体チップは、前記多層配線基板の前記チップ搭載領域に搭載され、
    前記半導体チップの前記複数のボンディング電極は、複数のワイヤを介して前記配線基板の前記複数のリードとそれぞれ接続されていることを特徴とする半導体集積回路装置の製造方法。
  8. 請求項７記載の半導体集積回路装置の製造方法であって、
    前記（ｄ）工程の後、前記成形金型を開き、前記多層配線基板を前記成形金型から取り出し、前記多層配線基板の前記裏面に複数の外部端子を形成することを特徴とする半導体集積回路装置の製造方法。
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5192790B2 (ja) * 2007-11-28 2013-05-08 Ｔｏｗａ株式会社 基板の切断方法及び装置
JP5930394B2 (ja) * 2012-07-06 2016-06-08 アピックヤマダ株式会社 樹脂モールド装置
KR101482866B1 (ko) * 2013-07-23 2015-01-14 세메스 주식회사 반도체 소자 몰딩 장치
KR101482871B1 (ko) * 2013-07-29 2015-01-14 세메스 주식회사 반도체 소자 몰딩 장치
JP6218686B2 (ja) * 2014-07-17 2017-10-25 Ｔｏｗａ株式会社 基板切断装置および基板切断方法
US20180117813A1 (en) * 2016-11-02 2018-05-03 Asm Technology Singapore Pte Ltd Molding apparatus including a compressible structure
CN111391217B (zh) * 2020-03-20 2021-11-30 东莞市艾尔玛塑件科技有限公司 自动脱模式热转印模具及设备
CN112654133B (zh) * 2020-10-29 2022-04-12 东莞市东华鑫达精密电路有限公司 一种稳定的印刷线路板

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2693834B2 (ja) * 1989-08-21 1997-12-24 富士通株式会社 パッケージ成形用金型
JP2991126B2 (ja) * 1996-09-12 1999-12-20 日本電気株式会社 樹脂封止型半導体装置の製造装置及びその製造方法
US5971734A (en) * 1996-09-21 1999-10-26 Anam Semiconductor Inc. Mold for ball grid array semiconductor package
JP3207837B2 (ja) * 1998-07-10 2001-09-10 アピックヤマダ株式会社 半導体装置の製造方法および樹脂封止装置
JP3569224B2 (ja) * 2000-12-11 2004-09-22 アピックヤマダ株式会社 樹脂封止方法及び樹脂封止装置
JP3634261B2 (ja) * 2000-12-13 2005-03-30 Ｔｏｗａ株式会社 樹脂封止装置

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