JP2009044037A - 半導体集積回路装置の製造方法 - Google Patents

半導体集積回路装置の製造方法 Download PDF

Info

Publication number
JP2009044037A
JP2009044037A JP2007209090A JP2007209090A JP2009044037A JP 2009044037 A JP2009044037 A JP 2009044037A JP 2007209090 A JP2007209090 A JP 2007209090A JP 2007209090 A JP2007209090 A JP 2007209090A JP 2009044037 A JP2009044037 A JP 2009044037A
Authority
JP
Japan
Prior art keywords
resin
gate
package
mold
cavity
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2007209090A
Other languages
English (en)
Inventor
Bunji Kuratomi
文司 倉冨
Fukumi Shimizu
福美 清水
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Technology Corp
Original Assignee
Renesas Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Technology Corp filed Critical Renesas Technology Corp
Priority to JP2007209090A priority Critical patent/JP2009044037A/ja
Publication of JP2009044037A publication Critical patent/JP2009044037A/ja
Withdrawn legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06562—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking at least one device in the stack being rotated or offset
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/1533—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate
    • H01L2924/15331—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate being a ball array, e.g. BGA

Landscapes

  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

【課題】ＰＯＰ方式では全体の高さ（トップ・パッケージおよびボトム・パッケージ積層後の半田ボールを含む高さ、すなわち、全高）には規格があり、各部の寸法ばらつきにより、全高が規格はずれとなる恐れがある場合には、一般にボトム・パッケージの厚さを調整するため高さ方向に可変となるキャビティ面を有する中間型を提供する。
【解決手段】中間型１７のキャビティ面１７ｂに開口するゲート部１７ｄの注入口１７ｅを介して封止用樹脂をキャビティ１７ａ内に注入する工程と、封止体を形成する工程と、ゲート部１７ｄの樹脂流路１７ｈに充填されたゲートレジンを捻ることにより、ゲートレジンを回転させてゲート部１７ｄの注入口１７ｅでゲートレジンと封止体の天面とを切断分離する工程とを有する半導体装置の製造方法において、前記中間型１７の前記キャビティ面１７ｂは、高さ方向に可変となるように構成されている。
【選択図】図１１

Description

本発明は、半導体装置の製造方法に関し、特に、半導体パッケージの上に半導体パッケージを積層して成る半導体装置の組み立てに適用して有効な技術に関する。
日本特開２００１−３３８９３９号公報（特許文献１）には、上型と下型と中間型を備えたトップゲート型の樹脂封止装置を用いたキャビティ・ダウン型のBGAデバイス等のトランスファーモールドにおいて、ゲート部分のレジンを回転して除去する技術（ゲートブレーク方法）が開示されている。
特開２００１−３３８９３９号公報
製品の歩留まりの向上を図ることができる半導体装置として、ＰＯＰ（Package On Package) と呼ばれる半導体装置が知られている。ＰＯＰ方式は、半導体パッケージ（ボトムパッケージ）上に他の半導体パッケージ（トップパッケージ）を積み上げて成る半導体装置である。この構造であれば、それぞれの半導体パッケージごとに良品・不良品の選別を行い、良品同士を組み合わせて組み立てることで製品（ＰＯＰ）の歩留りを向上させることができる。ＰＯＰにおいて半導体パッケージ上に他の半導体パッケージを積層する場合、下段の半導体パッケージでは、基板上に搭載された半導体チップの周囲に、基板の主面側（上段）に積層される半導体パッケージとの電気的な接続を行うための複数のランドが配置されている。そのため、樹脂モールディング時に、半導体チップの周囲側面方向からゲート部を介して樹脂を注入することができない。したがって、半導体チップの天面（上面、表面）の上部に配置されたゲート部から樹脂を注入するトップゲート方式により樹脂モールディングを行って封止体を形成する。
そして、ＰＯＰ方式では全体の高さ（トップ・パッケージおよびボトム・パッケージ積層後の半田ボールを含む高さ、すなわち、全高）には規格があり、各部の寸法ばらつきにより、全高が規格はずれとなる恐れがある場合には、一般にボトム・パッケージの厚さを調整することで規格はずれを回避している。この場合、新たに中間型の作製が必要であり、多大の時間と費用を要することとなる。
代替方法として、液状レジンを使用する方法があるが、ＰＯＰ方式で使用するトランスファー・モールド用レジンと比較して非常に高価であり、量産プロセスとしても問題点が多い。
本発明の目的は、量産に適合した半導体装置の組み立て技術を提供することにある。
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
すなわち、本発明は、下型上に配線基板を配置する工程と、型締めを行った後、中間型のキャビティ面に開口するゲート部の注入口を介して封止用樹脂をキャビティ内に注入する工程と、封止体を形成する工程と、ゲート部の樹脂流路に充填されたゲートレジンを捻ることにより、ゲートレジンを回転させてゲート部の注入口でゲートレジンと封止体の天面とを切断分離する工程とを有する半導体装置の製造方法において、前記中間型の前記キャビティ面は、高さ方向に可変となるように構成されている。
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
すなわち、中間型のキャビティ面を高さ方向に可変とすることにより、ＰＯＰ方式における全高を容易に調整することができる。
〔実施の形態の概要〕
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。
１．以下の工程を含むＰＯＰ型半導体装置の製造方法：
（ａ）トップゲート型の金型を用いたトランスファー・モールドにより第１パッケージを形成する工程；
（ｂ）第２パッケージを形成する工程；
（ｃ）前記第１パッケージ上に、前記第２パッケージを搭載する工程、
ここで、前記金型は以下を含む：
（ｘ）上型；
（ｙ）下型；
（ｚ）キャビティ面およびそれに連結されたゲート部を有する中間型、
更にここで、前記中間型は、前記キャビティ面が上下方向に可変となるように構成されている。
２．請求項１記載の半導体装置の製造方法において、前記キャビティ面の高を調整することにより、ＰＯＰ型半導体装置の全高を調整する。
３．請求項１または２記載の半導体装置の製造方法において、前記工程（ａ）は、前記下型と前記中間型の間に配線基板を設置した状態で行われる。
４．請求項１から３記載のいずれか一つの半導体装置の製造方法において、前記中間型は以下を含む：
（ｘ）前記キャビティ面を含むキャビティ・インサート部；
（ｙ）前記キャビティ面の高を調整する単一または複数のキャビティ高さ調整ライナー部材。
５．請求項１から４記載のいずれか一つの半導体装置の製造方法において、前記工程（ａ）におけるゲートブレーク処理は、ゲート部レジンを回転させることによって行われる。
〔本願における記載形式・基本的用語・用法の説明〕
１．本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクション等に分けて記載するが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、記載の前後を問わず、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しを省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
２．同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、Ａ以外の要素を主要な構成要素のひとつとするものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、SiGe合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。
３．同様に、図形、位置、属性等に関して、好適な例示をするが、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、厳密にそれに限定されるものではないことは言うまでもない。
４．さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。
５．「ウエハ」というときは、通常は半導体装置（半導体集積回路装置、電子装置も同じ）をその上に形成する単結晶シリコンウエハを指すが、ＳＯＩウエハ、エピタキシャルウエハ、絶縁基板と半導体層等の複合ウエハ等も含むことは言うまでもない。最終的な分離前の半導体装置は本願では、「単位デバイス領域」と呼ぶことがある。
６．「チップ」または「ダイ」というときは、一般的にはウエハ分割工程(ブレードダイシング、レーザダイシングその他のペレタイズ工程)後の完全分離したものを指すが、本願では便宜上、分離前のチップ領域も同じ用語で示す。たとえば、いわゆるＤＢＧ(Dicing before Grinding)プロセスでは、ハーフカット・ダイシング後にグラインディングして最終的にチップに分離して、その状態でチップ裏面を保持用の粘着テープに貼り付けた後、剥離工程に進む。このような場合を含めて、たとえば「ウエハ」は分離されれば厳密にはすでにウエハではなく、チップ等も分離される前はチップ領域であってチップではないが、いつ分離されるかは個々のプロセスに依存するので、分離の前後を問わず、これらを包括して「ウエハ」、「チップ」または「ダイ」という。ここでは主としてシリコン系のチップを、例にとって説明するが、GaAs系のチップであってもよい。
７．「配線基板」というときは、一般的にはフレキシブル配線基板等を含む有機配線基板、セラミック配線基板、金属リードフレーム等の外、他のチップ、ウエハその他の薄膜状集積回路装置を指す。チップは配線基板上の単位デバイス領域内に設けられたダイ・ボンディング領域内に直接または他のチップを介して、ダイ・ボンディングされる。
８．本願で主に取り扱うトランスファー・モールドでは、金型は上金型と下金型が閉じたときにできる空間にできた各種の空間領域を用いてレジンを溶融、転送、注入、キュアー進行によって、レジン封止物を形成する。この過程を説明する際、前記各種の空間領域、すなわち、レジンタブレットを収容するポット部、このポット部に対向して設けられたスプルー(Sprue)部またはカル(Cull)部、カル部とキャビティ部をつなぐランナー部、ランナー部とキャビティ部の境界領域に形成されたゲート等の金型に関する部分と、封止レジンによる封止体（配線基板上の領域を含む）のそれらに対応する部分の間で参照番号を共用する場合がある。なお、基板上の領域のように明らかである場合を除き、封止体側を指す場合は、「ランナー部のレジン」等のように明示している。
また、封止技術においては、金型の金属部分が意味を持つのではなく、その空隙部に意味があるので、図に表示する場合に、一部で、金型の金属部分を省略して、充填部材のみを明示する場合がある。
９．トップゲート型の金型とは、一般にキャビティの端部（パーティング面に沿って）にあるゲート部をキャビティの内部領域の上部（天井）に配置したものである。
〔実施の形態の詳細〕
実施の形態について更に詳述する。各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
本願に類似の技術領域に関して本願発明者等による以下の先行出願がある。すなわち、日本特許出願第２００６−３５０４８０号（出願日２００６年１２月２６日）である。
（実施の形態１）
図１は本発明の実施の形態１の半導体装置の構造の一例を示す断面図、図２は図１に示す半導体装置に組み込まれる第１パッケージの構造の一例を示す平面図、図３は図２に示す第１パッケージの裏面の構造の一例を示す裏面図、図４は図２に示す第１パッケージの内部の構造の一例を封止体を透過して示す平面図、図５は図２に示す第１パッケージの構造の一例を示す断面図である。また、図６は図２に示す第１パッケージの組み立てにおいて樹脂モールディング後の構造の一例を示す平面図、図７は図２に示す第１パッケージの組み立てにおいて樹脂モールディング後の構造の一例を示す裏面図、図８は図２に示す第１パッケージの組み立てにおいて樹脂モールディング後のデバイスの構造の一例（パッケージ厚さが最小の場合）を示す側面図である。さらに、図９は図２に示す第１パッケージの組み立てで用いられる樹脂成形金型の中間型の構造の一例を示す断面図のゲート部拡大図（図１１のゲート部分の変形例でもある）、図１０は、図２に示す第１パッケージの組み立てにおいて樹脂モールディング後のデバイスの構造の一例（パッケージ厚さが中程度と最大レベルで厚い場合の場合）を示す側面図である。図１１は本発明の実施の形態１の要部（図９の全体図であり、ゲート部について変形例でもある）である中間型のキャビティ・インサート周辺の詳細構造を示す拡大部分断面図である。
本実施の形態においては、図１１に示すように、中間型１７のゲート部周辺がゲート部１７ｄを含むキャビティ・インサート部６３と複数のキャビティ高さ調整用ライナー６５，６６に分かれている。したがって、各種の厚さの多数の調整用ライナーを用意しておき、それを適宜、必要に応じて単一でまたは複数枚組み合わせて、キャビティ面１７bの高さを調整すると、キャビティ１７aの端部のテーパー面１７gの上端の垂直面６１で第１パッケージの厚さを調整することができる。そのように調整すると、結果として、最も薄いときは、パッケージの断面は図８のようになり、中間的な厚さの場合は、図１０の(a)のようになり、最大限厚い場合は図１０の(b)のようになる。このようにすることにより、新たに金型を用意する必要がないので、ＰＯＰ型半導体装置（ＰＯＰ型デバイス）の厚さ調整が簡単に行える。さらに、平面的に外形が同一で厚さだけが異なるパッケージ（第１パッケージ）を同一の金型で製造することも可能である。また、ゲート径が小さいため、レジンつまりのクリーニングの際に金型の破損が発生しやすいが、破損部分のみの交換で済むので、金型製作費が削減できる。特に図９のようにゲートの内面のみを別体とした構成では、特に交換部分の金型製作費を更に削減することができる。また、本実施の形態のように、第１パッケージ２の周辺部をテーパー面１７gと垂直面６１（最小厚さのときはこの面が実質的に存在しない）で構成して、厚さを調整しているので、調整部分でバリ等の発生を低減することが可能である。
また、図１２は図２に示す第１パッケージの組み立ての樹脂モールディング時の基板セット状態の一例を示す部分断面図、図１３は図２に示す第１パッケージの組み立ての樹脂モールディング時の中間型セット状態の一例を示す部分断面図、図１４は図２に示す第１パッケージの組み立ての樹脂モールディング時のタブレットセット状態の一例を示す部分断面図である。さらに、図１５は図２に示す第１パッケージの組み立ての樹脂モールディング時のレジン注入状態の一例を示す部分断面図、図１６は図２に示す第１パッケージの組み立ての樹脂モールディング時のレジンキュア状態の一例を示す部分断面図、図１７は図２に示す第１パッケージの組み立ての樹脂モールディング時のクランプ開状態の一例を示す部分断面図である。
また、図１８は図２に示す第１パッケージの組み立ての樹脂モールディング時の中間型及び基板取り出し状態の一例を示す部分断面図、図１９は図２に示す第１パッケージの組み立ての樹脂モールディング時のゲート回転ブレイク状態の一例を示す部分断面図、図２０は図２に示す第１パッケージの組み立ての樹脂モールディング時のゲート吸引排出状態の一例を示す部分断面図である。さらに、図２１は図２に示す第１パッケージの組み立ての樹脂モールディング時の中間型離型状態の一例を示す部分断面図、図２２は図２に示す第１パッケージの組み立ての樹脂モールディング時の中間型取り出し状態の一例を示す部分断面図、図２３は図２に示す第１パッケージの組み立てで用いられる樹脂成形金型のエアベントの構造の一例を示す裏面図である。
また、図２４は図２３のＡ−Ａ線に沿って切断した構造の一例を示す部分断面図、図２５は図２３のＢ−Ｂ線に沿って切断した構造の一例を示す部分断面図、図２６は図２に示す第１パッケージの組み立てで用いられる樹脂成形金型の変形例のエアベントレスの構造を示す裏面図、図２７は図２６のＡ−Ａ線に沿って切断した構造の一例を示す部分断面図、図２８は図２６のＢ−Ｂ線に沿って切断した構造の一例を示す部分断面図である。さらに、図２９は図２に示す第１パッケージの組み立てで用いられる基板の構造の一例を示す平面図、図３０は図２９のＡ−Ａ線に沿って切断した構造の一例を示す部分断面図、図３１は図２９に示す基板を用いた金型クランプ時の構造の一例を示す部分断面図である。また、図３２は図２に示す第１パッケージの組み立ての樹脂モールディング後のランナレジンとゲートレジンの構造の一例を示す平面図、図３３は図３２に示すランナレジンとゲートレジンの構造の一例を示す断面図である。
図１に示す本実施の形態１の半導体装置は、半導体パッケージ上に他の半導体パッケージを積層したＰＯＰ１とも呼ばれる積層型パッケージである。
すなわち、ＰＯＰ１は、１段目の半導体パッケージである第１パッケージ２上に接続用バンプ電極８を介して２段目の半導体パッケージである第２パッケージ３が積層されたものであり、第１パッケージ２には、例えば、制御回路を有するマイコンチップ（第１半導体チップ）６が組み込まれ、一方、第２パッケージ３には、例えば、２つのメモリチップ（第２半導体チップ）７が組み込まれている。
なお、ＰＯＰ１は、それぞれの半導体パッケージごとに良品・不良品の選別を行い、良品のパッケージ同士を組み合わせて組み立てる（積層する）ことで製品（ＰＯＰ１）の歩留りを向上させることができるという特徴を有した半導体パッケージである。
第１パッケージ２は、図１〜図５に示すように、配線基板４と、配線基板４の主面４ａ上にダイボンド材１３を介して接合されたマイコンチップ６と、マイコンチップ６の主面６ａの電極パッド６ｂと配線基板（第１配線基板）４の主面４ａのボンディングリード（第１ボンディングリード）４ｃとを電気的に接続する複数のワイヤ（第１ワイヤ）９と、マイコンチップ６及び複数のワイヤ９を樹脂封止する封止体（第１封止体）１０とを有している。さらに、配線基板４の裏面４ｂには複数の電極であるランド（第２ランド）４ｅが、図３に示すように、略格子状に配置されて設けられており、ＰＯＰ１の外部端子となる複数の半田ボール１２がそれぞれの第２ランド４ｅに接続されている。
また、図２及び図４に示すように、配線基板４の主面４ａ上の封止体１０が形成された外側の周囲、すなわち周縁部には、バンプ電極接続用の複数の電極であるランド（第１ランド）４ｄが形成されている。
一方、第１パッケージ２上に積層される第２パッケージ３は、図１に示すように、配線基板（第２配線基板）５と、配線基板５の主面５ａ上に搭載され、かつ積層された２つのメモリチップ７と、メモリチップ７それぞれの主面７ａの電極パッド７ｂと配線基板５の主面５ａのボンディングリード（第２ボンディングリード）５ｃとを電気的に接続する複数のワイヤ（第２ワイヤ）９と、２つのメモリチップ７及び複数のワイヤ９を樹脂封止する封止体（第２封止体）１１とを有している。さらに、配線基板５の裏面５ｂには複数の電極であるランド(第３ランド)５ｄがその周縁部に設けられている。
なお、第２パッケージ３の配線基板５の裏面５ｂの周縁部の複数のランド５ｄと、第１パッケージ２の配線基板４の主面４ａの周縁部の複数の第１ランド４ｄとは同じ位置、すなわち第１パッケージ２上に第２パッケージ３を配置した際に、両ランドが対向する位置に設けられている。
これにより、第１パッケージ２上に第２パッケージ３を積層するに当たり、図１に示すように、接続用バンプ電極８によって配線基板４の第１ランド４ｄと配線基板５のランド５ｄとを接続することが可能になる。すなわち、ＰＯＰ１において、下段側のマイコンチップ６と上段側のメモリチップ７とが中継用の接続用バンプ電極８さらにワイヤ９等を介して電気的に接続されている。なお、接続用バンプ電極８は、例えば、半田からなるバンプ電極である。
したがって、ＰＯＰ１においては、マイコンチップ６が半田ボール１２を介して外部との信号の送受信を行うとともに、メモリチップ７の動作を制御している。
なお、本実施の形態１のＰＯＰ１の第１パッケージ２における封止体１０は、樹脂封止工程において、マイコンチップ６の主面６ａの略中央部の上部に配置されたゲート部１７ｄ（図９参照）から樹脂を注入するトップゲート方式により樹脂モールディングが行われて形成されたものである。
すなわち、ＰＯＰ１においては、下段の第１パッケージ２では、配線基板４の主面４ａ上のマイコンチップ６の周囲には複数の第１ランド４ｄが形成されており、したがって、樹脂モールディング時に、マイコンチップ６の周囲側面方向にゲートを配置してこのゲートを介して側面側から樹脂を注入すると、一部の第１ランド４ｄが樹脂で汚れてしまう。この対策として、トップゲート方式を採用することで配線基板４の主面４ａの第１ランド４ｄを樹脂で汚すことなく樹脂モールディングを行うことができる。
次に、本実施の形態１の半導体装置（ＰＯＰ１）の組み立てについて説明する。
まず、ＰＯＰ１の下段側に配置される第１パッケージ２の組み立ての樹脂封止工程で用いられる樹脂成形金型について説明する。
図１２に示す樹脂成形金型１４は、第１パッケージ２の樹脂封止工程で用いられる成形金型の主要部を示すものであり、上型１５と、下型１６と、金型クランプ時にその間に配置される図１３に示す中間型１７とを備えている。
下型１６には、樹脂を押し出すプランジャ１６ｃと、プランジャ１６ｃが配置されたポット１６ｂが形成されており、金型クランプ時に、下型１６によって中間型１７を支持するため、中間型１７を配置するためのオフセット加工が施されている。
一方、上型１５には、複数のイジェクタピン１５ｄが可動自在に設けられている。さらに、上型１５の押圧面１５ａには、ゲート部１７ｄの樹脂流路１７ｈに連通するカル部１５ｂやランナ部１５ｃが形成されている。
また、中間型１７には、図８および図９に示すように、封止体１０を形成するキャビティ１７ａとキャビティ１７ａに連通するゲート部１７ｄとが形成されている。なお、樹脂成形金型１４はトップゲート方式であるため、ゲート部１７ｄの樹脂流路１７ｈの注入口１７ｅがキャビティ１７ａの主面（キャビティ面）１７ｂの中央部（封止体１０の天面１０ａの中央部に対応する位置）に開口している。
さらに、図９に示すように、ゲート部１７ｄの樹脂流路１７ｈは、キャビティ１７ａの主面１７ｂに向かうにつれて口径が小さくなるような円錐状に形成されている。注入口１７ｅの直径は、例えば、φ＝０．３〜０．８ｍｍ程度である。
また、本実施の形態１における樹脂硬化後のゲートブレイク工程は、ゲート部１７ｄの内周面１７ｆによって形成される樹脂流路１７ｈに充填されたゲートレジン２２（図１９参照）を捻って回転させることにより、ゲート部１７ｄの注入口１７ｅにおいてゲートレジン２２と封止体１０の天面（上面、表面）１０ａとを切断分離する。
そのため、本実施の形態１の樹脂成形金型１４は、図９に示す中間型１７のゲート部１７ｄの樹脂流路１７ｈを形成する内周面１７ｆに鏡面加工が施されている。ここで、前記鏡面加工は、Ｒｍａｘ０．０５〜０．８ｓの範囲の面粗さで仕上げ加工されたものであり、中間型１７のキャビティ１７ａの主面１７ｂより面粗さが低いものである。
これにより、前記鏡面加工で形成された内周面１７ｆとの間でゲートレジン２２を抵抗なく滑らせて回転させることができるため、ゲート部１７ｄ内に樹脂の一部が残留する問題、あるいは第１パッケージ２の封止体１０の一部がゲートレジン２２と一体となって引き剥がされる問題が発生することなく、ゲートレジン２２と封止体１０の天面１０ａをブレイクすることができる。
一方、中間型１７におけるキャビティ１７ａの主面（キャビティ面）１７ｂとこれに連続するテーパ面１７ｇは、ゲート部１７ｄの内周面１７ｆより粗い面となるように、梨地加工で形成されている。すなわち、中間型１７のゲート部１７ｄの内周面１７ｆは鏡面加工で形成され、かつキャビティ１７ａの主面１７ｂとテーパ面１７ｇは梨地加工で形成されている。したがって、中間型１７には鏡面加工されている面と梨地加工されている面とがある。
ここで、中間型１７におけるキャビティ１７ａの主面（キャビティ面）１７ｂとこれに連続するテーパ面１７ｇに、鏡面加工ではなく梨地加工を施している理由としては、樹脂モールディング工程により形成された封止体１０を樹脂成形金型１４のキャビティ１７ａから容易に離型するためである。もし、キャビティ１７ａの主面１７ｂに鏡面加工が施されていると、形成された封止体１０とキャビティ１７ａの主面１７ｂの接触面積（接触領域）が多くなるため、封止体１０とキャビティ１７ａの主面１７ｂの密着力が高くなる。簡略すると、垂直方向に対する密着力が高くなる。これにより、封止体１０が形成された第１パッケージ２の離型性が低下してしまう。これに対し、キャビティ１７ａの主面１７ｂに梨地加工を施す、すなわち微細な凹凸を形成しておけば、封止体１０とキャビティ１７ａの主面１７ｂの接触面積（接触領域）が鏡面加工の場合に比べ少なくなるため、封止体１０とキャビティ１７ａの主面１７ｂの密着力も低くなる。簡略すると、垂直方向に対する密着力が低くなる。これにより、封止体１０が形成された第１パッケージ２の離型性を向上することが可能である。
このとき、封止体１０の離型性を考慮するのであれば、中間型１７のゲート部１７ｄ内に形成されるゲートレジン２２の離型性も考慮して、ゲート部１７ｄの内周面１７ｆに、鏡面加工ではなく梨地加工を施した樹脂成形金型１４を使用することが考えられる。ゲート部１７ｄの内周面１７ｆに梨地加工を施せば、各面（ゲート部１７ｄの内周面１７ｆとキャビティ１７ａの主面１７ｂ）の加工方法が統一されるため、低コストで容易に樹脂成形金型１４の設計・製造が可能である。
しかしながら、本願発明者は、ゲートレジン２２を封止体１０から分離するゲートブレイク工程に着目した。その結果、ゲート部１７ｄ内に樹脂の一部が残留する問題、あるいは第１パッケージ２の封止体１０の一部がゲートレジン２２と一体となって引き剥がされる問題が発生することがわかった。
そこで、本願発明者は、更に、ゲートレジン２２を回転させてブレイクする方式について検討した。しかしながら、上記したように、ゲート部１７ｄの内周面１７ｆに梨地加工が施されていると、摩擦応力の影響で回転動作が困難となる。これに対し、鏡面加工が施された内周面１７ｆは、垂直方向に対する密着力は高いものの、水平方向に対する密着力は梨地加工が施された場合に比べ低いため、ゲートレジン２２を回転させても摩擦応力の影響を受け難い。
そこで、本実施の形態１では、キャビティ１７ａの主面（キャビティ面）１７ｂには梨地加工を施し、ゲートレジン２２を回転させるゲート部１７ｄの内周面１７ｆには、梨地加工が施された面の粗さよりも低い面を形成することができる、形鏡面加工を施している。
さらに、中間型１７のキャビティ・インサート６３のゲート部１７ｄは、図９に示すように、キャビティ・インサート６３と別ピースで形成された挿入ブロックであってもよいし、あるいは、図１１に示すように、予めキャビティ・インサート６３と一体方式で形成されたものであってもよい。
また、図９に示すように、ゲート部１７ｄの先端部は、キャビティ１７ａ内の主面１７ｂ側に僅かに突出している。すなわち、ゲート部１７ｄは、キャビティ１７ａ内の主面１７ｂ側に僅かに突出する突出部１７ｉを有している。この突出部１７ｉのキャビティ１７ａ側への突出量（Ｔ）は、例えば、Ｔ＝５０μｍ程度である。
このように、ゲート部１７ｄの先端がキャビティ１７ａ側に突出していることにより、ゲートブレイク時に、封止体１０の天面１０ａの内部方向でゲートレジン２２と封止体１０とをブレイクすることができる。すなわち、ゲートブレイクを施した後の第１パッケージ２における封止体１０の一部が、封止体１０の天面１０ａより上方側（外側、第２パッケージが積層される側）に突出するのを阻止できる。
これは、第１パッケージ２の封止体１０の天面１０ａと第２パッケージ３の配線基板５の裏面５ｂとの隙間は非常に狭いため、ブレイク後のレジンが封止体１０の天面１０ａより上方に突出すると配線基板５の裏面５ｂに接触する可能性が高い。しかしながら、本実施の形態１のように、ゲート部１７ｄの先端部をキャビティ１７ａの主面１７ｂよりもマイコンチップ６側に突出させておくことで、ブレイク後のレジンが封止体１０の天面１０ａより上方に突出することを阻止できる。
その結果、封止体１０形成後には、図８又は図１０に示すように、封止体１０の天面１０ａの略中央部に凹んだ凹部１０ｂが形成される。
次に、本実施の形態１の半導体装置（ＰＯＰ１）の組み立てについて説明する。ここでは、図６及び図７に示す複数のデバイス領域２７ａがマトリクス配置された多数個取り基板（配線基板）２７を用いてＰＯＰ１を組み立てる場合について説明する。多数個取り基板２７の外周部には、複数の位置決め用の貫通孔２７ｂが形成されている。
また、ＰＯＰ１の組み立ての樹脂モールディング工程においては、ハロゲンフリーレジンを採用する場合を説明する。ハロゲンフリーレジンを用いることにより、ハロゲン物質を含まないため、環境に対して配慮した（優しい）樹脂モールディングを実施することができる。さらに、難燃性のハロゲンフリーレジンを用いることにより、樹脂モールディングにおける製造コストを低減することができる。
まず、多数個取り基板２７の複数のデバイス領域２７ａ上にマイコンチップ６を搭載する。
その後、図１に示すように、マイコンチップ６の電極パッド６ｂと配線基板４（多数個取り基板２７）のボンディングリード４ｃとをワイヤ９で電気的に接続する。すなわち、第１パッケージ２のワイヤボンディングを行う。
その後、図１２に示すように、マイコンチップ６が搭載され、かつワイヤボンディング済みの多数個取り基板２７を樹脂成形金型１４の下型１６上に配置する基板セットを行う。ここでは、搬送ブロック１８の支持部１８ａによって保持されて搬送された多数個取り基板２７を、下型１６のオフセットされた押圧面１６ａ上に、位置決めピン１６ｄによって位置決めして配置する。
その後、図１３に示すように、搬送ブロック１８の支持部１８ａによって保持されて搬送され、かつ予め外部で１５０℃前後に加熱された中間型１７を下型１６上に配置する。配置後、上型１５、中間型１７及び下型１６を所望の温度（例えば、１７０〜１８０℃）に加熱する（本加熱）。すなわち、中間型１７が１７０〜１８０℃に確実になるように、予め外部で１５０℃前後に予備加熱しておき、予熱状態の中間型１７を下型１６上に配置する。これにより、製造ＴＡＴを簡略化することができ、更には、形成されるゲートレジン２２を確実に硬化させることができる。上型１５、中間型１７及び下型１６の加熱には時間を要する。そのため、もし、中間型１７の加熱温度が所望の温度に達していない状態で樹脂モールディング工程を行うと、形成されるゲートレジン２２は完全に硬化しきらないため、脆い状態となり、後の回転動作によるゲートブレイクが困難となる。
上型１５、中間型１７及び下型１６を、例えば、１７０〜１８０℃に本加熱した後、上型１５と下型１６とでその間に中間型１７を配置した状態で金型クランプする直前に、図１４に示すように、タブレット搬送部２０によってタブレット１９を搬入し、下型１６のポット１６ｂ内にタブレット１９を配置する。
タブレット１９の配置後、直ちに上型１５と下型１６で中間型１７を挟んで金型クランプ（型締め）を行い、この状態で、図１５に示すように、金型温度によって溶融した封止用樹脂２１を樹脂成形金型１４の下型１６のポット１６ｂ内に配置されたプランジャ１６ｃによって押し出す。その後、プランジャ１６ｃによって押し出された封止用樹脂２１を、中間型１７のキャビティ１７ａによって形成される封止体１０の天面１０ａに対応する主面１７ｂに開口するゲート部１７ｄの注入口１７ｅを介してキャビティ１７ａ内に注入する。
すなわち、金型温度で封止用樹脂（樹脂）２１を溶融しながらプランジャ１６ｃで封止用樹脂２１を押し出し、さらに、上型１５の押圧面１５ａに形成されたカル部１５ｂ、ランナ部１５ｃ及び中間型１７のゲート部１７ｄの樹脂流路１７ｈの注入口１７ｅを介してそれぞれのキャビティ１７ａ内に封止用樹脂２１を充填していく。
なお、本実施の形態１で用いる封止用樹脂２１は、熱硬化性で、かつ難燃性のハロゲンフリーレジンである。
各キャビティ１７ａに封止用樹脂２１を充填した後、図１６に示すように、封止用樹脂２１を硬化させて封止体１０を形成する。ここでは、例えば、１００秒程度そのまま放置し、金型上で封止用樹脂２１をプリキュア（仮硬化または半硬化）させる。
ここで、本実施の形態１の樹脂成形金型１４の中間型１７における樹脂充填時のエアベントについて説明する。
図２３〜図２５は、中間型１７におけるエアベント構造の一例を示すものである。図２３に示す中間型１７は、キャビティ１７ａの外側の周囲に、配線基板４（多数個取り基板２７）の主面４ａの周縁部を押圧する押圧面１７ｃを有しており、押圧面１７ｃにおける配線基板４の主面４ａの周縁部に形成された第１ランド４ｄ間に対応する箇所に凹状のエアベント１７ｊが形成されている。エアベント１７ｊは、図２３に示すように、キャビティ１７ａの４つのコーナ部それぞれから対角線上で外方に向かって延在し、途中で２つに分岐して中間型１７の外部に開口している。
この場合の凹状のエアベント１７ｊの深さは、例えば、３０〜４０μｍであり、配線基板４の第１ランド４ｄを避けた位置に形成されている。したがって、金型クランプ時、図２４に示すように、それぞれの第１ランド４ｄ上は中間型１７の押圧面１７ｃで覆われ、樹脂充填時に、仮に第１ランド４ｄ上に樹脂が回り込んでも表面張力により第１ランド４ｄまでは到達しない。樹脂充填時には、凹状のエアベント１７ｊからキャビティ１７ａ内のエアを確実に排除することができ、エアベント１７ｊ内でのボイド溜まりの発生を防ぐことができる。
また、図２６〜図２８は、中間型１７におけるエアベントレス構造の一例を示すものである。図２６に示す中間型１７は、キャビティ１７ａの外側の周囲に、配線基板４（多数個取り基板２７）の主面４ａの周縁部を押圧する押圧面１７ｃを有しており、押圧面１７ｃは、配線基板４の主面４ａの周縁部に形成された複数の第１ランド４ｄそれぞれに対応して突出した複数の凸部１７ｋに形成されている。
すなわち、中間型１７のキャビティ１７ａの周囲に押圧面１７ｃが形成され、さらにこの押圧面１７ｃが、配線基板４の複数の第１ランド４ｄそれぞれに対応して形成された凸部１７ｋに設けられている。したがって、凸部１７ｋの周囲には凹んだ凹部１７ｍが形成されており、この凹部１７ｍの凹み量（凸部１７ｋの突出量）は、例えば、１５〜２０まいくろμｍである。
これにより、金型クランプ時、図２７に示すように、それぞれの第１ランド４ｄ上は各凸部１７ｋの押圧面１７ｃによって覆われ、キャビティ１７ａ内に封止用樹脂２１を注入する際には、各凸部１７ｋの周囲の凹部１７ｍに樹脂バリが形成されるとともに、この凹部１７ｍからキャビティ１７ａ内のエアを確実に排除することができる。その結果、エアベント１７ｊ内でのボイド溜まりの発生を防ぐことができる。
なお、凹部１７ｍはその凹み量がエアベントに比較して少ないため、エアベントではない。したがって、図２６〜図２８に示す中間型１７はエアベントレス構造である。
また、図３１に示す中間型１７は、エアベントレス構造の変形例を示すものである。図３１に示す中間型１７は、キャビティ１７ａの外側の周囲に、配線基板４の主面４ａの周縁部を押圧する平坦な押圧面１７ｃを有しており、押圧面１７ｃには凹凸は形成されていない。すなわち、図３１に示す中間型１７もエアベントレス構造である。そこで、本変形例では、基板側にエアベントを形成する。つまり、図２９及び図３０に示すように、配線基板４の主面４ａの周縁部の複数の第１ランド４ｄ間において、コア材４ｇ上に設けられた絶縁膜であるレジスト膜４ｆに凹状のエアベント４ｈが設けられている。
これにより、キャビティ１７ａ内に封止用樹脂２１を注入する際には、配線基板４の主面４ａの周縁部のレジスト膜４ｆに形成された凹状のエアベント４ｈからエアーを逃がす。その結果、エアベント１７ｊ内でのボイド溜まりの発生を防ぐことができる。また、図３１に示すように、中間型１７の押圧面１７ｃを平坦に形成できるため、金型におけるエアベント洗浄の作業を無くすことができる。これにより、樹脂モールディングの作業効率を向上させることができる。
次に、図１７に示すように、金型を１００秒程度放置して金型上で封止用樹脂２１をプリキュア（仮硬化または半硬化）させた後、金型を開放（型開き）する。すなわち、カルレジン２３及びランナレジン２４に対してイジェクタピン１５ｄを押し当てて上型１５を上方に離型させ、これによって型開きを行う。
なお、本実施の形態１の樹脂成形金型１４では、上型１５の押圧面１５ａにおいて、一列に繋がったランナ部１５ｃに第１凸部１５ｅと第２凸部１５ｆが形成されている。これにより、樹脂硬化後のランナレジン２４に第１スリット２４ａと第２スリット２４ｂが形成される。すなわち、図１７、図３２及び図３３に示すように、複数のゲート部１７ｄそれぞれの樹脂流路１７ｈに連通するランナ部１５ｃに充填されるランナレジン２４に、各ゲートレジン２２との分離の起点となる第２スリット２４ｂが形成され、さらに、ゲートレジン２２上に形成されるランナレジン２４に第１スリット２４ａが形成される。つまり、カルレジン２３に繋がるランナレジン２４において、隣接するゲートレジン２２を繋ぐ箇所に分離の起点となる第２スリット２４ｂが形成され、さらにゲートレジン２２上にゲートレジン２２を回転させるための第１スリット２４ａが形成される。
これら第１スリット２４ａ及び第２スリット２４ｂがランナレジン２４に形成されたことで、ゲートブレイク時に、ゲートレジン２２を容易にかつ滑らかに回転・分離することができる。
金型の型開き後、封止用樹脂２１が半硬化の状態で、図１８に示すように、配線基板４（多数個取り基板２７）を中間型１７ごと上型１５と下型１６から取り出す。ここでは、搬送ブロック１８の支持部１８ａによって中間型１７を把持し、中間型１７ごと配線基板４と封止用樹脂２１（カルレジン２３、ランナレジン２４及びゲートレジン２２）を取り出す。
さらに、取り出した中間型１７と配線基板４と前記封止用樹脂２１を、図１９に示すように、ブレイク用ステージ２６上に移載し、ブレイク用ステージ２６上で封止用樹脂２１を完全硬化させる。すなわち、下型１６上では熱があるため封止用樹脂２１を完全硬化させることはできない。封止用樹脂２１が完全硬化していないと、ゲートブレイクもできない。したがって、半硬化状態の封止用樹脂２１を別のステージであるブレイク用ステージ２６に移載することで封止用樹脂２１を冷やすことができ、封止用樹脂２１を完全硬化させることができる。これにより、ゲートブレイク時に、樹脂が分離し易くなる。
封止用樹脂２１を完全硬化させた後、ブレイク用ステージ２６上でゲートレジン２２と封止体１０の天面１０ａとを切断分離する。その際、図９に示すゲート部１７ｄの内周面１７ｆによって形成される樹脂流路１７ｈに充填されたゲートレジン２２を捻って回転させることにより、ゲート部１７ｄの注入口１７ｅ付近でゲートレジン２２と封止体１０の天面１０ａ（図８又は図１０参照）とを切断分離する。
ゲートブレイク時には、図１９に示すように、ゲートブレイクブロック２５の回転部２５ａの先端の凸部２５ｂをランナレジン２４のゲートレジン２２上の第１スリット２４ａにはめ込む。その後、回転部２５ａを回転させてゲートレジン２２に回転トルク（捩じり）による捻りを付与する。これにより、隣り合ったゲートレジン２２間のランナレジン２４に形成された第２スリット２４ｂでランナレジン２４が切断されるとともに、ゲートレジン２２の捻りによって付与される回転トルク（捩じり）がゲートレジン２２の最も細い箇所、すなわち、注入口１７ｅ付近に集中してかかり、ゲート部１７ｄの注入口１７ｅ付近でゲートレジン２２と封止体１０の天面１０ａとを切断分離できる。
なお、本実施の形態１では、図９に示すゲート部１７ｄの樹脂流路１７ｈを形成する内周面１７ｆが鏡面加工で形成されているため、ゲートブレイク時に、ゲートレジン２２を滑らかに回転させることができ、封止体１０における一部の樹脂を引き剥がすことなく注入口１７ｅ付近で封止体１０とゲートレジン２２とを切断・分離できる。
また、図９に示すように、ゲート部１７ｄの先端部は、キャビティ１７ａ内の主面１７ｂ側に僅かに突出しているため、ゲートブレイク後に封止体１０には、図８又は図１０に示すように、その天面１０ａの略中央部に凹んだ凹部１０ｂが形成される。
その後、図２０に示すように、中間型１７上に残存するランナレジン２４の樹脂屑を、ゲートブレイクブロック２５のクリーナ部２５ｃで集塵して吸い取る。
その後、図２１に示すように、中間型１７で摺動する複数の離型ピン１７ｎによって配線基板４（多数個取り基板２７）を押圧して中間型１７と封止体１０を離型する。すなわち、ブレイク用ステージ２６上で、樹脂成形金型１４の中間型１７に組み込まれた複数の離型ピン１７ｎによって配線基板４を押圧して中間型１７を配線基板４及び封止体１０から離型させる。その際、配線基板４（多数個取り基板２７）はブレイク用ステージ２６上で位置決めピン２６ａによって位置決めされている。
その後、図２２に示すように搬送ブロック１８の支持部１８ａによって中間型１７を支持して中間型１７を待機位置に戻してトップゲート方式による樹脂モールディングの完了となる。
その後、図１に示すように、２つのメモリチップ７が配線基板５上に積層して実装され、かつこれらメモリチップ７と配線基板５とがワイヤ９によって電気的に接続され、さらに、これらメモリチップ７と複数のワイヤ９が封止体１１によって樹脂封止されて成る良品の第２パッケージ３を準備し、良品の第１パッケージ２上に良品の第２パッケージ３を接続用バンプ電極８を介して接続する。
すなわち、第１パッケージ２上に第２パッケージ３を積層し、その際、第１パッケージ２の封止体１０の周囲に配置される複数の接続用バンプ電極８によって配線基板４の主面４ａの第１ランド４ｄと、配線基板５の裏面５ｂのランド５ｄとを電気的に接続する。
その後、第１パッケージ２の配線基板４の裏面４ｂの複数の第２ランド４ｅに半田ボール１２を接続して本実施の形態１のＰＯＰ１の組み立て完了となる。
本実施の形態１の半導体装置（ＰＯＰ１）の製造方法によれば、ゲートブレイク時に、ゲート部１７ｄの樹脂流路１７ｈに充填されたゲートレジン２２を捻ることにより、ゲート部１７ｄの鏡面加工で形成された内周面１７ｆでゲートレジン２２を滑らせて回転させて、ゲート部１７ｄの注入口１７ｅでゲートレジン２２と封止体１０の天面１０ａとを円滑に、かつ封止体１０の一部を引き剥がすことなく切断分離することができる。
これにより、ＰＯＰ１の第１パッケージ２において封止体１０の内部の半導体チップ（マイコンチップ６）やワイヤ９が露出することを防止でき、ＰＯＰ１の信頼性の向上を図ることができる。
また、ゲート部１７ｄの注入口１７ｅでゲートレジン２２と封止体１０の天面１０ａとを円滑に、かつ封止体１０の一部を引き剥がすことなく切断分離することができるため、ゲート部１７ｄの注入口１７ｅでのレジン詰まりを防止することができる。
これにより、樹脂成形金型１４のゲート部１７ｄの清掃の頻度を低減することができ、樹脂モールディングの作業効率の向上を図ることができる。
また、ゲート部１７ｄの注入口１７ｅでのレジン詰まりを防止することができるため、封止用樹脂２１として難燃性のハロゲンフリーレジンを使用することができ、これにより、コスト低減化を図ることができる。
さらに、封止用樹脂２１として難燃性のハロゲンフリーレジンを使用することができるため、ハロゲン物質を含まないことで環境に配慮した樹脂モールディングを実現すること
ができる。
なお、ハロゲンフリーレジンには、ハロゲン入りレジンに比較して多くのフィラーが含まれているため、樹脂の収縮率が低く、ハロゲン入りレジンに比較して、金型に対する離型性が良くない。すなわち、ハロゲンフリーレジンは金型の樹脂の各流路において目詰まりを引き起こし易い。本実施の形態１の樹脂成形金型１４では、トップゲート方式のゲート部１７ｄの注入口１７ｅが直径φ＝０．３〜０．８ｍｍ程度であり、非常に細いため目詰まりし易い。
しかしながら、本実施の形態１では、ゲート部１７ｄの内周面１７ｆを鏡面加工にすることで、ゲートレジン２２のゲートブレイク時の回転を滑らかにすることができ、ゲート部１７ｄの注入口１７ｅでゲートレジン２２と封止体１０の天面１０ａとを円滑に、かつ封止体１０の一部を引き剥がすことなく切断分離することができる。一方、キャビティ１７ａの主面（キャビティ面）１７ｂには梨地加工を施しているため、封止体１０が形成された第１パッケージ２をキャビティ１７ａから容易に剥離することができる。
その結果、注入口１７ｅでのレジン詰まりを防止することができ、したがって、注入口１７ｅを細くしても封止用樹脂２１として安価な難燃性のハロゲンフリーレジンを採用することができる。
（実施の形態２）
図３４は本発明の実施の形態２の半導体装置の構造の一例を示す平面図、図３５は図３４に示す半導体装置の構造の一例を示す断面図、図３６は図３４に示す半導体装置の内部の構造の一例を封止体を透過して示す平面図、図３７は図３４に示す半導体装置の組み立てにおける樹脂モールディング後の基板構造の一例を示す平面図である。
本実施の形態２の半導体装置は、実施の形態１で説明したトップゲート方式の樹脂モールディングが行われて組み立てられた半導体装置の他の例を説明するものである。
図３４〜図３６に示す本実施の形態２の半導体装置は、配線基板３３の主面３３ａ上に半導体チップ３２が搭載され、かつ配線基板３３の裏面３３ｂに複数の半田ボール３７が接続されたＢＧＡ（Ball Grid Array)３１である。
また、図３５に示すように、半導体チップ３２はダイボンド材３４を介して配線基板３３の主面３３ａ固着されている。さらに、半導体チップ３２の主面３２ａの電極パッド３２ｂは、配線基板３３の主面３３ａのボンディングリード３３ｃとワイヤ３５を介して電気的に接続されており、これら複数のワイヤ３５と半導体チップ３２は、封止体３６によって樹脂封止されている。
また、本実施の形態２のＢＧＡ３１は、多ピンで、かつ狭ピッチで、さらにワイヤ径が細いものであり、図３６に示すように、半導体チップ３２の４辺の周囲全体に亘って放射状にワイヤ３５が高密度に配置されている。このようにワイヤ３５が半導体チップ３２の４辺に亘って高密度に配置されている構造では、その樹脂モールディングにおいて、半導体チップ３２の横側にゲートを配置して半導体チップ３２の横方向からキャビティ内に樹脂を注入する（サイドゲート方式）と、キャビティ内での樹脂の流動方向に対してワイヤ３５が直交する方向に配置されている箇所があり、そこでワイヤ流れが発生し、ワイヤ密度が高い場合ワイヤショートに至る。
したがって、このような図３４〜図３６に示す構造のＢＧＡ３１においては、実施の形態１で説明したトップゲート方式の樹脂モールディングを採用することで、キャビティ内で半導体チップ３２の主面３３ａの略真ん中から均等に外周に向かって放射状に樹脂を流すことができる。その際、ワイヤ３５も放射状に配置されているので、例え、狭ピッチで、かつワイヤ径が細いものであっても、ワイヤ３５の延在方向にある程度沿って樹脂を流すことができるため、ワイヤ流れやこれによるワイヤショートの発生を低減することができる。
したがって、本実施の形態２の多ピンで、かつ狭ピッチタイプのＢＧＡ３１においても、実施の形態１のトップゲート方式の樹脂モールディングを採用することは非常に有効である。
なお、ＢＧＡ３１は、トップゲート方式の樹脂モールディングが行われて封止体３６が形成されているため、図３４及び図３５に示すように封止体３６の天面３６ａの略中央に凹部３６ｂが形成されている。
また、実施の形態１のトップゲート方式の樹脂モールディングを採用することで、実施の形態１で説明したようにランナレジン２４に第１スリット２４ａ及び第２スリット２４ｂを形成し、かつゲート部１７ｄの内周面１７ｆが鏡面加工によって形成されていることにより、ゲートレジン２２を回転させて容易にゲートブレイクを行えるため、図３７に示すようなマトリクス配列の多数個取り基板３８を用いてＢＧＡ３１を組み立てることができる。
その結果、ワイヤ流れを低減して、かつ多数個取り基板３８を用いて効率良くＢＧＡ３１を組み立てることができる。
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記発明の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
例えば、前記実施の形態１，２では、マトリクス配列の多数個取り基板を用いてＰＯＰ１またはＢＧＡ３１を組み立てる場合を説明したが、前記実施の形態１で説明したトップゲート方式の樹脂モールディング方法は単列タイプの多数個取り基板を採用した場合であっても組み立てることは可能である。
また、例えば前記実施の形態１では、マイコンチップ６が複数のワイヤ９を介して配線基板４の主面４ａのボンディングリード４ｃと電気的に接続する構成について説明したが、これに限定されるものではなく、マイコンチップ６の主面６ａを配線基板４の主面４ａと対向させ、複数の突起状電極（バンプ電極）を介して実装する、所謂、フリップチップ接続によりマイコンチップ６を配線基板４に実装しても良い。
また、例えば前記実施の形態１，２では、図３２及び図３３に示すように、カルレジン２３に繋がるランナレジン２４の間（第1スリット２４ａが形成されたランナレジン２４の直下）にゲートレジン２２が形成されるように、ゲート部１７ｄを中間型１７に設けることについて説明したが、これに限定されるものではなく、図３８及び図３９に示すように、カルレジン２３に繋がるランナレジン２４の両側にゲートレジン２２を形成するように、中間型１７に複数のゲート部１７ｄを設けてもよい。これにより、ランナ部１５ｃを起点として複数のゲート部１７ｄに封止用樹脂２１を分岐することができるため、各ゲート部１７ｄに充填される封止用樹脂２１の充填ばらつきを抑制することができる。
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
例えば、前記実施の形態１，２では、マトリクス配列の多数個取り基板を用いてＰＯＰ１またはＢＧＡ３１を組み立てる場合を説明したが、前記実施の形態１で説明したトップゲート方式の樹脂モールディング方法は単列タイプの多数個取り基板を採用した場合であっても組み立てることは可能である。
また、例えば前記実施の形態１では、マイコンチップ６が複数のワイヤ９を介して配線基板４の主面４ａのボンディングリード４ｃと電気的に接続する構成について説明したが、これに限定されるものではなく、マイコンチップ６の主面６ａを配線基板４の主面４ａと対向させ、複数の突起状電極（バンプ電極）を介して実装する、所謂、フリップチップ接続によりマイコンチップ６を配線基板４に実装しても良い。
また、例えば前記実施の形態１，２では、図３２及び図３３に示すように、カルレジン２３に繋がるランナレジン２４の間（第1スリット２４ａが形成されたランナレジン２４の直下）にゲートレジン２２が形成されるように、ゲート部１７ｄを中間型１７に設けることについて説明したが、これに限定されるものではなく、図３８及び図３９に示すように、カルレジン２３に繋がるランナレジン２４の両側にゲートレジン２２を形成するように、中間型１７に複数のゲート部１７ｄを設けてもよい。これにより、ランナ部１５ｃを起点として複数のゲート部１７ｄに封止用樹脂２１を分岐することができるため、各ゲート部１７ｄに充填される封止用樹脂２１の充填ばらつきを抑制することができる。
更に、第１パッケージ（ボトム・パッケージ）の厚さの変更は、テーパー面１７gと垂直面６１の組み合わせに限定されないことは、言うまでもない。すなわち、中間型１７のキャビティ面１７bを可変としたものであればよい。
本発明の実施の形態１の半導体装置の構造の一例を示す断面図である。 図１に示す半導体装置に組み込まれる第１パッケージの構造の一例を示す平面図である。 図２に示す第１パッケージの裏面の構造の一例を示す裏面図である。 図２に示す第１パッケージの内部の構造の一例を封止体を透過して示す平面図である。 図２に示す第１パッケージの構造の一例を示す断面図である。 図２に示す第１パッケージの組み立てにおいて樹脂モールディング後の構造の一例を示す平面図である。 図２に示す第１パッケージの組み立てにおいて樹脂モールディング後の構造の一例を示す裏面図である。 図２に示す第１パッケージの組み立てにおいて樹脂モールディング後のデバイスの構造の一例（パッケージ厚さが最小のとき）を示す側面図である。 図２に示す第１パッケージの組み立てで用いられる樹脂成形金型の中間型の構造の一例を示す断面図のゲート部拡大図である。 図２に示す第１パッケージの組み立てにおいて樹脂モールディング後のデバイスの構造の一例（パッケージ厚さが厚くなったとき）を示す側面図である。 図２に示す第１パッケージの組み立てで用いられる樹脂成形金型の中間型の構造の一例を示す断面図（図９の全体図）である。 図２に示す第１パッケージの組み立ての樹脂モールディング時の基板セット状態の一例を示す部分断面図である。 図２に示す第１パッケージの組み立ての樹脂モールディング時の中間型セット状態の一例を示す部分断面図である。 図２に示す第１パッケージの組み立ての樹脂モールディング時のタブレットセット状態の一例を示す部分断面図である。 図２に示す第１パッケージの組み立ての樹脂モールディング時のレジン注入状態の一例を示す部分断面図である。 図２に示す第１パッケージの組み立ての樹脂モールディング時のレジンキュア状態の一例を示す部分断面図である。 図２に示す第１パッケージの組み立ての樹脂モールディング時のクランプ開状態の一例を示す部分断面図である。 図２に示す第１パッケージの組み立ての樹脂モールディング時の中間型及び基板取り出し状態の一例を示す部分断面図である。 図２に示す第１パッケージの組み立ての樹脂モールディング時のゲート回転ブレイク状態の一例を示す部分断面図である。 図２に示す第１パッケージの組み立ての樹脂モールディング時のゲート吸引排出状態の一例を示す部分断面図である。 図２に示す第１パッケージの組み立ての樹脂モールディング時の中間型離型状態の一例を示す部分断面図である。 図２に示す第１パッケージの組み立ての樹脂モールディング時の中間型取り出し状態の一例を示す部分断面図である。 図２に示す第１パッケージの組み立てで用いられる樹脂成形金型のエアベントの構造の一例を示す裏面図である。 図２３に示すＡ−Ａ線に沿って切断した構造の一例を示す部分断面図である。 図２３に示すＢ−Ｂ線に沿って切断した構造の一例を示す部分断面図である。 図２に示す第１パッケージの組み立てで用いられる樹脂成形金型の変形例のエアベントレスの構造を示す裏面図である。 図２６に示すＡ−Ａ線に沿って切断した構造の一例を示す部分断面図である。 図２６に示すＢ−Ｂ線に沿って切断した構造の一例を示す部分断面図である。 図２に示す第１パッケージの組み立てで用いられる基板の構造の一例を示す平面図である。 図２９に示すＡ−Ａ線に沿って切断した構造の一例を示す部分断面図である。 図２９に示す基板を用いた金型クランプ時の構造の一例を示す部分断面図である。 図２に示す第１パッケージの組み立ての樹脂モールディング後のランナレジンとゲートレジンの構造の一例を示す平面図である。 図３２に示すランナレジンとゲートレジンの構造の一例を示す断面図である。 本発明の実施の形態２の半導体装置の構造の一例を示す平面図である。 図３４に示す半導体装置の構造の一例を示す断面図である。 図３４に示す半導体装置の内部の構造の一例を封止体を透過して示す平面図である。 図３４に示す半導体装置の組み立てにおける樹脂モールディング後の基板構造の一例を示す平面図である。 図２に示す第１パッケージの組み立ての樹脂モールディング後のランナレジンとゲートレジンの構造の変形例を示す平面図である。 図３８に示すランナレジンとゲートレジンの構造の変形例を示す側面図である。
符号の説明
１ ＰＯＰ型半導体装置
２ 第１パッケージ
３ 第２パッケージ
１４ 金型
１５ 上型
１６ 下型
１７ 中間型
１７b キャビティ面
１７d ゲート部

Claims (5)

  1. 以下の工程を含むＰＯＰ型半導体装置の製造方法：
    （ａ）トップゲート型の金型を用いたトランスファー・モールドにより第１パッケージを形成する工程；
    （ｂ）第２パッケージを形成する工程；
    （ｃ）前記第１パッケージ上に、前記第２パッケージを搭載する工程、
    ここで、前記金型は以下を含む：
    （ｘ）上型；
    （ｙ）下型；
    （ｚ）キャビティ面およびそれに連結されたゲート部を有する中間型、
    更にここで、前記中間型は、前記キャビティ面が上下方向に可変となるように構成されている。
  2. 請求項１記載の半導体装置の製造方法において、前記キャビティ面の高を調整することにより、ＰＯＰ型半導体装置の全高を調整する。
  3. 請求項１記載の半導体装置の製造方法において、前記工程（ａ）は、前記下型と前記中間型の間に配線基板を設置した状態で行われる。
  4. 請求項１記載の半導体装置の製造方法において、前記中間型は以下を含む：
    （ｘ）前記キャビティ面を含むキャビティ・インサート部；
    （ｙ）前記キャビティ面の高を調整する単一または複数のキャビティ高さ調整ライナー部材。
  5. 請求項１記載の半導体装置の製造方法において、前記工程（ａ）におけるゲートブレーク処理は、ゲート部レジンを回転させることによって行われる。
JP2007209090A 2007-08-10 2007-08-10 半導体集積回路装置の製造方法 Withdrawn JP2009044037A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2007209090A JP2009044037A (ja) 2007-08-10 2007-08-10 半導体集積回路装置の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007209090A JP2009044037A (ja) 2007-08-10 2007-08-10 半導体集積回路装置の製造方法

Publications (1)

Publication Number Publication Date
JP2009044037A true JP2009044037A (ja) 2009-02-26

Family

ID=40444434

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007209090A Withdrawn JP2009044037A (ja) 2007-08-10 2007-08-10 半導体集積回路装置の製造方法

Country Status (1)

Country Link
JP (1) JP2009044037A (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0778607A (ja) * 1993-08-03 1995-03-20 Zedel 電池又は蓄電池用のケース
JP2014033228A (ja) * 2013-11-01 2014-02-20 Renesas Electronics Corp 半導体装置
JP2015123739A (ja) * 2013-12-27 2015-07-06 日産自動車株式会社 樹脂成形品のゲート切断方法および樹脂成形品のゲート切断装置

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0778607A (ja) * 1993-08-03 1995-03-20 Zedel 電池又は蓄電池用のケース
JP2014033228A (ja) * 2013-11-01 2014-02-20 Renesas Electronics Corp 半導体装置
JP2015123739A (ja) * 2013-12-27 2015-07-06 日産自動車株式会社 樹脂成形品のゲート切断方法および樹脂成形品のゲート切断装置

Similar Documents

Publication Publication Date Title
US7377031B2 (en) Fabrication method of semiconductor integrated circuit device
US6649448B2 (en) Method of manufacturing a semiconductor device having flexible wiring substrate
US6013947A (en) Substrate having gate recesses or slots and molding device and molding method thereof
US20080187613A1 (en) Method of manufacturing wafer-level chip-size package and molding apparatus used in the method
US7888179B2 (en) Semiconductor device including a semiconductor chip which is mounted spaning a plurality of wiring boards and manufacturing method thereof
JP5479247B2 (ja) 半導体装置の製造方法
JP3686287B2 (ja) 半導体装置の製造方法
US20060216867A1 (en) Method of manufacturing a semiconductor device
JP4454608B2 (ja) 半導体集積回路装置の製造方法
JP2012195330A (ja) 半導体装置の製造方法
TW201628107A (zh) 半導體裝置之製造方法
JP2009044037A (ja) 半導体集積回路装置の製造方法
JP3660854B2 (ja) 半導体装置の製造方法
JP2008162016A (ja) 半導体装置の製造方法
JP2006344827A (ja) 半導体装置の製造方法
JP5054954B2 (ja) 半導体装置の製造方法
JP4994148B2 (ja) 半導体装置の製造方法
JPH1092856A (ja) チップサイズパッケージの樹脂封止方法及び樹脂封止装置
JP4477976B2 (ja) 半導体装置の製造方法
JP2005277434A (ja) 半導体装置
JP2004158539A (ja) 樹脂封止型半導体装置の製造方法
JP2007081232A (ja) 半導体装置の製造方法
JP5311505B2 (ja) 半導体装置
KR100955642B1 (ko) 반도체 패키지 몰딩 방법
JP2002246403A (ja) 半導体装置の製造装置及びその製造方法

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20100527

A300 Application deemed to be withdrawn because no request for examination was validly filed

Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 20101102