TWI629761B - 基板結構及半導體封裝元件之製造方法 - Google Patents

基板結構及半導體封裝元件之製造方法 Download PDF

Info

Publication number
TWI629761B
TWI629761B TW106137031A TW106137031A TWI629761B TW I629761 B TWI629761 B TW I629761B TW 106137031 A TW106137031 A TW 106137031A TW 106137031 A TW106137031 A TW 106137031A TW I629761 B TWI629761 B TW I629761B
Authority
TW
Taiwan
Prior art keywords
metal
peripheral
item
substrate structure
patent application
Prior art date
Application number
TW106137031A
Other languages
English (en)
Other versions
TW201917844A (zh
Inventor
廖順興
黃進吏
Original Assignee
日月光半導體製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日月光半導體製造股份有限公司 filed Critical 日月光半導體製造股份有限公司
Priority to TW106137031A priority Critical patent/TWI629761B/zh
Priority to CN201810163728.4A priority patent/CN109727945B/zh
Application granted granted Critical
Publication of TWI629761B publication Critical patent/TWI629761B/zh
Publication of TW201917844A publication Critical patent/TW201917844A/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Structure Of Printed Boards (AREA)

Abstract

一種基板結構包括一第一部分、一第二部分及至少一第一金屬擋止結構。該第一部分係用以供至少一半導體晶片設置於其上。該第二部分環繞該第一部分。該第一金屬擋止結構鄰設於該第二部分之一第一表面，且實質上完全環繞該第一部分。

Description

基板結構及半導體封裝元件之製造方法
本發明係關於一種基板結構及半導體封裝元件之製造方法，特別係關於一種用於半導體封裝元件之基板結構，及包含該基板結構之半導體封裝元件之製造方法。
一個用於半導體封裝結構之基板通常會包含位於中央之晶片接合區(die bonding area)，以及位於晶片接合區周圍的板邊區(side rail area)。板邊區主要是協助基板在後續製程（例如：晶片接合(die bonding)、打線(wire bonding)、模封(molding)及切割(cutting)等）時能被穩定放置於承載機台上，避免作業過程發生因基板位置偏移而不能精準地將元件（例如：晶片、導線及封裝膠體(molding compound)等）置於基板上的問題。因此，基板之板邊區會設計多個能提供承載機台之定位銷(position pin)穿設的定位孔(pin hole)，使得基板在被移置於承載機台時，能夠利用板邊區的定位孔與承載機台的定位銷的對應來達到定位效果。值得注意的是，因為板邊區具有支撐功能，故其最外二側（上側及底側）需披覆一定的銅量來協助加強/支撐整個基板的結構。 板邊區的銅的設置，除了上述功能外，也可以用於減緩基板經過烘烤後發生翹曲變形的程度（亦即，適當的殘銅率可調整基材翹曲變形程度）。此外，當位於板邊區的銅與晶片接合區之間存有電性連接關係時，板邊區的銅還可協助進行基板上/下表面的電鍍作業。要注意的是，板邊區會在封裝製程完成後即被切除，因此其僅出現於封裝製程前的階段。
在一或多個實施例中，一種基板結構包括一第一部分、一第二部分及至少一第一金屬擋止結構。該第一部分係用以供至少一半導體晶片設置於其上。該第二部分環繞該第一部分。該第一金屬擋止結構鄰設於該第二部分之一第一表面，且實質上完全環繞該第一部分。 在一或多個實施例中，一種半導體封裝元件之製造方法包括下列步驟：(a)提供一基板結構，其中該基板結構包括一第一部分、一第二部分及至少一第一金屬擋止結構，該第二部分係環繞該第一部分，且該第二部分包含一鄰近該第一部分的膠注區及一遠離該第一部分的壓模區，該第一金屬擋止結構鄰設於該第二部分之一第一表面，且位於該壓模區，該第一金屬擋止結構實質上完全環繞該第一部分；(b)電性連接至少一半導體晶片至該基板結構之第一部分；(c)將一灌膠模具之一下表面壓置該基板結構之壓模區；(d)形成一封裝膠材以包覆該基板結構之第一部分、該至少一半導體晶片及該第二部分之膠注區；及(e)切除該基板結構之第二部分。
基板的板邊區的銅的分布設計可能有三種形式：全銅式(full copper type)、網狀式(mesh type)及L形條狀(L bar)。第一種全銅式分布係為在板邊區全部佈滿銅金屬層或佈滿大面積之銅金屬層。然而，由於此銅層之下方係為介電層（亦即，此銅層係形成且位於介電層上），且銅金屬與介電層之熱膨脹係數(CTE)差距甚大，於烘烤過程中之熱漲作用下，愈大片的全銅設計愈容易與基板的介電層發生脫層(delamination)。亦即，銅層容易與介電層分離（這是因為應力過大而無空間(space)可消除應力）。一旦發生脫層現象，將會造成後續電鍍上的失敗（因為會影響電鍍夾具接觸電鍍夾點的穩定性），或是影響板邊區實際提供支撐功用時的支撐強度。因此，脫層的發生對於板邊區而言將影響其結構強度與電性功能。 第二種網狀式分布係為在板邊區形成複數條彼此交叉之銅金屬線段，以形成至少一網狀結構。相較於上述全銅式設計，網狀式設計有足夠的空間可分散銅的應力而能避免脫層的發生，但是卻因為過多的空間而可能造成基板在後續進行模封(molding)時，封裝膠體會直接從獨立的網跟網之間的間隙流至板邊區的最側緣，而形成溢膠(bleed out)。之後，該板邊區的最側緣的溢膠需另外處理，以避免造成後面機台卡料，如此，會降低整體製程效率。 第三種L形條狀分布係為在板邊區形成複數組L形條狀銅金屬，每一組係為由二個彼此對應之L形條狀銅金屬所形成之大致矩形態樣，且每一大致矩形態樣中具有一彎曲之間隙。在此種分布中，銅金屬及空間的比例分配雖介於上述二種分布之間，但因L形條狀銅金屬的形狀設計為非對稱的，導致熱漲時應力依然無法藉由空間平均分散，故銅金屬與介電層仍有發生脫層的風險，且於模封製程時，封裝膠體也常經由相鄰之大致矩形態樣之間的間隙流至基材側緣。再者，單一L形條狀銅金屬的角落處也會有應力集中之問題。 下文所論述之基板結構及半導體封裝元件之製造方法係利用一金屬擋止結構，以減少溢膠的問題。 圖1描繪根據本發明之一些實施例的基板結構1之實例的俯視示意圖，其中省略第一防銲層及第一表面處理層。圖2描繪根據圖1的基板結構1中之區域A之放大示意圖。該基板結構1包括第一部分（例如：一晶片接合區(die bonding area)2）、一第二部分（例如：一板邊區(side rail area)3）、至少一第一金屬擋止結構4、至少一第一金屬外圍結構5、至少一第一金屬內圍結構7及複數個定位孔103。如圖1所示，該基板結構1可為條型(strip type)基板結構。在其他實施例中，該基板結構1也可以是面板型(panel type)基板結構。 該第一部分（例如：該晶片接合區2）係用以供至少一半導體晶片24（圖12）設置於其上。如圖1所示，該第一部分（例如：該晶片接合區2）包含複數個（例如：2*8=16個）區域單元(unit area)21。每一區域單元21係由複數條交錯之第一分界線20所定義，且係用以供至少一半導體晶片24（圖12）設置於其內。在一實施例中，該等第一分界線20係為假想之切割線。要注意的是，在某些實施例中，該等第一分界線20可能為實線，亦即，其可能為實際存在的線段。每一區域單元21內具有一第一線路層12。該第一線路層12鄰設於該第一部分（例如：該晶片接合區2）之一第一表面101（圖3）。該第一線路層12具有複數個導電跡線(conductive trace)121、複數個導電接墊(conductive pad)122及複數個導電手指(conductive finger)123。可以理解的是，所有該等區域單元21內之第一線路層12之佈線(layout)可能會彼此一致。此外，在後續模封製程(molding process)後，可沿該等第一分界線20進行切割製程，因此每一區域單元21會保留在每一最終產品（即半導體封裝元件11（圖19））中。 該第二部分（例如：該板邊區3）係環繞/圍繞該第一部分（例如：該晶片接合區2）。亦即，該第一部分（例如：該晶片接合區2）係位於該基板結構1之中間位置，而該第二部分（例如：該板邊區3）係位於該基板結構1之外圍周邊位置。該第二部分（例如：該板邊區3）包含一膠注區31及一壓模區32。如圖1所示，在一實施例中，該膠注區31及該壓模區32係由一第二分界線30所區分，該第二分界線30與該第一分界線20之最外圈大致平行，且該第二分界線30環繞/圍繞該第一分界線20之最外圈。該膠注區31係位於該第二分界線30與該第一分界線20之最外圈之間，且該壓模區32係位於該第二分界線30與該基板結構1之最外側邊之間。要注意的是，在某些實施例中，該第二分界線30可能為假想線；然而，該第二分界線30亦有可能為實線，亦即，其可能為實際存在的線路。 該膠注區31鄰近且環繞/圍繞該第一部分（例如：該晶片接合區2），用以於後續模封製程時，供一封裝膠材28（圖14）形成於其上。可以理解的是，該第一部分（例如：該晶片接合區2）也可以在該模封製程時，同時供該封裝膠材28（圖14）形成於其上。因此，在該模封製程後，該第二分界線30係為該封裝膠材28（圖14）的邊界線（即外圍之輪廓線）。換言之，該第二分界線30所圍成之區域內會充滿該封裝膠材28（圖14）（該封裝膠材28會覆蓋該膠注區31及該第一部分（例如：該晶片接合區2）），而該第二分界線30之外則沒有該封裝膠材28。 該壓模區32環繞該膠注區31，亦即，該壓模區32係較該膠注區31遠離該第一部分（例如：該晶片接合區2）。該壓模區32係用以於該模封製程前，供一灌膠模具90（圖13）之一下表面901壓置於其上。換言之，該灌膠模具90之該下表面901係壓置/覆蓋在該壓模區32上，而該灌膠模具90之模穴902則對應/容納該膠注區31及該第一部分（例如：該晶片接合區2）。 該第一金屬擋止結構4鄰設於該第二部分（例如：該板邊區3）之一第一表面101（圖3），且實質上完全環繞/圍繞該第一部分（例如：該晶片接合區2）。亦即，該第一金屬擋止結構4係為一連續式環狀結構；或者，該第一金屬擋止結構4在某些地方可能會有一小段缺口，而形成不連續式環狀結構。在一實施例中，該第一金屬擋止結構4係位於該壓模區32，且非常靠近該第二分界線30。該第一金屬擋止結構4與該第二分界線30大致平行，且該第一金屬擋止結構4環繞/圍繞該第二分界線30。或者，在一實施例中，該第二分界線30即位於該第一金屬擋止結構4之內側邊（或者是位於覆蓋在該第一金屬擋止結構4上之防銲層之內側邊）。因此，模封製程中，整個該第一金屬擋止結構4係被該灌膠模具90（圖13）所壓住，使得該灌膠模具90之該模穴902形成一密閉空間。在一實施例中，該灌膠模具90之注膠口可能會位於該第一金屬擋止結構4之某一小段上。之後，該封裝膠材28（圖14）在充滿該模穴902後不會溢流至該壓模區32，而僅會位於該膠注區31及該第一部分（例如：該晶片接合區2）。 如圖2所示，該第一金屬擋止結構4係為一條狀結構，且具有一大致單一寬度W 1。該寬度W 1係介於0.05mm至0.5mm之間，0.1mm至0.4mm之間或0.2mm至0.3mm之間。 該第一金屬外圍結構5係鄰設於該第二部分（例如：該板邊區3）之該第一表面101（圖3），且環繞/圍繞該第一金屬擋止結構4。在一實施例中，該第一金屬外圍結構5與該第一金屬擋止結構4係位於同一層，其材質皆為銅，且同時形成。該第一金屬外圍結構5係位於該壓模區32，用以平衡該基板結構1整體之殘銅率及應力。該第一金屬外圍結構5包括複數個第一外圍金屬塊51及複數個第一外圍金屬連接段52。該等第一外圍金屬塊51係彼此間隔（例如：陣列排列），且環繞/圍繞該第一金屬擋止結構4。在圖1及圖2之實施例中，該第一金屬外圍結構5包括複數排（例如6排）第一外圍金屬塊51，且相鄰排之第一外圍金屬塊51之位置係彼此對齊。每一該等第一外圍金屬塊51係為包含至少三個邊之外凸多邊形（例如：三角形、正方形、長方形、外凸五邊形或外凸六邊形等）、圓形或橢圓形，上述形狀之第一外圍金屬塊51可避免應力集中之問題。該等第一外圍金屬連接段52係連接該等第一外圍金屬塊51，且可連接該等第一外圍金屬塊51及該第一金屬擋止結構4，且可連接該第一金屬擋止結構4及該第一金屬內圍結構7。 如圖2所示，在一實施例中，該等第一外圍金屬塊51相鄰的任二者之間的最小間距G係介於0.1mm至0.3mm之間。此間距G有足夠的空間可分散銅的應力而能避免脫層的發生。該第一外圍金屬塊51的最大寬度W 2係介於0.2mm至0.4mm之間。該第一外圍金屬連接段52的最大寬度W 3係小於或等於0.3mm，小於或等於0.2mm，或小於或等於0.1mm。 該第一金屬外圍結構5可更包括至少一個第一網狀金屬結構53及複數個第一電鍍夾點55。該第一網狀金屬結構53係由複數條彼此交叉之銅金屬線段所形成。該第一網狀金屬結構53之圖案係不同於該等第一外圍金屬塊51之圖案，其二者係位於同一層，且其材質皆為銅，且同時形成。因此，該第一網狀金屬結構53同樣可用以平衡該基板結構1整體之殘銅率及應力。該等第一電鍍夾點55係用以在電鍍過程中供一電鍍裝置之電鍍夾頭夾住，使得該電鍍裝置之電流可以經由該等第一電鍍夾點55進到該基板結構1。在一實施例中，該等第一電鍍夾點55係電性連接至該第一線路層12。舉例而言，該第一電鍍夾點55可經由該第一外圍金屬連接段52、該第一外圍金屬塊51、該第一金屬擋止結構4及該第一金屬內圍結構7而電性連接至該第一線路層12。 第一金屬內圍結構7鄰設於該第二部分（例如：該板邊區3）之該第一表面101（圖3），且位該第一金屬擋止結構4與該第一部分（例如：該晶片接合區2）之間。亦即，該第一金屬內圍結構7係位於該膠注區31，且位於該第二分界線30與該第一分界線20之最外圈之間，而環繞/圍繞該第一部分（例如：該晶片接合區2）。在一實施例中，第一金屬內圍結構7、該第一金屬外圍結構5、該第一金屬擋止結構4與該第一線路層12係位於同一層，其材質皆為銅，且同時形成。該第一金屬內圍結構7亦可用以平衡該基板結構1整體之殘銅率及應力。在一實施例中，第一金屬內圍結構7包括複數個第一內圍金屬塊71及複數個第一內圍金屬連接段72。該等第一內圍金屬塊71係彼此間隔（例如：排成一排），且環繞/圍繞該第一部分（例如：該晶片接合區2）。每一該等第一內圍金屬塊71係為包含至少三個邊之外凸多邊形（例如：三角形、正方形、長方形、外凸五邊形或外凸六邊形等）、圓形或橢圓形，上述形狀之第一內圍金屬塊71可避免應力集中之問題。在一實施例中，該第一內圍金屬塊71之形狀及尺寸大致相同於該第一外圍金屬塊51之形狀及尺寸。該等第一內圍金屬連接段72係連接該第一內圍金屬塊71及該第一金屬擋止結構4，且可連接該第一內圍金屬塊71及該第一線路層12。在一實施例中，該第一內圍金屬連接段72之寬度大致相同於該第一外圍金屬連接段52之寬度。 該等定位孔103係貫穿該基板結構1，且位於該基板結構1之外周邊，其係用以供定位之用。該等定位孔103係供機台之定位銷(position pin)穿過，使得當該基板結構1被放置於該機台上後，在水平面之位置即被固定，不會產生水平方向之位移。 圖3描繪根據圖2沿著線I-I之剖視示意圖，其中更包括一第一防銲層15、一第二防銲層17、一第一表面處理層191及一第二表面處理層192。如圖3所示，該基板結構1更包括一基板本體10、至少一第二金屬擋止結構8、至少一第二金屬外圍結構6、至少一第二金屬內圍結構9、一第二線路層14、至少一外導電通道16、至少一內導電通道18、一第一防銲層15及一第二防銲層17。該基板本體10的材料通常為介電材料，其可以包括玻璃增強環氧樹脂材料（例如FR4）、雙馬來醯亞胺三嗪(bismaleimide triazine, BT)、環氧樹脂、矽、印刷電路板(PCB)材料、玻璃、陶瓷或光可成像介電(photoimageable dielectric, PID)材料。該基板本體10具有第一表面101以及與該第一表面101相對的第二表面102。該基板本體10之第一表面101包含該第一部分（例如：該晶片接合區2）之第一表面101及該第二部分（例如：該板邊區3）之第一表面101，且該基板本體10之第二表面102包含該第一部分（例如：該晶片接合區2）之第二表面102及該第二部分（例如：該板邊區3）之第二表面102。 在一實施例中，該第一線路層12、該第一金屬內圍結構7、該第一金屬擋止結構4與該第一金屬外圍結構5係位於同一層，且皆位於該基板本體10之第一表面101上。該第一金屬擋止結構4之一上表面41係高於或等高於該第一金屬外圍結構5之一上表面54，亦即，該第一金屬擋止結構4之厚度係大於或等於該第一金屬外圍結構5之厚度，藉此，該第一金屬擋止結構4可產生較佳之擋止效果。在一實施例中，該第一線路層12之導電手指123上具有一第一表面處理層(surface finish layer)191，例如一電鍍金層或電鍍錫層。 該第二線路層14、該第二金屬內圍結構9、該第二金屬擋止結構8及該第二金屬外圍結構6係位於同一層，且皆鄰近於該基板本體10之第二表面102。舉例而言，該第二線路層14、該第二金屬內圍結構9、該第二金屬擋止結構8及該第二金屬外圍結構6皆嵌於該基板本體10之第二表面102，且該第二線路層14之下表面、該第二金屬內圍結構9之下表面、該第二金屬擋止結構8之下表面及該第二金屬外圍結構6之下表面大致與該基板本體10之第二表面102共平面。然而，可以理解的是，該第二線路層14、該第二金屬內圍結構9、該第二金屬擋止結構8及該第二金屬外圍結構6也可以位於該基板本體10之第二表面102上。 該第二線路層14鄰設於該第一部分（例如：該晶片接合區2）之第二表面102。該第二線路層14至少具有複數個導電接墊，其位置係對應該第一線路層12之導電接墊，例如：該第二線路層14之導電接墊係位於該第一線路層12之導電接墊之正下方。可以理解的是，該第二線路層14之佈線與該第一線路層12之佈線可能會相同或不同。在一實施例中，該第一線路層12係透過該內導電通道18而電性連接至該第二線路層14。亦即，該內導電通道18係貫穿該基板本體10，且用以電性連接該第一線路層12及該第二線路層14。在一實施例中，該第一線路層12與該內導電通道18係同時形成。在一實施例中，該第二線路層14之導電接墊之下表面具有一第二表面處理層192，例如一電鍍金層或電鍍錫層。 該第二金屬擋止結構8鄰設於該第二部分（例如：該板邊區3）之第二表面102。在一實施例中，該第二金屬擋止結構8之形狀及尺寸係大致與該第一金屬擋止結構4之形狀及尺寸相同，且該第二金屬擋止結構8係位於該第一金屬擋止結構4正下方。 該第二金屬外圍結構6係鄰設於該第二部分（例如：該板邊區3）之該第二表面102，且環繞/圍繞該第二金屬擋止結構8。在一實施例中，該第二金屬外圍結構6與該第二金屬擋止結構8係位於同一層，其材質皆為銅，且同時形成。該第二金屬外圍結構6之位置係對應該第一金屬外圍結構5之位置，例如：該第二金屬外圍結構6係位於該第一金屬外圍結構5之正下方（亦即：位於該壓模區32），用以平衡該基板結構1整體之殘銅率及應力。該第二金屬外圍結構6包括複數個第二外圍金屬塊61及複數個第二外圍金屬連接段（圖中未示）。該等第二外圍金屬塊61係彼此間隔（例如：陣列排列），且環繞/圍繞該第二金屬擋止結構8。每一該等第二外圍金屬塊61係為包含至少三個邊之外凸多邊形（例如：三角形、正方形、長方形、外凸五邊形或外凸六邊形等）、圓形或橢圓形。該等第二外圍金屬連接段係可連接該等第二外圍金屬塊61，且可連接該等第二外圍金屬塊61及該第二金屬擋止結構8，且可連接該第二金屬擋止結構8及該第二金屬內圍結構9。在一實施例中，該等第二外圍金屬連接段係可省略。 在一實施例中，該第二外圍金屬塊61之形狀及尺寸與該第一外圍金屬塊51之形狀及尺寸相同，且該等第二外圍金屬塊61所排列出之一第二圖案係相同於該等第一外圍金屬塊51所排列出之一第一圖案。然而，在其他實施例中，該第二外圍金屬塊61之形狀及尺寸與該第一外圍金屬塊51之形狀及尺寸可以不同，且該等第二外圍金屬塊61所排列出之第二圖案係不同於該等第一外圍金屬塊51所排列出之第一圖案。 在一實施例中，該第二金屬外圍結構6係透過該外導電通道16而電性連接至該第一金屬外圍結構5。亦即，該外導電通道16係貫穿該基板本體10，且用以電性連接該第二金屬外圍結構6及該第一金屬外圍結構5。在一實施例中，該第一金屬外圍結構5與該外導電通道16係同時形成。 該第二金屬外圍結構6可更包括至少一個第二網狀金屬結構（圖中未示）及複數個第二電鍍夾點65。該第二網狀金屬結構係由複數條彼此交叉之銅金屬線段所形成，且對應該第一網狀金屬結構53。該第二網狀金屬結構之圖案係不同於該等第二外圍金屬塊61之圖案，其二者係位於同一層，且其材質皆為銅，且同時形成。因此，該第二網狀金屬結構同樣可用以平衡該基板結構1整體之殘銅率及應力。該等第二電鍍夾點65係用以在電鍍過程中供一電鍍裝置之電鍍夾頭夾住，使得該電鍍裝置之電流可以經由該等第二電鍍夾點65進到該基板結構1。在一實施例中，該等第二電鍍夾點65係電性連接至該第一線路層12。舉例而言，在一實施例中，該第二電鍍夾點65係透過該外導電通道16而電性連接至該第一電鍍夾點55，進而電性連接至該第一線路層12。亦即，該外導電通道16可用以電性連接該第二電鍍夾點65及該第一電鍍夾點55。在一實施例中，第一電鍍夾點55與該外導電通道16係同時形成。 該第二金屬內圍結構9鄰設於該第二部分（例如：該板邊區3）之該第二表面102，且位該第二金屬擋止結構8與該第一部分（例如：該晶片接合區2）之間。亦即，該第二金屬內圍結構9係位於該膠注區31（且位於該第一金屬內圍結構7之正下方）。在一實施例中，第二金屬內圍結構9、該第二金屬外圍結構6、該第二金屬擋止結構8與該第二線路層14係位於同一層，其材質皆為銅，且同時形成。該第二金屬內圍結構9亦可用以平衡該基板結構1整體之殘銅率及應力。在一實施例中，第二金屬內圍結構9包括複數個第二內圍金屬塊91及複數個第二內圍金屬連接段（圖中未示）。在一實施例中，該第二內圍金屬塊91之形狀及尺寸大致相同於該第二外圍金屬塊61之形狀及尺寸。該等第二內圍金屬連接段係可連接該第二內圍金屬塊91及該第二金屬擋止結構8，或可連接該第二內圍金屬塊91及該第二線路層14。在一實施例中，該第二內圍金屬連接段之寬度大致相同於該第二外圍金屬連接段之寬度。 該第一防銲層15覆蓋該第一部分（例如：該晶片接合區2）之第一表面101及其上之該第一線路層12，但是不覆蓋該第一線路層12之導電手指123上之第一表面處理層191，亦即，該第一表面處理層191係顯露於該第一防銲層15之外。同時，該第一防銲層15覆蓋該第二部分（例如：該板邊區3）之第一表面101及其上之該第一金屬內圍結構7、該第一金屬擋止結構4與該第一金屬外圍結構5，但是不覆蓋該第一電鍍夾點55。此外，該第二防銲層17覆蓋該第一部分（例如：該晶片接合區2）之第二表面102及其上之該第二線路層14，但是不覆蓋該第二線路層14之導電接墊上之第二表面處理層192。亦即，該第二表面處理層192係顯露於該第二防銲層17之外。同時，該第二防銲層17覆蓋該第二部分（例如：該板邊區3）之第二表面102及其上之該第二金屬內圍結構9、該第二金屬擋止結構8與該第二金屬外圍結構6，但是不覆蓋該第二電鍍夾點65。 圖4描繪根據本發明之一些實施例的基板結構1a之實例的局部放大示意圖，其中省略第一防銲層及第一表面處理層。此實施例之基板結構1a類似於圖1至圖3中所說明之基板結構1，其不同處如下所述。在該基板結構1a中，該第一金屬擋止結構4a包含複數個第一擋止金屬塊42及複數個第一擋止金屬連接段43，其中每一第一擋止金屬塊42之寬度W 4係大於每一第一擋止金屬連接段43之寬度W 5。該等第一擋止金屬塊42係彼此間隔，且該等第一擋止金屬連接段43連接該等第一擋止金屬塊42。如圖4所示，該第一擋止金屬塊42之寬度W 4係等於該第一外圍金屬塊51的最大寬度W 2，該第一擋止金屬連接段43之寬度W 5係大於該第一外圍金屬連接段52的最大寬度W 3，且該等第一擋止金屬塊42之間距係等於該等第一外圍金屬塊51相鄰的任二者之間的最小間距G。然而，在其他實施例中，該第一擋止金屬塊42之寬度W 4可以小於或大於該第一外圍金屬塊51的最大寬度W 2，該第一擋止金屬連接段43之寬度W 5可以等於或小於該第一外圍金屬連接段52的最大寬度W 3，且該等第一擋止金屬塊42之間距可以小於或大於該等第一外圍金屬塊51相鄰的任二者之間的最小間距G。 圖5描繪根據本發明之一些實施例的基板結構1b之實例的局部放大示意圖，其中省略第一防銲層及第一表面處理層。圖6描繪根據圖5沿著線II-II之剖視示意圖，其中更包括一第一防銲層15、一第二防銲層17、一第一表面處理層191及一第二表面處理層192。圖5及圖6之實施例之基板結構1b類似於圖1至圖3中所說明之基板結構1，其不同處如下所述。在該基板結構1b中，每一該等第二外圍金屬塊61並未對齊與每一第一外圍金屬塊51，亦即，每一該等第二外圍金屬塊61並未位於每一第一外圍金屬塊51之正下方。如圖6所示，每一該等第二外圍金屬塊61之中心與每一第一外圍金屬塊51之中心具有一偏移量S。 圖7描繪根據本發明之一些實施例的基板結構1c之實例的局部放大示意圖，其中省略第一防銲層及第一表面處理層。圖7之實施例之基板結構1c類似於圖1至圖3中所說明之基板結構1，其不同處如下所述。在該基板結構1c中，相鄰排之第一外圍金屬塊51之位置沒有彼此對齊，亦即，相鄰排之第一外圍金屬塊51之位置係彼此交錯。換言之，左右相鄰之該等第一外圍金屬塊51之中心點並不位於同一直線上。 圖8描繪根據本發明之一些實施例的基板結構1d之實例的局部放大示意圖，其中省略第一防銲層及第一表面處理層。圖9描繪圖8之局部立體示意圖。圖8及圖9之實施例之基板結構1d類似於圖1至圖3中所說明之基板結構1，其不同處如下所述。在該基板結構1d中，該第一金屬擋止結構4b包含複數個第一擋止金屬塊44及複數個第一擋止金屬連接段45，其中每一第一擋止金屬塊44之寬度W 6係大於每一第一擋止金屬連接段45之寬度W 7。該等第一擋止金屬塊44係彼此間隔，且二個第一擋止金屬塊44之間係由二個第一擋止金屬連接段45所連接。如圖8及圖9所示，該第一擋止金屬塊44之寬度W 6係等於該第一外圍金屬塊51的最大寬度W 2，該第一擋止金屬連接段45之寬度W 7係等於該第一外圍金屬連接段52的最大寬度W 3，且該等第一擋止金屬塊44之間距g係等於該等第一外圍金屬塊51相鄰的任二者之間的最小間距G。然而，在其他實施例中，該第一擋止金屬塊44之寬度W 6可以小於或大於該第一外圍金屬塊51的最大寬度W 2，該第一擋止金屬連接段45之寬度W 7可以小於或大於該第一外圍金屬連接段52的最大寬度W 3，且該等第一擋止金屬塊45之間距g可以小於或大於該等第一外圍金屬塊51相鄰的任二者之間的最小間距G。 圖10、圖11、圖12、圖13、圖14、圖15、圖16、圖17、圖18及圖19描繪根據本發明之一些實施例的半導體封裝元件之製造方法。參考圖10，提供一載體22。在一實施例中，該載體22係為金屬，例如銅。接著，形成一第二線路層14、至少一第二金屬內圍結構9、至少一第二金屬擋止結構8及至少一第二金屬外圍結構6於該載體22上。在一實施例中，該第二線路層14、該第二金屬內圍結構9、該第二金屬擋止結構8及該第二金屬外圍結構6係為同一層，且在同一步驟中形成。 參考圖11，形成一基板本體10於該載體22上以覆蓋該第二線路層14、該第二金屬內圍結構9、該第二金屬擋止結構8及該第二金屬外圍結構6。接著，形成該第一線路層12、該第一金屬內圍結構7、該第一金屬擋止結構4、該第一金屬外圍結構5、至少一外導電通道16、至少一內導電通道18與複數個定位孔103於該基板本體10上，以形成一基板結構1。在一實施例中，該第一線路層12、該第一金屬內圍結構7、該第一金屬擋止結構4與該第一金屬外圍結構5係為同一層，且在同一步驟中形成。要注意的是，本階段之基板結構1係與圖1至圖3所示之基板結構1大致相同，除了該第二防銲層17及該第二表面處理層192還未形成。 該基板本體10具有第一表面101以及與該第一表面101相對的第二表面102。該基板結構1包括第一部分（例如：一晶片接合區2）、一第二部分（例如：一板邊區3）、該第一金屬擋止結構4、該第一金屬外圍結構5、該第一金屬內圍結構7、該等定位孔103、該第二線路層14、該第二金屬內圍結構9及該第二金屬擋止結構8。該基板結構1可為條型基板結構。在其他實施例中，該基板結構1也可以是面板型基板結構。 該第一部分（例如：該晶片接合區2）包含複數個區域單元21。每一區域單元21內具有該第一線路層12。該第一線路層12位於於該第一部分（例如：該晶片接合區2）之第一表面101上。該第一線路層12具有複數個導電跡線121、複數個導電接墊122及複數個導電手指123（圖2）。 該第二部分（例如：該板邊區3）係環繞/圍繞該第一部分（例如：該晶片接合區2）。該第二部分（例如：該板邊區3）包含一膠注區31及一壓模區32。該膠注區31鄰近且環繞/圍繞該第一部分（例如：該晶片接合區2）。該壓模區32環繞該膠注區31，亦即，該壓模區32係較該膠注區31遠離該第一部分（例如：該晶片接合區2）。 該第一金屬擋止結構4鄰設於該第二部分（例如：該板邊區3）之一第一表面101（例如：位於該第一表面101上），且實質上完全環繞/圍繞該第一部分（例如：該晶片接合區2）（如圖1及圖2所示）。在一實施例中，該第一金屬擋止結構4係位於該壓模區32，且非常靠近該第二分界線30。該第一金屬擋止結構4之一上表面41係高於或等高於該第一金屬外圍結構5之一上表面54，亦即，該第一金屬擋止結構4之厚度係大於或等於該第一金屬外圍結構5之厚度，藉此，該第一金屬擋止結構4可產生較佳之擋止效果。在一實施例中，該第一線路層12之導電手指上具有一第一表面處理層191，例如一電鍍金層或電鍍錫層。 該第一金屬外圍結構5係鄰設於該第二部分（例如：該板邊區3）之該第一表面101，且環繞/圍繞該第一金屬擋止結構4。該第一金屬外圍結構5係位於該壓模區32，用以平衡該基板結構1整體之殘銅率及應力。該第一金屬外圍結構5包括複數個第一外圍金屬塊51及複數個第一外圍金屬連接段52、至少一個第一網狀金屬結構53及複數個第一電鍍夾點55（如圖1及圖2所示）。該等第一電鍍夾點55係用以在電鍍過程中供一電鍍裝置之電鍍夾頭夾住，使得該電鍍裝置之電流可以經由該等第一電鍍夾點55進到該基板結構1。在一實施例中，該等第一電鍍夾點55係電性連接至該第一線路層12。 該第一金屬內圍結構7鄰設於該第二部分（例如：該板邊區3）之該第一表面101，且位該第一金屬擋止結構4與該第一部分（例如：該晶片接合區2）之間。亦即，該第一金屬內圍結構7係位於該膠注區31。在一實施例中，第一金屬內圍結構7包括複數個第一內圍金屬塊71及複數個第一內圍金屬連接段72（如圖1及圖2所示）。 該等定位孔103（圖1）係貫穿該基板結構1，且位於該基板結構1之外周邊，其係用以供定位之用。 該第二線路層14、該第二金屬內圍結構9、該第二金屬擋止結構8及該第二金屬外圍結構6皆嵌於該基板本體10之第二表面102，且該第二線路層14之下表面、該第二金屬內圍結構9之下表面、該第二金屬擋止結構8之下表面及該第二金屬外圍結構6之下表面大致與該基板本體10之第二表面102共平面。 該第二線路層14鄰設於該第一部分（例如：該晶片接合區2）之第二表面102。該第二線路層14至少具有複數個導電接墊，其位置係對應該第一線路層12之導電接墊122，例如：該第二線路層14之導電接墊係位於該第一線路層12之導電接墊122之正下方。在一實施例中，該第一線路層12係透過該內導電通道18而電性連接至該第二線路層14。亦即，該內導電通道18係貫穿該基板本體10，且用以電性連接該第一線路層12及該第二線路層14。在一實施例中，該第一線路層12與該內導電通道18係同時形成。 該第二金屬擋止結構8鄰設於該第二部分（例如：該板邊區3）之第二表面102。該第二金屬擋止結構8之形狀及尺寸係大致與該第一金屬擋止結構4之形狀及尺寸相同。 該第二金屬外圍結構6係鄰設於該第二部分（例如：該板邊區3）之該第二表面102，且環繞/圍繞該第二金屬擋止結構8。該第二金屬外圍結構6之位置係對應該第一金屬外圍結構5之位置。該第二金屬外圍結構6包括複數個第二外圍金屬塊61（如圖1及圖2所示）及複數個第二外圍金屬連接段（圖中未示）。在一實施例中，該第二金屬外圍結構6係透過該外導電通道16而電性連接至該第一金屬外圍結構5。亦即，該外導電通道16係貫穿該基板本體10，且用以電性連接該第二金屬外圍結構6及該第一金屬外圍結構5。在一實施例中，該第一金屬外圍結構5與該外導電通道16係同時形成。 該第二金屬外圍結構6可更包括至少一個第二網狀金屬結構（圖中未示）及複數個第二電鍍夾點65。該等第二電鍍夾點65係用以在電鍍過程中供一電鍍裝置之電鍍夾頭夾住，使得該電鍍裝置之電流可以經由該等第二電鍍夾點65進到該基板結構1。在一實施例中，該等第二電鍍夾點65係電性連接至該第一線路層12。舉例而言，在一實施例中，該第二電鍍夾點65係透過該外導電通道16而電性連接至該第一電鍍夾點55，進而電性連接至該第一線路層12。 第二金屬內圍結構9鄰設於該第二部分（例如：該板邊區3）之該第二表面102，且位該第二金屬擋止結構8與該第一部分（例如：該晶片接合區2）之間。亦即，該第二金屬內圍結構9係位於該膠注區31（且位於該第一金屬內圍結構7之正下方）。在一實施例中，第二金屬內圍結構9包括複數個第二內圍金屬塊91及複數個第二內圍金屬連接段（圖中未示）。 接著，形成一第一防銲層15以覆蓋該基板本體10之第一表面101及其上之所有元件，但是暴露該第一線路層12之導電手指上之一部分及該第一電鍍夾點55。接著，形成一第一表面處理層191於該導電手指上之暴露部分。 參考圖12，電性連接至少一半導體晶片24至該基板結構1之該第一部分（例如：該晶片接合區2）。在一實施例中，該半導體晶片24係利用一黏膠層23黏附至該基板本體10之第一表面101上之第一防銲層15，且該半導體晶片24係透過至少一導線26而電性連接至該導電手指123上之第一表面處理層191。 接著，提供一灌膠模具90。該灌膠模具90具有一下表面901及一模穴902。該模穴902具有一側表面903，且該模穴902之該側表面903係大致對應該第二分界線30。 參考圖13，將該灌膠模具90之下表面901壓置該基板結構1之壓模區32上，亦即，該第一金屬擋止結構4之位置係對應該灌膠模具90之該下表面901，且該基板結構1之該第一部分（例如：該晶片接合區2）、該至少一半導體晶片24及該膠注區31之位置係對應該模穴902（例如：位於模穴902中）。換言之，整個該第一金屬擋止結構4及位於其上表面41之第一防銲層15係被該灌膠模具90之該下表面901緊緊壓住，使得該灌膠模具90之該模穴902形成一密閉空間。在一實施例中，該模穴902之該側表面903係大致與該第二分界線30共平面。因此，在封裝膠材28（圖14）充滿該模穴902後不會溢流至該壓模區32，而僅會位於該膠注區31及該第一部分（例如：該晶片接合區2）。可以理解的是，如果沒有該第一防銲層15，則該灌膠模具90之該下表面901會壓住該第一金屬擋止結構4。 參考圖14及圖15，其中圖15係為圖14之整體俯視圖。形成一封裝膠材28以包覆該基板結構1之該第一部分（例如：該晶片接合區2）上之所有元件、該至少一半導體晶片24、該等導線26及該膠注區31之所有元件。由於該第一金屬擋止結構4之阻擋功效，該第二分界線30之外則沒有該封裝膠材28。亦即，該第二分界線30係為該封裝膠材28的邊界線（即外圍之輪廓線），且該封裝膠材28不會溢流至該壓模區32。接著，進行脫膜。亦即，移開該灌膠模具90。 參考圖16，從該載體22下表面減薄該載體22。在一實施例中，該載體22係為銅，且利用去氧化(de-oxidation)製程以去除銅下表面之氧化物。 參考圖17，移除該載體22以顯露該基板本體10之第二表面102及該第二線路層14、該第二金屬內圍結構9、該第二金屬擋止結構8及該第二金屬外圍結構6。在一實施例中，該載體22係為銅，且利用蝕刻製程以移除整個該載體22。 參考圖18，形成一第二表面處理層192於該第二線路層14之一部分。在一實施例中，該等第一電鍍夾點55及/或該等第二電鍍夾點65係用以在電鍍過程中供一電鍍裝置之電鍍夾頭夾住，使得該電鍍裝置之電流可以透過該等第一電鍍夾點55及/或該等第二電鍍夾點65進到該基板結構1之該第一線路層12及該第二線路層14，以形成一第二表面處理層192於該第二線路層14之導電接墊上。接著，形成一第二防銲層17以覆蓋該第一部分（例如：該晶片接合區2）之第二表面102及其上之該第二線路層14，但是不覆蓋該第二線路層14之導電接墊上之第二表面處理層192。亦即，該第二表面處理層192係顯露於該第二防銲層17之外。同時，該第二防銲層17覆蓋該第二部分（例如：該板邊區3）之第二表面102及其上之該第二金屬內圍結構9、該第二金屬擋止結構8與該第二金屬外圍結構6，但是不覆蓋該第二電鍍夾點65。在其他實施例中，該第二防銲層17可以覆蓋該第二電鍍夾點65。 參考圖19，沿著該第一分界線20切除該基板結構1之該第二部分（例如：該板邊區3），以形成複數個半導體封裝元件11。亦即，每一半導體封裝元件11係對應上述該第一部分（例如：該晶片接合區2）之一個區域單元21。 除非另外規定，否則諸如「上方」、「下方」、「向上」、「左邊」、「右邊」、「向下」、「頂部」、「底部」、「垂直」、「水平」、「側」、「較高」、「下部」、「上部」、「上方」、「下面」等空間描述係關於圖中所展示之定向加以指示。應理解，本文中所使用之空間描述僅出於說明之目的，且本文中所描述之結構之實際實施可以任何定向或方式在空間上配置，其限制條件為本發明之實施例之優點不因此配置而有偏差。 如本文中所使用，術語「大致」、「實質上」、「實質的」及「約」用以描述及考慮小變化。當與事件或情形結合使用時，術語可指事件或情形明確發生之情況以及事件或情形極近似於發生之情況。舉例而言，當結合數值使用時，該等術語可指小於或等於彼數值之±10%的變化範圍，諸如小於或等於±5%、小於或等於±4%、小於或等於±3%、小於或等於±2%、小於或等於±1%、小於或等於±0.5%、小於或等於±0.1%、或小於或等於±0.05%。舉例而言，若兩個數值之間的差小於或等於該等值之平均值的±10% (諸如，小於或等於±5%、小於或等於±4%、小於或等於±3%、小於或等於±2%、小於或等於±1%、小於或等於±0.5%、小於或等於±0.1%、或小於或等於±0.05%)，則可認為兩個數值「實質上」相同。術語「實質上共面」可指沿著同一平面處於若干微米(μm)內(諸如，沿著同一平面處於40 μm內、30 μm內、20 μm內、10 μm內或1 μm內)之兩個表面。 另外，有時在本文中按範圍格式呈現量、比率及其他數值。應理解，此類範圍格式係為便利及簡潔起見而使用，且應靈活地理解為不僅包括明確指定為範圍限制之數值，且亦包括涵蓋於彼範圍內之所有個別數值或子範圍，如同明確指定每一數值及子範圍一般。 在對一些實施例之描述中，提供「在」另一組件「上」之一組件可涵蓋前一組件直接在後一組件上(例如，與後一組件實體接觸)的狀況以及一或多個介入組件位於前一組件與後一組件之間的狀況。 儘管已參看本發明之特定實施例描述並說明本發明，但此等描述及說明並不限制本發明。熟習此項技術者應理解，在不脫離如由所附申請專利範圍所界定之本發明之真實精神及範疇的情況下，可作出各種改變且可替代等效物。說明可不必按比例繪製。歸因於製造程序及容限，本發明中之藝術再現與實際設備之間可存在區別。可存在並未明確說明的本發明之其他實施例。應將本說明書及圖式視為說明性而非限制性的。可作出修改，以使特定情形、材料、物質組成、方法或製程適應於本發明之目標、精神及範疇。所有此類修改均意欲處於此處所附之申請專利範圍的範疇內。儘管已參看按特定次序執行之特定操作描述本文中所揭示的方法，但應理解，在不脫離本發明之教示的情況下，可組合、再細分，或重新定序此等操作以形成等效方法。因此，除非本文中明確指示，否則操作的次序及分組並非本發明之限制。
G‧‧‧間距
W1‧‧‧寬度
W2‧‧‧寬度
W3‧‧‧寬度
W4‧‧‧寬度
W5‧‧‧寬度
W6‧‧‧寬度
W7‧‧‧寬度
g‧‧‧間距
1‧‧‧基板結構
1a‧‧‧基板結構
1b‧‧‧基板結構
1c‧‧‧基板結構
1d‧‧‧基板結構
2‧‧‧晶片接合區
3‧‧‧板邊區
4‧‧‧第一金屬擋止結構
4a‧‧‧第一金屬擋止結構
4b‧‧‧第一金屬擋止結構
5‧‧‧第一金屬外圍結構
6‧‧‧第二金屬外圍結構
7‧‧‧第一金屬內圍結構
8‧‧‧第二金屬擋止結構
9‧‧‧第二金屬內圍結構
10‧‧‧基板本體
11‧‧‧半導體封裝元件
12‧‧‧第一線路層
14‧‧‧第二線路層
15‧‧‧第一防銲層
16‧‧‧外導電通道
17‧‧‧第二防銲層
18‧‧‧內導電通道
20‧‧‧第一分界線
21‧‧‧區域單元
22‧‧‧載體
23‧‧‧黏膠層
24‧‧‧半導體晶片
26‧‧‧導線
28‧‧‧封裝膠材
30‧‧‧第二分界線
31‧‧‧膠注區
32‧‧‧壓模區
41‧‧‧第一金屬擋止結構之上表面
42‧‧‧第一擋止金屬塊
43‧‧‧第一擋止金屬連接段
44‧‧‧第一擋止金屬塊
45‧‧‧第一擋止金屬連接段
51‧‧‧第一外圍金屬塊
52‧‧‧第一外圍金屬連接段
53‧‧‧第一網狀金屬結構
54‧‧‧第一金屬外圍結構之上表面
55‧‧‧第一電鍍夾點
61‧‧‧第二外圍金屬塊
65‧‧‧第二電鍍夾點
71‧‧‧第一內圍金屬塊
72‧‧‧第一內圍金屬連接段
90‧‧‧灌膠模具
91‧‧‧第二內圍金屬塊
101‧‧‧基板本體之第一表面
102‧‧‧基板本體之第二表面
103‧‧‧定位孔
121‧‧‧導電跡線
122‧‧‧導電接墊
123‧‧‧導電手指
191‧‧‧第一表面處理層
192‧‧‧第二表面處理層
901‧‧‧灌膠模具之下表面
902‧‧‧模穴
903‧‧‧模穴之側表面
圖1描繪根據本發明之一些實施例的基板結構之實例的俯視示意圖，其中省略第一防銲層及第一表面處理層。 圖2描繪根據圖1的基板結構1中之區域A之放大示意圖。 圖3描繪根據圖2沿著線I-I之剖視示意圖，其中更包括一第一防銲層、一第二防銲層、一第一表面處理層及一第二表面處理層。 圖4描繪根據本發明之一些實施例的基板結構之實例的局部放大示意圖，其中省略第一防銲層及第一表面處理層。 圖5描繪根據本發明之一些實施例的基板結構之實例的局部放大示意圖，其中省略第一防銲層及第一表面處理層。 圖6描繪根據圖5沿著線II-II之剖視示意圖，其中更包括一第一防銲層、一第二防銲層、一第一表面處理層及一第二表面處理層。 圖7描繪根據本發明之一些實施例的基板結構之實例的局部放大示意圖，其中省略第一防銲層及第一表面處理層。 圖8描繪根據本發明之一些實施例的基板結構之實例的局部放大示意圖，其中省略第一防銲層及第一表面處理層。 圖9描繪圖8之局部立體示意圖。 圖10、圖11、圖12、圖13、圖14、圖15、圖16、圖17、圖18及圖19描繪根據本發明之一些實施例的半導體封裝元件之製造方法。

Claims (34)

  1. 一種基板結構，包括： 一第一部分，用以供至少一半導體晶片設置於其上； 一第二部分，環繞該第一部分；及 至少一第一金屬擋止結構，鄰設於該第二部分之一第一表面，且實質上完全環繞該第一部分。
  2. 如申請專利範圍第1項所述之基板結構，其中該第一金屬擋止結構係為一連續式環狀結構。
  3. 如申請專利範圍第2項所述之基板結構，其中該第一金屬擋止結構係為一條狀結構，且具有一單一寬度。
  4. 如申請專利範圍第2項所述之基板結構，其中該第一金屬擋止結構包含複數個第一擋止金屬塊及複數個第一擋止金屬連接段，每一第一擋止金屬塊之寬度係大於每一第一擋止金屬連接段之寬度，該等第一擋止金屬塊係彼此間隔，且該等第一擋止金屬連接段連接該等第一擋止金屬塊。
  5. 如申請專利範圍第1項所述之基板結構，更包括至少一第一金屬外圍結構，鄰設於該第二部分之該第一表面，且圍繞該第一金屬擋止結構。
  6. 如申請專利範圍第5項所述之基板結構，其中該第一金屬外圍結構與該第一金屬擋止結構係位於同一層。
  7. 如申請專利範圍第5項所述之基板結構，更包括一第一線路層，鄰設於該第一部分之一第一表面，且該第一金屬外圍結構包括複數個第一電鍍夾點，其電性連接至該第一線路層。
  8. 如申請專利範圍第5項所述之基板結構，其中該第一金屬外圍結構包括複數個第一外圍金屬塊，該等第一外圍金屬塊係彼此間隔，且圍繞該第一金屬擋止結構。
  9. 如申請專利範圍第8項所述之基板結構，其中該第一外圍金屬塊係為包含至少三個邊之外凸多邊形、圓形或橢圓形。
  10. 如申請專利範圍第8項所述之基板結構，其中該等第一外圍金屬塊相鄰的任二者之間的最小間距係介於0.1mm至0.3mm之間。
  11. 如申請專利範圍第8項所述之基板結構，其中該第一外圍金屬塊的最大寬度(W4)係介於0.2mm至0.4mm之間。
  12. 如申請專利範圍第8項所述之基板結構，其中該第一金屬外圍結構更包括複數個第一外圍金屬連接段，連接該等第一外圍金屬塊。
  13. 如申請專利範圍第12項所述之基板結構，其中該第一外圍金屬連接段的最大寬度係小於或等於0.1mm。
  14. 如申請專利範圍第5項所述之基板結構，更包括至少一第二金屬外圍結構，鄰設於該第二部分之一第二表面。
  15. 如申請專利範圍第14項所述之基板結構，更包括至少一外導電通道，用以電性連接該第一金屬外圍結構及該第二金屬外圍結構。
  16. 如申請專利範圍第14項所述之基板結構，其中該第一金屬外圍結構包括複數個第一外圍金屬塊，且該第二金屬外圍結構包括複數個第二外圍金屬塊。
  17. 如申請專利範圍第16項所述之基板結構，更包括一第一線路層，鄰設於該第一部分之一第一表面，該第二金屬外圍結構更包括複數個第二電鍍夾點，其電性連接至該第一線路層。
  18. 如申請專利範圍第16項所述之基板結構，其中每一該等第二外圍金屬塊之中心與每一第一外圍金屬塊之中心具有一偏移量。
  19. 如申請專利範圍第16項所述之基板結構，其中該第二外圍金屬塊係為包含至少三個邊之外凸多邊形、圓形或橢圓形。
  20. 如申請專利範圍第16項所述之基板結構，其中該等第二外圍金屬塊所排列出之一第二圖案係不同於該等第一外圍金屬塊所排列出之一第一圖案。
  21. 如申請專利範圍第5項所述之基板結構，其中該第一金屬外圍結構包括複數排第一外圍金屬塊，相鄰排之第一外圍金屬塊之位置係彼此對齊。
  22. 如申請專利範圍第5項所述之基板結構，其中該第一金屬外圍結構包括複數排第一外圍金屬塊，相鄰排之第一外圍金屬塊之位置係彼此交錯。
  23. 如申請專利範圍第5項所述之基板結構，其中該第一金屬外圍結構包括至少一個第一網狀金屬結構。
  24. 如申請專利範圍第5項所述之基板結構，其中該第一金屬擋止結構之一上表面係高於或等高於該第一金屬外圍結構之一上表面。
  25. 如申請專利範圍第1項所述之基板結構，更包括至少一第一金屬內圍結構，鄰設於該第二部分之該第一表面，且位該第一金屬擋止結構與該第一部分之間。
  26. 如申請專利範圍第25項所述之基板結構，其中該第一金屬內圍結構包括至少一第一內圍金屬連接段，其連接該第一金屬擋止結構及位於該第一部分之一第一線路層。
  27. 如申請專利範圍第1項所述之基板結構，其中該第二部分包含一鄰近該第一部分的膠注區及一遠離該第一部分的壓模區，且該第一金屬擋止結構係位於該壓模區。
  28. 如申請專利範圍第1項所述之基板結構，更包括： 一第一線路層，鄰設於該第一部分之一第一表面； 一第二線路層，鄰設於該第一部分之一第二表面； 至少一內導電通道，電性連接該第一線路層及該第二線路層；及 至少一第一金屬外圍結構，鄰設於該第二部分之該第一表面，且電性連接至該第一線路層。
  29. 如申請專利範圍第1項所述之基板結構，更包括一第一防銲層，覆蓋該第一部分之一第一表面、該第二部分之該第一表面及該第一金屬擋止結構。
  30. 一種半導體封裝元件之製造方法，包括下列步驟： (a)提供一基板結構，其中該基板結構包括一第一部分、一第二部分及至少一第一金屬擋止結構，該第二部分係環繞該第一部分，且該第二部分包含一鄰近該第一部分的膠注區及一遠離該第一部分的壓模區，該第一金屬擋止結構鄰設於該第二部分之一第一表面，且位於該壓模區，該第一金屬擋止結構實質上完全環繞該第一部分； (b)電性連接至少一半導體晶片至該基板結構之第一部分； (c)將一灌膠模具之一下表面壓置該基板結構之壓模區； (d)形成一封裝膠材以包覆該基板結構之第一部分、該至少一半導體晶片及該第二部分之膠注區；及 (e)切除該基板結構之第二部分。
  31. 如申請專利範圍第30項所述之製造方法，其中該步驟(c)中，該灌膠模具具有一模穴，且該基板結構之第一部分、該至少一半導體晶片及該第二部分之膠注區之位置係對應該模穴。
  32. 如申請專利範圍第30項所述之製造方法，其中該步驟(c)中，該第一金屬擋止結構之位置係對應該灌膠模具之該下表面。
  33. 如申請專利範圍第30項所述之製造方法，其中該步驟(a)中，該基板結構更包括一第一線路層、一第二線路層及至少一內導電通道，該第一線路層鄰設於該第一部分之一第一表面，該第二線路層鄰設於該第一部分之一第二表面，該至少一內導電通道電性連接該第一線路層及該第二線路層；該步驟(d)之後，該方法更包括： (d1)形成一表面處理層於該第二線路層之一部分。
  34. 如申請專利範圍第33項所述之製造方法，其中該步驟(a)中，該基板結構更包括複數個第一電鍍夾點及複數個第二電鍍夾點，該等第一電鍍夾點鄰設於該第二部分之該第一表面，且圍繞該第一金屬擋止結構，且電性連接至該第一線路層；該等第二電鍍夾點鄰設於該第二部分之一第二表面，且電性連接至該第一線路層；該步驟(d1)係透過該等第一電鍍夾點及/或該等第二電鍍夾點以形成該表面處理層於該第二線路層之該部分。
TW106137031A 2017-10-27 2017-10-27 基板結構及半導體封裝元件之製造方法 TWI629761B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
TW106137031A TWI629761B (zh) 2017-10-27 2017-10-27 基板結構及半導體封裝元件之製造方法
CN201810163728.4A CN109727945B (zh) 2017-10-27 2018-02-27 衬底结构及半导体封装元件的制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW106137031A TWI629761B (zh) 2017-10-27 2017-10-27 基板結構及半導體封裝元件之製造方法

Publications (2)

Publication Number Publication Date
TWI629761B true TWI629761B (zh) 2018-07-11
TW201917844A TW201917844A (zh) 2019-05-01

Family

ID=63640394

Family Applications (1)

Application Number Title Priority Date Filing Date
TW106137031A TWI629761B (zh) 2017-10-27 2017-10-27 基板結構及半導體封裝元件之製造方法

Country Status (2)

Country Link
CN (1) CN109727945B (zh)
TW (1) TWI629761B (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11114389B2 (en) 2019-09-17 2021-09-07 Advanced Semiconductor Engineering, Inc. Substrate structure and method for manufacturing a semiconductor package
US11387213B2 (en) * 2020-06-05 2022-07-12 Advanced Semiconductor Engineering, Inc. Method for manufacturing a semiconductor package
TWI746275B (zh) * 2020-11-20 2021-11-11 健鼎科技股份有限公司 具有非對稱結構的電路板的製造方法
CN113571435B (zh) * 2021-07-02 2024-02-27 矽磐微电子(重庆)有限公司 芯片封装结构的形成方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070252269A1 (en) * 2006-05-01 2007-11-01 En-Min Jow Substrate structure for semiconductor package and package method thereof
US20090181499A1 (en) * 2008-01-16 2009-07-16 Lingsen Precision Industries, Ltd. Ic packaging process
US20090261463A1 (en) * 2008-04-16 2009-10-22 Chin-Ti Chen Chip mounting device and chip package array
US20140134805A1 (en) * 2012-11-13 2014-05-15 Siliconware Precision Industries Co., Ltd. Method of fabricating a semiconductor package
US20140167238A1 (en) * 2005-06-30 2014-06-19 Fairchild Semiconductor Corporation Semiconductor die package and method for making the same

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6274883B1 (en) * 1999-12-13 2001-08-14 Orient Semiconductor Electronics Ltd. Structure of a ball grid array substrate with charts for indicating position of defective chips
JP4094515B2 (ja) * 2003-09-26 2008-06-04 株式会社ルネサステクノロジ 半導体装置の製造方法
TWI244150B (en) * 2004-12-09 2005-11-21 Siliconware Precision Industries Co Ltd Flash preventing substrate and fabrication method thereof
US7952168B2 (en) * 2008-03-04 2011-05-31 Powertech Technology Inc. Substrate strip for semiconductor packages
JP6016965B2 (ja) * 2015-03-02 2016-10-26 三菱電機株式会社 電子機器ユニット及びその製造金型装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140167238A1 (en) * 2005-06-30 2014-06-19 Fairchild Semiconductor Corporation Semiconductor die package and method for making the same
US20070252269A1 (en) * 2006-05-01 2007-11-01 En-Min Jow Substrate structure for semiconductor package and package method thereof
US20090181499A1 (en) * 2008-01-16 2009-07-16 Lingsen Precision Industries, Ltd. Ic packaging process
US20090261463A1 (en) * 2008-04-16 2009-10-22 Chin-Ti Chen Chip mounting device and chip package array
US20140134805A1 (en) * 2012-11-13 2014-05-15 Siliconware Precision Industries Co., Ltd. Method of fabricating a semiconductor package

Also Published As

Publication number Publication date
TW201917844A (zh) 2019-05-01
CN109727945A (zh) 2019-05-07
CN109727945B (zh) 2021-02-05

Similar Documents

Publication Publication Date Title
TWI629761B (zh) 基板結構及半導體封裝元件之製造方法
US7141868B2 (en) Flash preventing substrate and method for fabricating the same
JPH1126489A (ja) ゲートスロットを有するサブストレートならびに半導体パッケージ成形用の金型および成形方法
JP2014533892A (ja) 非露出パッドボールグリッドアレイパッケージ構造及びその製造方法
KR19990013968A (ko) 반도체 장치 및 그 제조방법
TWM556409U (zh) 基板結構
TWI665770B (zh) 半導體封裝結構及其製法
US9331041B2 (en) Semiconductor device and semiconductor device manufacturing method
US20200365492A1 (en) Package with lead frame with improved lead design for discrete electrical components and manufacturing the same
US20160013122A1 (en) Methods of fabricating qfn semiconductor package and metal plate
US9087826B2 (en) Method for manufacturing semiconductor device using mold having resin dam and semiconductor device
JP5667381B2 (ja) 半導体装置及びその製造方法
KR20000035739A (ko) 반도체 장치의 제조 방법
TWI767259B (zh) 基板結構及用於製造半導體封裝之方法
TW202213674A (zh) 基板結構及用於製造半導體封裝之方法
US8878070B2 (en) Wiring board and method of manufacturing a semiconductor device
JP4698658B2 (ja) 半導体チップ搭載用の絶縁基板
JP2016025198A (ja) 半導体装置の製造方法
JP5587464B2 (ja) 半導体装置の製造方法
TW202326876A (zh) 封裝結構的形成方法
KR101678969B1 (ko) 유전체 부재에 단자를 구비하는 마이크로전자 패키지
JP3703960B2 (ja) 半導体装置
JP2011151104A (ja) 半導体装置の製造方法及び半導体装置の中間構造体
JP2008182060A (ja) 半導体装置の製造方法
JP4854863B2 (ja) 半導体装置