JP2011151104A - 半導体装置の製造方法及び半導体装置の中間構造体 - Google Patents

半導体装置の製造方法及び半導体装置の中間構造体 Download PDF

Info

Publication number
JP2011151104A
JP2011151104A JP2010009720A JP2010009720A JP2011151104A JP 2011151104 A JP2011151104 A JP 2011151104A JP 2010009720 A JP2010009720 A JP 2010009720A JP 2010009720 A JP2010009720 A JP 2010009720A JP 2011151104 A JP2011151104 A JP 2011151104A
Authority
JP
Japan
Prior art keywords
semiconductor device
intermediate structure
protrusion
boundary region
thickness
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2010009720A
Other languages
English (en)
Inventor
Korenori Iwamoto
是則 岩本
Hiroshi Nakajima
寛 中嶋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Memory Japan Ltd
Original Assignee
Elpida Memory Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Elpida Memory Inc filed Critical Elpida Memory Inc
Priority to JP2010009720A priority Critical patent/JP2011151104A/ja
Publication of JP2011151104A publication Critical patent/JP2011151104A/ja
Withdrawn legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

【課題】 パッケージの組立プロセスにおいて所定のボディ厚を確保し、反りや曲げに対する抗折強度の向上を図る。
【解決手段】 複数の単位配線基板１０１から構成された多連配線基板１００と、単位配線基板１０１の表面にそれぞれ搭載された複数の半導体チップ１０２を有する半導体装置の中間構造体であって、単位配線基板１０１間の境界領域（個片切断ライン１０４）における中間構造体の厚さ（ｔ２）が、半導体チップ１０２の周囲の中間構造体の厚さ（ｔ１）よりも厚い。
【選択図】 図１

Description

本発明は、半導体装置の製造方法及び半導体装置の中間構造体に関し、特に、MAP（Mold Array Process）方式を使用した半導体装置の製造方法及び半導体装置の中間構造体に関する。
BGA（Ball Grid Array）型の半導体装置は、複数の単位配線基板から構成された多連配線基板を準備し、単位配線基板のそれぞれに半導体チップを搭載し、多連配線基板の複数の単位配線基板を一体的に覆う樹脂封止体を形成し、多連配線基板を個々の単位配線基板毎に分割するMAP（Mold Array Process）方式が用いられている。
しかし、近年、パッケージ厚の薄型化に伴いボディを薄くする要求があり、従来の半導体装置では、パッケージの組立プロセスにおいて、多連配線基板に反りが生じてしまうという問題がある。例えば、パッケージの組立プロセスにおいて、機械的及び熱的ストレスによる反りで、内部のチップクラック等を誘発する不良が発生してしまう。
このような問題を解決するための一つの方法として、特開２００３−２５８１５８号（特許文献１）には、多連配線基板を構成する単位配線基板の周囲に反り防止孔を開設し、多連配線基板の反りを防止する方法が開示されている。
特開２００３−２５８１５８号公報
しかしながら、上記特許文献１は、多連配線基板を構成する単位配線基板の周囲に反り防止孔を開設する構成なので、パッケージの組立プロセスにおいて所定のボディ厚を確保できず、反りや曲げに対する抗折強度が低下してしまう。本発明は、上記従来技術の問題点を解決するものである。
本発明の一態様である半導体装置の製造方法は、
複数の単位配線基板で構成された多連配線基板を準備し、
前記単位配線基板の表面にそれぞれ半導体チップを搭載することにより中間構造体を形成し、
前記単位配線基板間の境界領域における中間構造体の厚さを、前記半導体チップの周囲の中間構造体の厚さよりも厚く形成し、
前記単位配線基板間の境界領域を切断することを特徴とする。
また、本発明の他の態様は、複数の単位配線基板から構成された多連配線基板と、前記単位配線基板の表面にそれぞれ搭載された複数の半導体チップを有する半導体装置の中間構造体であって、前記単位配線基板間の境界領域における中間構造体の厚さが、前記半導体チップの周囲の中間構造体の厚さよりも厚いことを特徴とする。
本発明によれば、パッケージの組立プロセスにおいて所定のボディ厚を確保でき、反りや曲げに対する抗折強度の向上を図ることができる。
本発明の第１の実施形態の半導体装置の中間構造体の概略構成を説明するための断面図であり、（ａ）は既存の中間構造体の概略構成であり、（ｂ）は本発明の第１の実施形態の中間構造体の概略構成である。 本発明の第１の実施形態の半導体装置の製造に用いる多連配線基板の概略構成を示す図であり、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ´断面図である。 ダイボンディング工程を示す図であり、（ａ）は平面図、（ｂ）は（ａ）のＢ−Ｂ´断面図である。 第１の実施の形態に係る半導体装置の封止工程に用いる成型装置（トランスファモールド装置）の概略構成を示す断面図である。 ボールマウント工程を示す図であり、（ａ）は平面図、（ｂ）は（ａ）のＤ−Ｄ´断面図である。 基板ダイシング工程を示す図であり、（ａ）は平面図、（ｂ）は（ａ）のＥ−Ｅ´断面図である。 基板ダイシング工程後に得られた半導体装置を示す断面図である。 本発明の第２の実施形態の半導体装置の製造に用いる多連配線基板の概略構成を示す断面図である。 本発明の第３の実施形態の半導体装置の製造に用いる多連配線基板の概略構成を示す断面図である。
以下、図面を参照して、本発明の実施の形態について詳細に説明する。
（第１の実施形態）
図１を参照して、本発明の第１の実施形態の半導体装置の中間構造体の概略構成を説明する。ここで、（ａ）は既存の中間構造体の概略構成であり、（ｂ）は本発明の第１の実施形態の中間構造体の概略構成である。
図１（ａ）に示す既存の中間構造体は、複数の単位配線基板１０１から構成された多連配線基板１００と、単位配線基板１０１の表面にそれぞれ搭載された複数の半導体チップ１０２と、複数の半導体チップ１０２を一括的に封止する樹脂封止体１０３を有する。
既存の中間構造体では、パッケージのボディ厚（中間構造体の厚さ：ｔ１）が薄い場合でも、多連配線基板１００をそのまま薄い状態で組立工程を行っていた。このため機械的及び熱的ストレスによる反りが、半導体チップ１０２へダメージを及ぼすことがあった。
このような問題を解決するため、図１（ｂ）に示す本発明の第１の実施形態の中間構造体では、多連配線基板１００の境界領域の個片切断ライン（ダイシングライン）１０４上に樹脂（モールド）で形成された突起部（凸部）１０５を設ける。このような構成により、パッケージの組立プロセスにおいて所定のボディ厚を確保でき、反りや曲げに対する抗折強度の向上を図ることが可能となる。
具体的には、パッケージのボディ厚が薄いと、組立工程における機械的及び熱的ストレスによる反りがチップにダメージを与える場合がある。一般に、パッケージは組立工程では多連配線基板１００を使用するが、その多連配線基板１００多に突起部（凸部）１０５を設けることでボディ厚が増し、抗折強度を向上させる。
ボディ厚と抗折強度は比例するので、組立プロセスにおける多連配線基板１００に突起部（凸部）１０５を設けることにより、見かけ上ボディ厚が厚くなり、反りに対し強固な効果を持たせることが可能となる。具体的には、単位配線基板１０１間の境界領域（個片切断ライン１０４）における中間構造体の厚さ（ｔ２）が、半導体チップ１０２の周囲の中間構造体の厚さ（ｔ１）よりも厚くなっている。
尚、突起部（凸部）１０５は個片切断ライン１０４上に設けられているので、パッケージ個片時（単位配線基板１０１間の個片切断ライン１０４（境界領域）を切断する際）に切り落とされる。
次に、図２〜図７を参照して、本発明の第１の実施形態に係るBGA（Ball Grid Array）型半導体装置の製造方法について説明する。
図２は、第１の実施形態の半導体装置の製造に用いる多連配線基板の概略構成を示す図であり、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ´断面図である。
多連配線基板１００は、複数の単位配線基板１０１から構成されている。多連配線基板１００の表面には、複数の接続パッド１０６が形成されている。また、多連配線基板１０１の裏面には、複数のランド１０７が形成されている。そして、接続パッド１０６とこれに対応するランド１０７とは多連配線基板１００の配線１０８によりそれぞれ電気的に接続されている。
また、単位配線基板製１０１間は個片切断ライン１０４となる。このようして、図１（ａ）及び（ｂ）に示すような多連配線基板１００が準備される。
次に、図３（ａ）及び（ｂ）に示すように、多連配線基板１００はダイボンディング工程に移行され、半導体チップ１０２が搭載される。
ダイボンディング工程では、図示しないダイボンディング装置を用いて、多連配線基板１００の表面の単位配線基板１０１の略中央部に、それぞれ半導体チップ１０２を固定する。全ての単位配線基板１０１に半導体チップ１０２が搭載された多連配線基板１００は、ワイヤボンディング工程に移行される。
次に、ワイヤボンディング工程では、半導体チップ１０２の一面に形成された電極パッド（図示せず）と、それに対応する単位配線基板１０１の接続パッド１０６とを導電性のワイヤ１０９により結線する。
全ての単位配線基板１０１へのワイヤ接続が完了した多連配線基板１００は、図３に示すように構成されて封止工程に移行される。
次に、本発明の第１の実施の形態に係る半導体装置の封止工程について説明する。
図４は、第１の実施の形態に係る半導体装置の封止工程に用いる成型装置（トランスファモールド装置）の概略構成を示す断面図である。
成型装置４００は、図４（ａ）に示すように、上型４０１と下型４０２からなる成形金型を有している。上型４０１にはキャビティ４０３が形成されており、下型４０２には多連配線基板１００を搭載する凹部４０４が形成されている。キャビティ４０３は、図４に示すように、突起部（凸部）１０５に対応する凸部４０５が形成されている。凸部４０５は個片切断ライン１０４に配置されている。
前記ワイヤボンディングの完了した多連配線基板１００（図３参照）は、図４（ｂ）に示すように、下型４０２の凹部４０４にセットされる。そして、上型４０１と下型４０２で多連配線基板１００を型閉めすることで、多連配線基板１００の上方に所定の大きさのキャビティ４０３が形成される。本実施の形態では、ＭＡＰ方式で構成されているため、キャビティ４０３は複数の単位配線基板１０１を一括で覆う大きさで構成されている。
そして、図４（ｃ）に示すように、溶融された封止樹脂をプランジャー４０７によりキャビティ４０３内に注入する。キャビティ４０３内に封止樹脂を充填した後、所定の温度でキュアすることで、封止樹脂４が硬化されて樹脂封止体１０３が形成される。
次に、多連配線基板１００はボールマウント工程に移行され、図５（ａ）及び（ｂ）に示すように、多連配線基板１００の裏面に格子状に配置された複数のランド１０７上に、導電性の半田ボール５００を搭載し、外部端子となるバンプ電極（外部端子）を形成する。
次に、半田ボール５００の搭載された多連配線基板１００は基板ダイシング工程に移行される。
図６（ａ）及び（ｂ）に示すように、多連配線基板１００を個片切断ライン１０４で切断し、単位配線基板１０１毎に分離する。基板ダイシング工程は、多連配線基板１００の樹脂封止体側をダイシングテープ６００に接着層６１０を介して接着し、ダイシングテープ６００によって多連配線基板１００を支持する。その後、多連配線基板１００を図示しないダイシング装置のダイシングブレードにより縦横に個片切断ライン１０４を切断して単位配線基板１０１毎に切断分離する。切断分離後、ダイシングテープ６００からピックアップすることで、図７に示すような半導体装置７００が得られる。尚、多連配線基板１００を個片切断ライン１０４で切断する際に、突起部１０５は除去される。
（第２の実施形態）
図８を参照して、本発明の第２の実施形態の半導体装置の中間構造体の概略構成を説明する。
図１（ｂ）に示す第１の実施形態と異なる点は、第１の実施形態では、多連配線基板１００の表面に樹脂（モールド）で突起部（凸部）１０５を設けているのに対して、第２の実施形態では、多連配線基板１００の裏面の境界領域の個片切断ライン（ダイシングライン）１０４上に突起部（凸部）８００を設けた点である。ここで、突起部（凸部）８００は、例えば、導体又はソルダーレジストにより形成される。このような構成により、パッケージの組立プロセスにおいて所定のボディ厚を確保でき、反りや曲げに対する抗折強度の向上を図ることが可能となる。その他の構成は、図１（ｂ）に示す第１の実施形態と同じなのでその説明は省略する。
（第３の実施形態）
図９を参照して、本発明の第３の実施形態の半導体装置の中間構造体の概略構成を説明する。
図１（ｂ）に示す第１の実施形態と異なる点は、第１の実施形態では、多連配線基板１００の表面にのみ樹脂（モールド）で突起部（凸部）１０５を設けているのに対して、第２の実施形態では、多連配線基板１００の表面だけでなく、多連配線基板１００の裏面の境界領域の個片切断ライン（ダイシングライン）１０４上にも突起部（凸部）９００を設けた点である。ここで、突起部（凸部）９００は、例えば、導体又はソルダーレジストにより形成される。このような構成により、パッケージの組立プロセスにおいて所定のボディ厚を確保でき、反りや曲げに対する抗折強度のさらなる向上が図れる。その他の構成は、図１（ｂ）に示す第１の実施形態と同じなのでその説明は省略する。
以上、本発明者によってなされた発明を実施の形態に基づき説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
１００ 多連配線基板
１０１ 単位配線基板
１０２ 半導体チップ
１０３ 樹脂封止体
１０４ 個片切断ライン
１０５ 突起部
１０６ 接続パッド
１０７ ランド
１０８ 配線
１０９ ワイヤ
４００ 成形装置
４０１ 上型
４０２ 下型
４０３ キャビティ
４０４ 凹部
４０５ 凸部
５００ 半田ボール
６００ ダイシングテープ
６１０ 接着層
７００ 半導体装置
８００ 突起部
９００ 突起部

Claims (15)

  1. 複数の単位配線基板で構成された多連配線基板を準備し、
    前記単位配線基板の表面にそれぞれ半導体チップを搭載することにより中間構造体を形成し、
    前記単位配線基板間の境界領域における中間構造体の厚さを、前記半導体チップの周囲の中間構造体の厚さよりも厚く形成し、
    前記境界領域を切断することを特徴とする半導体装置の製造方法。
  2. 前記境界領域における樹脂の厚さが前記半導体チップの周囲の樹脂の厚さよりも厚くなるように前記多連配線基板上に樹脂封止体を形成することにより、前記境界領域において前記中間構造体を厚く形成することを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記境界領域における樹脂は第１の突起部として形成されることを特徴とする請求項２に記載の半導体装置の製造方法。
  4. 前記樹脂封止体は、前記第１の突起部に対応した所定の形状を有するキャビティを有する成型装置を使用して、前記キャビティ内に前記樹脂を注入することにより形成されることを特徴とする請求項２又は３に記載の半導体装置の製造方法。
  5. 前記多連配線基板の裏面の前記境界領域に第２の突起部を形成することにより、前記境界領域において前記中間構造体を厚く形成することを特徴とする請求項１から４のいずれか１項に記載の半導体装置の製造方法。
  6. 前記第２の突起部は、導体又はソルダーレジストにより形成されることを特徴とする請求項５に記載の半導体装置の製造方法。
  7. 前記第１の突起部及び前記第２の突起部は、前記多連配線基板の反りを低減するために形成されることを特徴とする請求項３から６のいずれか１項に記載の半導体装置の製造方法。
  8. 前記境界領域を切断する際に、前記第１の突起部及び前記第２の突起部は除去されることを特徴とする請求項３から７のいずれか１項に記載の半導体装置の製造方法。
  9. 複数の単位配線基板から構成された多連配線基板と、前記単位配線基板の表面にそれぞれ搭載された複数の半導体チップを有する半導体装置の中間構造体であって、
    前記単位配線基板間の境界領域における中間構造体の厚さが、前記半導体チップの周囲の中間構造体の厚さよりも厚いことを特徴とする半導体装置の中間構造体。
  10. 前記複数の半導体チップを一括的に封止する樹脂封止体をさらに有し、
    前記境界領域における樹脂の厚さが、前記半導体チップの周囲の樹脂の厚さよりも厚いことを特徴とする請求項９に記載の半導体装置の中間構造体。
  11. 前記境界領域における樹脂は第１の突起部を構成していることを特徴とする請求項１０に記載の半導体装置の中間構造体。
  12. 前記境界領域に対応する前記多連配線基板の裏面に第２の突起部が設けられていることを特徴とする請求項９から１１のいずれか１項に記載の半導体装置の中間構造体。
  13. 前記第２の突起部は、導体又はソルダーレジストであることを特徴とする請求項１２に記載の半導体装置の中間構造体。
  14. 前記第１の突起部及び前記第２の突起部は、前記多連配線基板の反りを低減するために設けられていることを特徴とする請求項９から１３のいずれか１項に記載の半導体装置の中間構造体。
  15. 前記境界領域は、前記単位配線基板を個別に切断するために設けられた切断ラインを有することを特徴とする請求項９から１４のいずれか１項に記載の半導体装置の中間構造体。
JP2010009720A 2010-01-20 2010-01-20 半導体装置の製造方法及び半導体装置の中間構造体 Withdrawn JP2011151104A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2010009720A JP2011151104A (ja) 2010-01-20 2010-01-20 半導体装置の製造方法及び半導体装置の中間構造体

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2010009720A JP2011151104A (ja) 2010-01-20 2010-01-20 半導体装置の製造方法及び半導体装置の中間構造体

Publications (1)

Publication Number Publication Date
JP2011151104A true JP2011151104A (ja) 2011-08-04

Family

ID=44537854

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2010009720A Withdrawn JP2011151104A (ja) 2010-01-20 2010-01-20 半導体装置の製造方法及び半導体装置の中間構造体

Country Status (1)

Country Link
JP (1) JP2011151104A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012131182A (ja) * 2010-12-24 2012-07-12 Apic Yamada Corp モールド金型及び半導体実装基板の製造方法
WO2013057867A1 (ja) * 2011-10-21 2013-04-25 パナソニック株式会社 半導体装置

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012131182A (ja) * 2010-12-24 2012-07-12 Apic Yamada Corp モールド金型及び半導体実装基板の製造方法
WO2013057867A1 (ja) * 2011-10-21 2013-04-25 パナソニック株式会社 半導体装置
US9117770B2 (en) 2011-10-21 2015-08-25 Panasonic Corporation Semiconductor device

Similar Documents

Publication Publication Date Title
JP2010263192A (ja) 回路パターンの浮き上がり現象を抑制するパッケージオンパッケージ及びその製造方法
CN103715150A (zh) 芯片帽及戴有芯片帽的倒装芯片封装
JP5980566B2 (ja) 半導体装置及びその製造方法
CN104584209A (zh) 薄型衬底PoP结构
JP6797234B2 (ja) 半導体パッケージ構造体及びその製造方法
US9659842B2 (en) Methods of fabricating QFN semiconductor package and metal plate
JP2009049218A (ja) 半導体装置及び半導体装置の製造方法
KR20150135412A (ko) 반도체 장치
JP5667381B2 (ja) 半導体装置及びその製造方法
JP5557439B2 (ja) 半導体装置及びその製造方法
JP2009147053A (ja) 半導体装置及びその製造方法
JP5378643B2 (ja) 半導体装置及びその製造方法
JP5579982B2 (ja) 半導体装置の中間構造体及び中間構造体の製造方法
US20080217751A1 (en) Substrate for mounting semiconductor element and method of manufacturing the same
JP4825529B2 (ja) 半導体装置
JP2011151104A (ja) 半導体装置の製造方法及び半導体装置の中間構造体
JP2014013836A (ja) 半導体装置
US8823170B2 (en) Apparatus and method for three dimensional integrated circuits
JP2010278138A (ja) 半導体装置及びその製造方法
JP5666211B2 (ja) 配線基板及び半導体装置の製造方法
JP4737995B2 (ja) 半導体装置
JP5587464B2 (ja) 半導体装置の製造方法
JP2011061055A (ja) 半導体装置の製造方法
JP2009278024A (ja) 半導体装置
JP2004158539A (ja) 樹脂封止型半導体装置の製造方法

Legal Events

Date Code Title Description
A300 Withdrawal of application because of no request for examination

Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 20130402