WO2013057867A1 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
WO2013057867A1
WO2013057867A1 PCT/JP2012/005629 JP2012005629W WO2013057867A1 WO 2013057867 A1 WO2013057867 A1 WO 2013057867A1 JP 2012005629 W JP2012005629 W JP 2012005629W WO 2013057867 A1 WO2013057867 A1 WO 2013057867A1
Authority
WO
WIPO (PCT)
Prior art keywords
wiring
semiconductor device
semiconductor chip
substrate
boundary line
Prior art date
Application number
PCT/JP2012/005629
Other languages
English (en)
French (fr)
Inventor
岳史 坂本
Original Assignee
パナソニック株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by パナソニック株式会社 filed Critical パナソニック株式会社
Priority to JP2013539505A priority Critical patent/JP6132769B2/ja
Priority to CN201280030971.XA priority patent/CN103620762B/zh
Publication of WO2013057867A1 publication Critical patent/WO2013057867A1/ja
Priority to US14/149,890 priority patent/US9117770B2/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02375—Top view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02379—Fan-out arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05569—Disposition the external layer being disposed on a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13144—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73207—Bump and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06527—Special adaptation of electrical connections, e.g. rewiring, engineering changes, pressure contacts, layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06568—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices decreasing in size, e.g. pyramidical stack
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15313—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a land array, e.g. LGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15787—Ceramics, e.g. crystalline carbides, nitrides or oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15788—Glasses, e.g. amorphous oxides, nitrides or fluorides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19107—Disposition of discrete passive components off-chip wires

Abstract

半導体装置は、第１の面１９を有する第１の基材１と、第１の面１９に隣接する第２の面２０を有し、第１の基材１とは線膨張係数が異なり、第１の基材１と接する第２の基材２と、第１の面１９上及び第２の面２０上に、第１の基材１と第２の基材２との境界線２８を跨ぐように設けられた第１の配線３１とを備える。境界線２８上での第１の配線３１の断面積は、第１の配線３１のうち、第１の面１９上に設けられた部分の少なくとも一部の配線幅方向断面の面積、又は第１の配線３１のうち、第２の面２０上に設けられた部分の少なくとも一部の配線幅方向断面の面積よりも大きい。

Description

半導体装置
　本明細書に記載された技術は、基板上の配線及び半導体パッケージに関し、より詳細には、互いに異なる基材上に跨って形成された配線を有する半導体装置に関する。
　半導体パッケージの分野においては、半導体チップ上に形成されるトランジスタの微細化が進行するのに伴って、半導体チップの面積は小さくなり続けている。また、携帯電話等、半導体パッケージを搭載する機器の小型化により、半導体パッケージのさらなる小型化への要求が高まっている。
　この要求に対し、半導体パッケージの大きさを小さく保ったままプリント基板上に実装することができるウェハレベルパッケージ（wafer level package;ＷＬＰ）あるいはウェハレベルチップサイズパッケージ（wafer level chip size package;ＷＬ－ＣＳＰ）が開発されている。ＷＬＰはウェハ状態で半導体チップ上にいわゆる再配線層を設け、当該再配線層の電極上にはんだボールを搭載した後、個片化することで作製される半導体パッケージである。ＷＬＰによれば、半導体パッケージのサイズを半導体チップとほぼ同サイズにすることができる。
　しかしながら、半導体チップに求められる機能の高度化に伴い、半導体パッケージに搭載される入出力端子数が増大し、小面積のＷＬＰでは端子を全て搭載できないという不具合が発生している。
　この不具合に対し、ファンアウトＷＬＰ（fan out ＷＬＰ）が提案されている。このファンアウトＷＬＰは、半導体チップの周辺にエポキシ樹脂等の材料で拡張部分を設け、半導体チップ上の電極から拡張部分に再配線を施し、拡張部分にもはんだボールを搭載することで必要な端子数を確保した半導体パッケージである。
　ファンアウトＷＬＰにおいては、半導体チップの主面とエポキシ樹脂体の主面とが形成する境界線を跨ぐように配線が設置される。これ以外にも、半導体チップをガラスエポキシ樹脂基板に形成された凹部に埋め込んだタイプの半導体パッケージでは、半導体チップの主面とプリント基板の主面との境界線を跨ぐように配線が設置される。
　互いに異なる２つの基材に跨って設けられた配線を有するパッケージが、特許文献１に記載されている。
　図１０は、特許文献１に記載された、従来の半導体装置の構成を示す斜視図である。同図に示すように、従来の半導体装置は、回路基板１０１上に半導体チップ１０６がフリップチップ接合されることで形成される。
　回路基板１０１の一面には回路部１０３が形成され、半導体チップ１０６の一面にはチップ接合部１０７が設置されている。回路基板１０１の一面上には回路部１０３と電気的に接続された配線１０２、１０４ａ及び接合配線部１０４が設けられている。接合配線部１０４は低誘電体材料１０５上に設けられる。
　半導体チップ１０６は、回路基板１０１の回路部１０３が形成された面と半導体チップ１０６の回路形成面とが対向するように回路基板１０１上に接合される。この際、接合配線部１０４とチップ接合部１０７とが重なるように半導体チップ１０６を回路基板１０１上に搭載する。
特開２０００－１８３２３１号公報
　半導体パッケージ、あるいは配線が施された基板が実際の製品として使用される場合、加熱及び冷却によって繰り返し温度変化を受ける。半導体装置を構成する各材料は、熱に対して固有の線膨張係数（ＣＴＥ）を有する。ここで、線膨張係数とは、単位温度あたりの長さ方向の膨張量のことを意味する。
　半導体装置に温度変化が生じた場合、ＣＴＥが異なる材料（例えば図１０に示す回路基板１０１と低誘電体材料１０５）では膨張、収縮する量が異なるので、ＣＴＥが異なる材料同士が接する境界面において歪みが発生する。このため、ＣＴＥが相異なる材料で構成された基材上に、両者の境界を跨いで配線が設けられる場合、温度変化を受けると、境界面に生じた歪みによって配線部に応力が発生する。そして、半導体装置が繰り返し温度変化を受けることで配線に歪みが蓄積され、最終的には当該配線が破断するおそれが生じる。
　本発明は、互いに異なる基材上に両者の境界を跨いで配線を形成する場合に、配線が破断する可能性を低減することを目的とする。
　前記課題を解決するため、本発明に係る半導体装置においては、互いに線膨張係数（ＣＴＥ）が異なる基材上に跨って形成された配線のうち、両基材の境界部分上に設けられた部分の断面積を大きくし、基材の境界領域上に生じる歪みに対する配線の強度を向上させている。
　すなわち、本発明の一例に係る半導体装置は、回路が形成された第１の面を有する第１の基材と、前記第１の面と同じ方向を向いて前記第１の面に隣接する第２の面を有し、前記第１の基材とはＣＴＥが異なり、前記第１の基材と接する第２の基材と、前記第１の面上及び前記第２の面上に、平面視における前記第１の基材と前記第２の基材との第１の境界線を跨ぐように設けられ、前記第１の面に形成された回路に接続された第１の配線とを備えている。さらに、前記第１の境界線上での前記第１の配線の断面積は、前記第１の配線のうち、前記第１の面上に設けられた部分の少なくとも一部の配線幅方向断面の面積、又は前記第１の配線のうち、前記第２の面上に設けられた部分の少なくとも一部の配線幅方向断面の面積よりも大きい。
　ここで、「第１の面と第２の面とが同じ方向を向いている」、とは、基材の熱膨張や製造時のバラツキ等によって生じる誤差を含むものとする。また、第１の面と第２の面とは配線形成に支障が生じない程度の段差をもって隣接していてもよい。
　以上の構成によれば、第１の配線のうち境界領域上に設けられた部分の断面積を大きくして配線の強度を上げているので、温度変化によって第１の基材と第２の基材との接触部分のずれや歪みが生じても、配線が断線するおそれを小さくすることができる。このため、半導体装置の信頼性がより向上している。
　なお、この配線構成は、いわゆるファンアウトＷＬＰや、当該ファンアウトＷＬＰを用いた半導体パッケージにも適用でき、これらの半導体装置の信頼性の向上に大きく寄与する。ファンアウトＷＬＰに適用される場合、第１の基材は半導体チップ、第２の基材は拡張部材、第１の配線は、いわゆる再配線となる。
　本発明の一例に係る半導体装置によれば、互いに異なる基材上に、両者の境界を跨いで形成された配線において破断等のおそれを低減することができる。
図１は、本発明の実施形態に係る半導体装置の一例を示す平面図である。 図２（ａ）は、図１に示すIIa-IIa線における本実施形態の半導体装置の断面図であり、図２（ｂ）は、図１に示すIIb-IIb線における当該半導体装置の断面図である。 図３は、本発明の実施形態に係る半導体装置の他の一例を示す平面図である。 図４は、図１に示す半導体装置の変形例を示す断面図である。 図５は、本発明の実施形態の第１の応用例に係る半導体装置を示す平面図である。 図６は、図５に示す第１の応用例に係る半導体装置の変形例を示す断面図である。 図７は、本発明の実施形態の第２の応用例に係る半導体装置を示す平面図である。 図８（ａ）は、本発明の実施形態の第３の応用例に係る半導体装置を示す平面図である。図８（ｂ）は、本応用例に係る半導体装置のＡ部を拡大して示す断面図であり、図８（ｃ）は、当該Ａ部を拡大して示す平面図である。 図９（ａ）は、本発明の実施形態の第４の応用例に係る半導体装置を示す平面図である。図９（ｂ）は、本応用例に係る半導体装置のＡ部を拡大して示す断面図であり、図９（ｃ）は、当該Ａ部を拡大して示す平面図である。 図１０は、従来の半導体装置の構成を示す斜視図である。
　　（実施形態）
　以下、本発明の実施形態を図を用いて説明する。図１は、本発明の実施形態に係る半導体装置を示す平面図である。また、図２（ａ）は、図１に示すIIa-IIa線における本実施形態の半導体装置の断面図であり、図２（ｂ）は、図１に示すIIb-IIb線における当該半導体装置の断面図である。
　本実施形態の半導体装置は、図１に示すように、基材１と、基材１の一方の主面１９と同じ方向を向いて当該主面１９に隣接する主面２０を有し、基材１と接する基材２と、基材１の主面１９上及び基材２の主面２０上に、平面視における基材１と基材２との境界線２８を跨ぐようにそれぞれ設けられた配線３１、３２、３３とを備えている。なお、ここでの境界線２８は、主面１９と主面２０との境界線となっている。
　基材１と基材２とは、互いに線膨張係数（ＣＴＥ）が異なる材料で構成されている。基材１、２は、それぞれシリコン（Ｓｉ）等で構成された半導体チップ、ＦＲ４、ＦＲ５、ＢＴレジン等で構成されたエポキシ系樹脂基板であってもよい。また、基材１、２は、エポキシ系封止樹脂、セラミック、ガラス、銅もしくは金等の金属や、これらのめっきを施した固体材料、合金などで構成されていてもよく、ＣＴＥが互いに異なる固体であれば構成材料は問わない。ただし、基材１、２の形状は板状であってもよい。また、主面１９と主面２０とは面一であってもよいし、直接あるいは絶縁保護膜を介して配線が形成できる範囲内で両主面間に段差があってもよい。
　また、基材１、２の少なくとも一方には配線３１、３２、３３に電気的に接続された回路（図示せず）が形成されていてもよい。当該回路は主面１９上又は主面２０上に形成されていてもよい。
　配線３１、３２、３３はそれぞれ銅やアルミニウム等からなる金属配線である。基材１、２が絶縁体で構成されている場合には基材１、２上に配線３１、３２、３３を直接設けてもよい。しかし、少なくとも基材１、２が導電体又は半導体で構成されている場合、図２（ａ）、（ｂ）に示すように、配線３１、３２、３３は、基材１、２上に絶縁保護膜４を挟んで設けられる。なお、図１では、基材１と基材２との境界線を明示するために絶縁保護膜４の図示を省略している。
　本実施形態の半導体装置では、図１及び図２（ａ）、（ｂ）に示すように、配線３１の境界線２８上での断面積は、配線３１のうち主面１９上に設けられた部分の少なくとも一部の配線幅方向断面の面積、及び（又は）配線３１のうち主面２０上に設けられた部分の少なくとも一部の配線幅方向断面の面積よりも大きくなっている。
　配線３２、３３についても同様に、境界線２８上での各配線の断面積は、配線３２、３３のうち主面１９上に設けられた部分の少なくとも一部の配線幅方向断面の面積、及び（又は）配線３２、３３のうち主面２０上に設けられた部分の少なくとも一部の配線幅方向断面の面積よりも大きくなっている。
　具体的には、境界線２８を含む境界領域８上における配線３１（すなわち配線拡幅部３１ａ）の配線幅は、非境界領域９、１０上における配線３１の配線幅よりも広くなっている。ここで、境界領域８とは、主面１９、２０のうち境界線２８の近傍にある領域を指し、非境界領域９、１０とは、主面１９、２０のうち、境界領域８以外の、境界線２８から離れた領域をそれぞれ指すものとする。境界領域８の範囲は半導体装置の設計によって任意に設定される。
　また、配線３２のうち、境界線２８を含む境界領域８上における部分３２ａの延伸方向は、境界線２８に対して直交していない。図１に示す例では、部分３２ａは非境界領域９、１０上における配線３２の延伸方向に対して斜行している。
　また、配線３３は、境界線２８を含む境界領域８上で複数本（図１では２本）に分岐する。このため、分岐部分３３ａの境界線２８上における断面の面積と分岐部分３３ｂの境界線２８上における断面の面積との和は、非境界領域９、１０上における配線３３の配線幅方向断面の面積よりも大きくなっている。
　本実施形態の半導体装置を作製するには、まず基材１と基材２とを接合させる。この際に、一方の基材がエポキシ等の樹脂材料で構成されている場合には、樹脂の硬化により両基材が接合される。また、基材がシリコンやセラミック、あるいは銅等の金属で構成される場合は、接着剤を用いて接合してもよいし、一方の基材に凹部を設け、当該凹部内に他方の基材を埋め込んでもよい。あるいは、両基材の裏面をテープで固定した状態で基材１の主面１９及び基材２の主面２０にポリイミド製の保護膜を塗布することで、両基材を接合することもできる。
　次に、必要に応じて主面１９上及び主面２０上に電極を形成する。次いで、スピンコート等により基材１、２の主面１９、２０上に絶縁保護膜４を形成する。この絶縁保護膜４の厚さは特に限定されないが、ここでは一例として５μｍ程度とする。続いて、エッチングにより絶縁保護膜４の一部を除去することで、基材１の主面１９上、及び基材２の主面２０上に設けられた電極（図示せず）上に開口を設ける。次いで、サブトラクト法やアディティブ法等によって、上述の形状の配線３１、３２、３３を形成する。以上のようにして、本実施形態の半導体装置が作製できる。
　この方法によれば、配線形成時に用いるマスク等の形状を変えるだけで、従来の半導体装置に比べて工程数を増やすことなく本実施形態の半導体装置を製造することができる。
　本実施形態の半導体装置においては、上述のように、配線３１、３２、３３の境界線２８上での断面積が、非境界領域９、１０上での配線幅方向断面の断面積よりもそれぞれ大きくなっている。そのため、温度変化があった場合、基材１と基材２との境界面でずれや歪みが生じても、各配線は断線しにくくなっている。
　これに対し、図１０に示す従来の半導体装置では、回路基板１０１の上面と低誘電体材料１０５の上面との境界線上における、配線１０４ａと接合部配線１０４との接続部分の断面積は、接合部配線１０４の断面積よりも小さくなっている。また、回路基板１０１上の配線１０４ａの配線幅は、低誘電体材料１０５上の接合部配線１０４の配線幅方向の幅よりも小さくなっている。このため、従来の半導体装置においては、回路基板１０１の上面と低誘電体材料１０５の上面との境界線上において、配線１０４ａは温度変化による歪み等応力を受けやすくなっている。
　このように、本実施形態の半導体装置では、従来の半導体装置に比べて配線のうち境界領域上に設けられた部分の断面積を大きくして配線の強度を上げているので、温度変化が繰り返し生じた場合であっても断線のおそれが小さくなり、信頼性がより向上している。
　特に、配線３１では、境界領域８上に配線拡幅部３１ａが設けられているので、境界領域８上における配線３１の強度が大幅に向上している。
　また、配線３２では、主面１９と主面２０との境界領域８上における配線の強度を高めつつ、配線全体を通して配線幅が変わらないので、配線密度の低下を防ぐことができる。
　また、配線３３は、境界領域８上で複数の分岐部分３３ａ、３３ｂに分岐するので、境界線２８上における断面積を大きくして配線強度を向上できる。さらに、分岐部分３３ａ、３３ｂのうちいずれか１つが断線しても残りの分岐部分が導通しているので、配線３３では故障が生じにくくなっている。
　なお、境界領域８上における配線の平面形状は、配線３１、３２、３３の形状に限られない。例えば、配線拡幅部３１ａのコーナー部を平面的に見て丸めた形状にしてもよいし、配線３２の斜行する部分３２ａの配線幅を他の部分よりも大きくしてもよい。あるいは、配線３３の分岐部分３３ａ、３３ｂに斜行部分を設けてもよい。
　また、基材１、２上には、一又は複数本の配線３１、３２、３３の全てが設けられていてもよいし、配線３１、３２、３３のうちの１つ又は２つのみが設けられていてもよい。
　図３は、本発明の実施形態に係る半導体装置の他の一例を示す平面図である。
　基材１、２上に設けられる配線は、図３に示す配線４４のように、基材１と基材２との境界線２８上において、配線幅方向の一方にのみ幅が拡張された形状であってもよい。また、配線４６のように、境界線２８上での配線の断面積が、当該配線のうち少なくとも一方の基材上に設けられた部分の少なくとも一部の配線幅方向断面の面積よりも大きくなっていてもよい。すなわち、境界線２８上での配線の断面積が、当該配線のうち一方の基材上に設けられた部分の少なくとも一部の配線幅方向断面の面積よりも大きければよい。この際、配線４８のように、他方の基材上で境界線２８から離れるに従って配線幅が放射状に拡がっていてもよい。
　　－半導体装置の変形例－
　図４は、本発明の実施形態に係る半導体装置の変形例を示す断面図である。同図では、配線３４を通り、且つ配線３４の延伸方向に平行な方向における断面を示している。
　本変形例に係る半導体装置においても、図１に示す半導体装置と同様に、配線３４の、主面１９と主面２０との境界線上における断面の面積は、配線３４のうち非境界領域９、１０の少なくとも一部上に設けられた部分の配線幅方向断面よりも大きくなっている。
　ただし、図４に示す配線３４は、主面１９、２０のうちの境界領域８上に設けられ、他の部分より厚みが厚い配線肉厚部３４ａを有している点で図１に示す配線３１、３２、３３と異なっている。本変形例に係る半導体装置における配線の形状以外の構成は、図１に示す半導体装置と同様である。
　本変形例に係る半導体装置を作製するには、基材１と基材２とを接合させた後、スピンコート等により基材１、２の主面１９、２０上に絶縁保護膜４を形成する。次いで、絶縁保護膜４上に公知の方法により、金属からなる配線３４を形成する。配線肉厚部３４ａは、例えば、厚い配線を形成した後、当該配線のうち配線肉厚部３４ａとなる部分をシルクスクリーン印刷やフォトレジスト等の手法でマスクし、配線肉厚部３４ａ以外の部分をエッチングして形成することで形成される。あるいは、配線のうち配線肉厚部３４ａとなる部分以外の部分上にめっきレジストを形成し、この状態で当該配線上にめっきを成長させることで、配線肉厚部３４ａを形成することもできる。これにより、本変形例に係る半導体装置を作製できる。
　本変形例に係る半導体装置のように、基材１の主面１９と基材２の主面２０との境界線上での配線３４の厚みが非境界領域９、１０での配線３４の厚みより厚くしても、境界線上での断面積を大きくすることができるので、配線３４の強度を向上させ、断線発生の可能性を低減することができる。また、境界領域８上での配線肉厚部３４ａの配線幅を、非境界領域９、１０上での配線３４の配線幅と同じにすれば、配線密度の低下を防ぐことができる。
　なお、図１に示す配線３１の配線拡幅部３１ａ、配線３２の斜行する部分３２ａ、配線３３の分岐部分３３ａ、３３ｂのそれぞれの厚みを、各配線の非境界領域９、１０の少なくとも一部上に設けられた部分の厚みよりも厚くすることで、各配線の境界線２８での断面積をさらに大きくすることができる。この構成によれば、配線の強度をより向上させることができる。このような配線構成は、特に基材１と基材２との線膨張係数差が大きい場合には、特に有効である。
　なお、図３に示す配線４４、４６、４８においても、境界線２８上での厚みを非境界領域での厚みより厚くすることでこれらの配線が断線する可能性を低減することができる。
　　－第１の応用例に係る半導体装置の説明－
　図１、図２（ａ）、（ｂ）を用いて説明した構成を、ファンアウトＷＬＰタイプの半導体装置に適用した第１の応用例について以下説明する。
　図５は、本発明の実施形態の第１の応用例に係る半導体装置を示す平面図である。同図では、理解しやすいように絶縁保護膜は図示していない。
　図５に示すように、この応用例に係る半導体装置は、一方の主面４９側に凹部４０が設けられた拡張部材２１と、主面４９と実質的に同じ方向を向いて主面４９と隣接する主面５０を有し、凹部４０内に配置された半導体チップ１１と、主面４９上及び主面５０上に設けられた第１の絶縁保護膜と、主面５０上に設けられ、第１の絶縁保護膜を貫通するチップ電極５１、５２、５３と、主面４９と主面５０との各境界線を跨いで主面５０上から主面４９上へと延伸する再配線３５、３６、３７と、第１の絶縁保護膜上及び再配線３５、３６、３７上に設けられた第２の絶縁保護膜と、第２の絶縁保護膜を貫通する電極（図示せず）と、電極を介して再配線３５、３６、３７にそれぞれ接続された電極６１、６２、６３とを備えている。
　再配線３５、３６、３７は、それぞれチップ電極５１、５２、５３を介して半導体チップ１１の主面５０上に設けられた回路（図示せず）に電気的に接続されている。
　本応用例に係る半導体装置と図１に示す半導体装置とを比較すると、半導体チップ１１は基材１、２の一方に相当し、拡張部材２１は基材１、２の他方に相当し、再配線３５、３６、３７は、それぞれ配線３１、３２、３３に相当している。
　すなわち、再配線３５は、配線３１と同様に、半導体チップ１１と拡張部材２１の主面同士の境界領域上に配線幅が広い配線拡幅部３５ａを有している。再配線３６は、配線３２と同様に、半導体チップ１１と拡張部材２１の主面同士の境界領域上に斜行する部分３６ａを有している。再配線３７は、配線３３と同様に、半導体チップ１１と拡張部材２１の主面同士の境界領域上に分岐部分３７ａ、３７ｂを有している。
　また、本応用例に係る半導体装置において、拡張部材２１の主面４９は、平面視において半導体チップ１１の主面５０を囲んでいる。
　拡張部材２１の構成材料としては、例えばエポキシ樹脂からなる封止樹脂が用いられるが、エポキシ樹脂に限定されることはなく、セラミック、ガラス等で構成されていてもよい。また、拡張部材２１は、有機基板であってもよい。
　本応用例に係る半導体装置を作製するためには、まず、半導体チップ１１の主面５０を露出させた状態で、半導体チップ１１の側面から（半導体チップ１１の）外方に拡張部材２１を形成する。この際には、主面５０を下に向けた状態で半導体チップ１１全体を金型で覆い、当該金型の空間部分に封止樹脂を注入することで拡張部材２１を形成できる。この結果として、拡張部材２１の凹部４０内に半導体チップ１１配置された形状となる。
　次いで、半導体チップ１１上にチップ電極５１、５２、５３を形成する。その後、半導体チップ１１の主面５０上及び拡張部材２１の主面４９上に、スピンコート等により第１の絶縁保護膜を形成する。
　次に、絶縁保護膜のうちチップ電極５１、５２、５３を覆う部分をエッチングにより除去し、チップ電極５１、５２、５３を露出させる。次に、サブトラクト法やアディティブ法により、第１の絶縁保護膜の上面に任意の形状に金属からなる再配線３５、３６、３７を形成する。その後、再配線３５、３６、３７のうち拡張部材２１の主面４９上に設けられた部分上に、電極６１、６２、６３をそれぞれ形成する。次に、第２の絶縁保護膜を電極６１、６２、６３上及び第１の絶縁保護膜上に形成した後、第２の絶縁保護膜のうち電極６１、６２、６３を覆う部分を除去して電極６１、６２、６３を露出させる。次いで、電極６１、６２、６３上に適宜バンプ（図示せず）を形成する。
　本応用例に係る半導体装置では、図１に示す半導体装置と同様に、主面４９と主面５０との境界線上における再配線３５、３６、３７の断面積が、境界線から離れた領域での各配線の配線幅方向断面の断面積よりも大きくなっている。このため、温度変化があった場合に、半導体チップ１１のＣＴＥと拡張部材２１のＣＴＥが異なることで発生する歪みやずれに対する各配線の強度を向上させることができる。従って、本応用例に係るファンアウトＷＬＰタイプの半導体装置では、従来の半導体装置に比べて信頼性が大きく向上している。
　なお、再配線３７では、分岐部分３７ａ、３７ｂを有することにより、歪みに対する強度が向上できる上、分岐部分３７ａ、３７ｂのいずれか一本が断線しても、残りの分岐部分が導通していれば故障とならない。
　なお、図５に示す第１の応用例に係る半導体装置において、再配線３８の形状を、図３に示す配線４４、４６、４８と同様の形状としてもよい。
　また、図６は、図５に示す第１の応用例に係る半導体装置の変形例を示す断面図である。同図では、図５と同様の部材については同じ符号を付している。
　本変形例の半導体装置において、再配線３８は、半導体チップ１１上に設けられたチップ電極５４と、外部部材に接続するための電極６４とを接続している。この電極６４は、第１の絶縁保護膜４１上に設けられた第２の絶縁保護膜４２を貫通している。電極６４上にははんだボール等からなるバンプ７１が設けられている。
　図６に示すように、本変形例に係る半導体装置では、再配線３８が、主面４９と主面５０との境界線を含む境界領域上において、他の部分よりも厚い配線肉厚部３８ａを有している点が、図５に示す半導体装置と異なっている。
　本変形例に係る半導体装置を作製するには、まず、図５に示す半導体装置の製造方法と同様にして半導体チップ１１の主面５０上及び拡張部材２１の主面４９上に第１の絶縁保護膜４１を形成した後、主面５０上にチップ電極５４を形成する。チップ電極５４は、例えば半導体チップ１１内の周辺領域に形成されてもよい。
　次に、配線肉厚部３８ａを有する再配線３８を第１の絶縁保護膜４１上に形成する。この配線肉厚部３８ａは、例えば、配線全体を厚く形成した後、再配線のうち配線肉厚部３８ａとなる部分をシルクスクリーン印刷やフォトレジスト等の手法でマスクし、配線肉厚部３８ａ以外の部分をエッチングして厚みを薄くすることで形成できる。あるいは、再配線を形成した後、当該再配線のうち配線肉厚部３８ａとなる部分以外の部分上にめっきレジストを形成し、この状態で当該配線上にめっきを成長させることで、配線肉厚部３８ａを形成することもできる。
　その後、再配線３８のうち拡張部材２１の主面４９上に設けられた部分上に、電極６４を形成する。電極６４は、外部部材との電気的導通を取るための電極である。次に、電極６４上及び第１の絶縁保護膜４１上に第２の絶縁保護膜４２を形成する。次いで、第２の絶縁保護膜４２のうち電極６４を覆う部分をエッチングにより除去することで、電極６４を露出させる。次に、露出した電極６４上にＵＢＭ（under barrier metal）等の金属層を形成し、はんだボール等からなるバンプ７１を形成することで、ファンアウトＷＬＰタイプの本変形例に係る半導体装置が形成できる。
　本変形例に係る半導体装置のように、主面４９と主面５０との境界線上で再配線３８の厚みを厚くすることによっても、当該境界線上での再配線３８（配線肉厚部３８ａ）の断面積を、境界線から離れた領域での再配線３８の配線幅方向の断面積よりも大きくすることができる。このため、再配線３８の強度を向上させることができ、断線の可能性を低減することができる。
　また、再配線３８と同様に、図５に示す再配線３５の配線拡幅部３５ａ、再配線３６の斜行する部分３６ａ、及び再配線３７の分岐部分３７ａ、３７ｂの厚みを他の部分の厚みよりも厚くすることで、再配線３５、３６、３７の強度をより向上させることができる。従って、半導体チップ１１の線膨張係数と拡張部材２１の線膨張係数との差が大きい場合でも、再配線の断線を効果的に低減することができる。
　なお、図６では、拡張部材２１の主面４９と半導体チップ１１の主面５０とが面一である例を示しているが、これに限られず、主面４９と主面５０との間の段差が第１の絶縁保護膜４１の厚み（１０μｍ以下）の範囲内であれば、再配線３８を形成することができる。この場合、第１の絶縁保護膜４１を厚めに形成することで、主面４９と主面５０との間に段差があっても第１の絶縁保護膜４１の上面を再配線３８が形成できる程度に平坦にすることができる。なお、主面４９と主面５０との間に段差がある場合、上述の説明において「主面４９と主面５０との境界線」とあるのは、「平面視における主面４９と主面５０との境界線」とする。
　　－第２の応用例に係る半導体装置の説明－
　図７は、本発明の実施形態の第２の応用例に係る半導体装置を示す平面図である。本応用例に係る半導体装置は、図５又は図６に示すファンアウトＷＬＰを用いたＳｉＰ（system in package)である。なお、図７に示す再配線３９のうち少なくとも一本は、配線肉厚部３９ａを有している再配線であってもよいし、図５に示す再配線３５、３６、３７のいずれかと同様に、配線拡幅部、斜行部分、分岐部分を有する形状の再配線であってもよい。また、半導体チップ１１上の回路と再配線３９とを電気的に接続させるチップ電極は図示していない。
　図７に示すように、本応用例に係る半導体装置は、図５又は図６に示すファンアウトＷＬＰと、ファンアウトＷＬＰ内の半導体チップ１１の主面（回路形成面）上に、回路形成面を半導体チップ１１側に向けた状態でフリップチップ接合された半導体チップ１２と、ファンアウトＷＬＰを接着剤８３を挟んで上面上に搭載する基板８１と、ファンアウトＷＬＰの電極６５と基板８１上に設けられたランド８２とを接続するワイヤ（接続部材）９１と、封止樹脂２２とを備えている。
　なお、図７に示すファンアウトＷＬＰでは、再配線３９上に設けられた電極６５上にバンプは形成されていない。また、半導体チップ１１の回路形成面上には電極５５が形成されており、はんだボール等からなるバンプ７１ａが半導体チップ１１上の回路と半導体チップ１２上の回路とを電気的に接続している。
　また、封止樹脂２２は、基板８１の上面上に設けられ、拡張部材２１の側面及び再配線３９が形成された主面、半導体チップ１２の面のうち回路形成面に対向する面、及びワイヤ９１を覆っている。第２の絶縁保護膜４２と半導体チップ１２との間はアンダーフィル材８６が設けられている。
　本応用例に係る半導体装置を作製するには、まず、図６に示す半導体装置と同様の方法でファンアウトＷＬＰを形成する。ここで、半導体チップ１１上に形成された電極５５を露出するために、第１の絶縁保護膜４１及び第２の絶縁保護膜４２の一部をあらかじめエッチング等により除去しておく。その後、互いの回路形成面同士が向き合うように半導体チップ１１上に半導体チップ１２をフリップチップ接合する。
　次に、ファンアウトＷＬＰと半導体チップ１２を、互いに回路実装面を向き合った形でフリップチップ接合させる。半導体チップ１２上にはバンプ７１ａがあらかじめ形成されている。そのため、半導体チップ１１上の電極５５とバンプ７１ａの位置を合わせ、加熱しながら圧着することにより、半導体チップ１１と半導体チップ１２とを電気的に接合させることができる。バンプ７１ａは、はんだの他、金などで構成されていてもよく、金属ポスト等であってもよい。
　次に、半導体チップ１２とフリップチップ接合されたファンアウトＷＬＰは、接着剤８３により基板８１上に接着される。次に、基板８１の上面上に設けられたランド８２と、ファンアウトＷＬＰの表面に設けられた電極６５とをワイヤ９１により接続することで、ランド８２を半導体チップ１１上の回路に電気的に接続させる。
　次に、ファンアウトＷＬＰ、半導体チップ１２、ワイヤ９１は金型内で封止樹脂２２により封止される。次いで、基板８１の裏面にはんだボール、あるいは電極を設置することで、本応用例に係る半導体装置は、ＢＧＡ（ball grid array）あるいはＬＧＡ（land grid array）タイプの半導体パッケージとなる。
　このように、図５又は図６に示す信頼性の高いファンアウトＷＬＰを用いることで、同じく信頼性の高い半導体パッケージを作製することができる。
　なお、異なる基材同士の境界部分上での断面積を非境界領域上での断面積よりも大きくした配線を用いれば、上で述べた半導体パッケージに限らず、ファンアウトＷＬＰを具備する種々の半導体装置において、高い信頼性を得ることができる。
　　－第３の応用例に係る半導体装置の説明－
　図８（ａ）は、本発明の実施形態の第３の応用例に係る半導体装置を示す平面図である。また、図８（ｂ）は、本応用例に係る半導体装置のＡ部を拡大して示す断面図であり、図８（ｃ）は、当該Ａ部を拡大して示す平面図である。図８（ａ）、（ｂ）で第２の絶縁保護膜４２と半導体チップ１２との間に示すのは、アンダーフィル材８６である。また、図８（ｃ）において、再配線３９のうち半導体チップ１２の下に設けられた部分は破線で示している。
　図８（ａ）～（ｃ）に示すように、第３の応用例に係る半導体装置は、図７に示す第２の応用例に係る半導体装置において、半導体チップ１１の平面面積を半導体チップ１２の平面面積よりも大きくしたものである。
　本応用例に係る半導体装置の再配線３９において、半導体チップ１１の線膨張係数と拡張部材２１の線膨張係数との差が大きい場合には、上述のように半導体チップ１１と拡張部材２１の界面上で最も応力が集中する。また、再配線３９のうち、半導体チップ１２と封止樹脂２２との線膨張係数の違いによって、上側の半導体チップ１２の端面直下に位置する部分にも応力が集中しやすくなっている。
　このため、本応用例に係る半導体装置では、少なくとも半導体チップ１１と拡張部材２１の界面上での再配線３９の断面積を他の部分での幅方向断面の面積よりも大きくして断線の発生を効果的に抑えている。
　さらに、図８（ｃ）に示すように、再配線３９のうち半導体チップ１１と拡張部材２１との境界面上の領域から半導体チップ１２の端面直下の領域に至る部分の配線幅方向の断面積を他の部分の配線幅方向の断面積よりも大きくしてもよい。再配線３９の断面積を大きくするためには、上述の配線肉厚部３９ａを形成したり、配線幅を太くする等の構成をとることができる。また、再配線３９のうち半導体チップ１１と拡張部材２１との境界面上を含む所定の部分の配線幅方向断面積と半導体チップ１２の端面直下を含む所定の部分の配線幅方向断面積を、それぞれを応力が集中しない他の部分の配線幅方向断面積よりも大きくしてもよい。
　このように、再配線３９の複数箇所に応力が集中する場合、応力が集中する部分の配線幅や厚みを他の部分よりも大きくすることで、製造工程を増やすことなく低コストで、再配線の破断や破損をさらに効果的に抑えることが可能となる。
　－第４の応用例に係る半導体装置の説明－
　図９（ａ）は、本発明の実施形態の第４の応用例に係る半導体装置を示す平面図である。また、図９（ｂ）は、本応用例に係る半導体装置のＡ部を拡大して示す断面図であり、図９（ｃ）は、当該Ａ部を拡大して示す平面図である。
　図９（ａ）～（ｃ）に示すように、第４の応用例に係る半導体装置は、図７に示す第２の応用例に係る半導体装置において、半導体チップ１１の平面面積を半導体チップ１２の平面面積よりも小さくしたものである。図９（ｃ）において、再配線３９のうち半導体チップ１２の下に設けられた部分、及び半導体チップ１１は、破線で示している。
　本応用例に係る半導体装置の再配線３９において、半導体チップ１１の線膨張係数と拡張部材２１の線膨張係数との差が大きい場合には、上述のように半導体チップ１１と拡張部材２１の界面上で最も応力が集中する。また、再配線３９のうち、半導体チップ１２と封止樹脂２２との線膨張係数の違いによって、上側の半導体チップ１２の端面直下に位置する部分にも応力が集中しやすくなっている。
　このため、本応用例に係る半導体装置では、少なくとも半導体チップ１１と拡張部材２１の界面上での再配線３９の断面積を他の部分での幅方向断面の面積よりも大きくして断線の発生を効果的に抑えている。
　さらに、図９（ｃ）に示すように、再配線３９のうち半導体チップ１１と拡張部材２１との境界面上の領域から半導体チップ１２の端面直下の領域に至る部分の配線幅方向の断面積を他の部分の配線幅方向の断面積よりも大きくしてもよい。再配線３９の断面積を大きくするためには、上述の配線肉厚部３９ａを形成したり、配線幅を太くする等の構成をとることができる。また、再配線３９のうち半導体チップ１１と拡張部材２１との境界面上を含む所定の部分の配線幅方向断面積と半導体チップ１２の端面直下を含む所定の部分の配線幅方向断面積を、それぞれを応力が集中しない他の部分の配線幅方向断面積よりも大きくしてもよい。
　このように、半導体チップ１１と半導体チップ１２とで平面サイズが異なる場合など、再配線３９の複数箇所に応力が集中する場合、応力が集中する部分の配線幅や厚みを他の部分よりも大きくすることで、製造工程を増やすことなく低コストで、再配線の破断や破損をさらに効果的に抑えることが可能となる。
　なお、本発明は、以上で説明した実施形態並びにその変形例及び応用例に限定されず、本発明の趣旨を逸脱しない範囲でこれらの半導体装置の構成を変更したものも含む。
　本発明は、線膨張係数が互いに異なる２つの基材上に当該基材同士の境界を跨いで延伸する配線を有する装置に適用することができる。例えば、本発明は、ファンアウトＷＬＰを備えたＳｉＰや、ＳｉＰを搭載した種々の電子機器に有用である。
　１、２　基材
　４　　　絶縁保護膜
　８　　　境界領域
　９、１０　　　非境界領域
　１１、１２　　　半導体チップ
　１９　　　（基材１の）主面
　２０　　　（基材２の）主面
　２１　　　拡張部材
　２２　　　封止樹脂
　２８　　　境界線
　３１、３２、３３、３４、４４、４６、４８　　　配線
　３１ａ、３５ａ　　配線拡幅部
　３２ａ、３６ａ　　部分
　３３ａ、３３ｂ、３７ａ、３７ｂ　分岐部分
　３４ａ、３８ａ、３９ａ　　配線肉厚部
　３５、３６、３７、３８、３９　　　再配線
　４０　　　凹部
　４１　　　第１の絶縁保護膜
　４２　　　第２の絶縁保護膜
　４９　　　（拡張部材２１の）主面
　５０　　　（半導体チップ１１の）主面
　５１、５２、５３、５４　　　チップ電極
　５５　　　電極
　６１、６２、６３　　　電極
　６４、６５　　　電極
　７１、７１ａ　　　バンプ
　８１　　　基板
　８２　　　ランド
　８３　　　接着剤
　８６　　　アンダーフィル材
　９１　　　ワイヤ

Claims (17)

  1. 　回路が形成された第１の面を有する第１の基材と、
    　前記第１の面と同じ方向を向いて前記第１の面に隣接する第２の面を有し、前記第１の基材とは線膨張係数が異なり、前記第１の基材と接する第２の基材と、
    　前記第１の面上及び前記第２の面上に、平面視における前記第１の基材と前記第２の基材との第１の境界線を跨ぐように設けられ、前記第１の面に形成された回路に接続された第１の配線とを備え、
    　前記第１の境界線上での前記第１の配線の断面積は、前記第１の配線のうち、前記第１の面上に設けられた部分の少なくとも一部の配線幅方向断面の面積、又は前記第１の配線のうち、前記第２の面上に設けられた部分の少なくとも一部の配線幅方向断面の面積よりも大きい半導体装置。
  2. 　請求項１に記載の半導体装置において、
    　前記第１の境界線上における前記第１の配線の配線幅は、前記第１の面上における前記第１の配線の少なくとも一部の配線幅、及び前記第２の面上における前記第１の配線の少なくとも一部の配線幅よりも広いことを特徴とする半導体装置。
  3. 　請求項１又は２に記載の半導体装置において、
    　前記第１の境界線上における前記第１の配線の厚みは、前記第１の面上における前記第１の配線の少なくとも一部の厚み、及び前記第２の面上における前記第１の配線の少なくとも一部の厚みよりも厚いことを特徴とする半導体装置。
  4. 　請求項１～３のうちいずれか１つに記載の半導体装置において、
    　前記第１の配線のうち前記第１の境界線上を跨ぐ部分の延伸方向は前記第１の境界線に対して直交しないことを特徴とする半導体装置。
  5. 　請求項１～４のうちいずれか１つに記載の半導体装置において、
    　前記第１の配線は、前記第１の境界線上で複数本に分岐していることを特徴とする半導体装置。
  6. 　請求項１～５のうちいずれか１つに記載の半導体装置において、
    　前記第１の基材は第１の半導体チップであり、
    　前記第２の基材は前記第１の半導体チップの側面から外方に設けられた拡張部材であり、
    　前記第１の面上及び前記第２の面上には絶縁保護膜が設けられており、
    　前記第１の配線は、前記絶縁保護膜上に設けられていることを特徴とする半導体装置。
  7. 　請求項６に記載の半導体装置において、
    　前記拡張部材の前記第２の面側には凹部が形成されており、
    　前記第１の半導体チップは、前記凹部内に配置されていることを特徴とする半導体装置。
  8. 　請求項６又は７に記載の半導体装置において、
    　前記第１の面及び前記第２の面を上に向けた状態で前記第１の半導体チップ及び前記拡張部材が搭載された上面を有する基板と、
    　回路が形成された第３の面を前記第１の面に対向させた状態で、前記第１の半導体チップの前記第１の面上に搭載された第２の半導体チップと、
    　前記第１の半導体チップと前記第２の半導体チップとの間に設けられ、前記第１の面上に形成された回路とを電気的に接続する第１の接続部材と、
    　前記基板の上面上に設けられ、前記拡張部材の側面及び前記第２の面、前記第２の半導体チップの側面及び前記第３の面に対向する面を覆う封止樹脂とをさらに備えていることを特徴とする半導体装置。
  9. 　請求項８に記載の半導体装置において、
    　前記第１の配線のうち前記第２の面上に設けられた部分上に設けられた第１の電極と、
    　前記基板の上面上に設けられた第２の電極と、
    　前記第１の電極と前記第２の電極とを接続し、前記封止樹脂に覆われた第２の接続部材とをさらに備えている半導体装置。
  10. 　請求項６～９のうちいずれか１つに記載の半導体装置において、
    　前記拡張部材は、封止樹脂体、有機基板、セラミック基板、又はガラス基板であることを特徴とする半導体装置。
  11. 　請求項６～１０のうちいずれか１つに記載の半導体装置において、
    　前記第１の半導体チップと前記拡張部材とは、平面視において前記第１の境界線とは異なる方向に延びる第２の境界線を形成しており、
    　前記第１の面上及び前記第２の面上には、前記第１の面に形成された回路に電気的に接続され、前記第２の境界線を跨ぐ第２の配線が設けられており、
    　前記第２の境界線上での前記第２の配線の断面積は、前記第２の配線のうち、前記第１の面上に設けられた部分の少なくとも一部の配線幅方向断面の面積、及び前記第２の配線のうち、前記第２の面上に設けられた部分の少なくとも一部の配線幅方向断面の面積よりも大きいことを特徴とする半導体装置。
  12. 　請求項１～１１のうちいずれか１つに記載の半導体装置において、
    　前記第１の配線は、前記第１の境界線上に設けられた部分を含む境界領域と、非境界領域とを有し、前記第１の境界線上での前記第１の配線の断面積は、前記第１の面上における前記非境界領域の配線幅方向断面の面積、及び前記第２の面上における前記非境界領域の配線幅方向断面の面積よりも大きいことを特徴とする半導体装置。
  13. 　回路が形成された第１の面を有する第１の基材と、
    　前記第１の面と同じ方向を向いて前記第１の面に隣接する第２の面を有し、前記第１の基材とは線膨張係数が異なり、前記第１の基材と接する第２の基材と、
    　前記第１の面上及び前記第２の面上に、平面視における前記第１の基材と前記第２の基材との境界線を跨ぐように設けられ、前記第１の面に形成された回路に電気的に接続された配線とを備え、
    　前記境界線上における前記配線の厚みは、前記第１の面上における前記配線の少なくとも一部の厚み、又は前記第２の面上における前記配線の少なくとも一部の厚みよりも厚いことを特徴とする半導体装置。
  14. 　回路が形成された第１の面を有する第１の基材と、
    　前記第１の面と同じ方向を向いて前記第１の面に隣接する第２の面を有し、前記第１の基材とは線膨張係数が異なり、前記第１の基材と接する第２の基材と、
    　前記第１の面上及び前記第２の面上に、平面視における前記第１の基材と前記第２の基材との境界線を跨ぐように設けられ、前記第１の面に形成された回路に電気的に接続された配線とを備え、
    　前記配線のうち前記境界線上を跨ぐ部分の延伸方向は前記境界線に対して直交しないことを特徴とする半導体装置。
  15. 　回路が形成された第１の面を有する第１の基材と、
    　前記第１の面と同じ方向を向いて前記第１の面に隣接する第２の面を有し、前記第１の基材とは線膨張係数が異なり、前記第１の基材と接する第２の基材と、
    　前記第１の面上及び前記第２の面上に、平面視における前記第１の基材と前記第２の基材との境界線を跨ぐように設けられ、前記第１の面に形成された回路に電気的に接続された配線とを備え、
    　前記配線は、前記境界線上で複数本に分岐していることを特徴とする半導体装置。
  16. 　請求項１３～１５のうちいずれか１つに記載の半導体装置において、
    　前記第１の基材は第１の半導体チップであり、
    　前記第２の基材は前記第１の半導体チップの側面から外方に設けられた拡張部材であり、
    　前記第１の面上及び前記第２の面上には絶縁保護膜が設けられており、
    　前記第１の配線は、前記絶縁保護膜上に設けられていることを特徴とする半導体装置。
  17. 　請求項１６に記載の半導体装置において、
    　前記第１の面及び前記第２の面を上に向けた状態で前記第１の半導体チップ及び前記拡張部材が搭載された上面を有する基板と、
    　回路が形成された第３の面を前記第１の面に対向させた状態で、前記第１の半導体チップの前記第１の面上に搭載された第２の半導体チップと、
    　前記第１の半導体チップと前記第２の半導体チップとの間に設けられ、前記第１の面上に形成された回路とを電気的に接続する接続部材と、
    　前記基板の上面上に設けられ、前記拡張部材の側面及び前記第２の面、前記第２の半導体チップの側面及び前記第３の面に対向する面、及び前記接続部材を覆う封止樹脂とをさらに備えていることを特徴とする半導体装置。
PCT/JP2012/005629 2011-10-21 2012-09-05 半導体装置 WO2013057867A1 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2013539505A JP6132769B2 (ja) 2011-10-21 2012-09-05 半導体装置
CN201280030971.XA CN103620762B (zh) 2011-10-21 2012-09-05 半导体装置
US14/149,890 US9117770B2 (en) 2011-10-21 2014-01-08 Semiconductor device

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2011-232064 2011-10-21
JP2011232064 2011-10-21

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US14/149,890 Continuation US9117770B2 (en) 2011-10-21 2014-01-08 Semiconductor device

Publications (1)

Publication Number Publication Date
WO2013057867A1 true WO2013057867A1 (ja) 2013-04-25

Family

ID=48140538

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2012/005629 WO2013057867A1 (ja) 2011-10-21 2012-09-05 半導体装置

Country Status (4)

Country Link
US (1) US9117770B2 (ja)
JP (1) JP6132769B2 (ja)
CN (1) CN103620762B (ja)
WO (1) WO2013057867A1 (ja)

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016122802A (ja) * 2014-12-25 2016-07-07 ルネサスエレクトロニクス株式会社 半導体装置
KR20160140615A (ko) 2014-04-07 2016-12-07 니폰 덴키 가라스 가부시키가이샤 지지 유리 기판 및 이것을 사용한 적층체
WO2016199437A1 (ja) * 2015-06-12 2016-12-15 株式会社ソシオネクスト 半導体装置
KR20180048249A (ko) * 2016-10-31 2018-05-10 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 패키지 내의 재분배층 및 이를 형성하는 방법
US10475768B2 (en) 2016-09-09 2019-11-12 Taiwan Semiconductor Manufacturing Company Redistribution layers in semiconductor packages and methods of forming same
US10714426B2 (en) 2016-02-26 2020-07-14 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package and method of forming the same
JP2021040113A (ja) * 2019-09-05 2021-03-11 株式会社デンソー 半導体装置
US11158619B2 (en) 2016-10-31 2021-10-26 Taiwan Semiconductor Manufacturing Company, Ltd. Redistribution layers in semiconductor packages and methods of forming same
WO2022113519A1 (ja) * 2020-11-25 2022-06-02 ソニーグループ株式会社 半導体装置

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013051182A1 (ja) * 2011-10-07 2013-04-11 パナソニック株式会社 半導体装置及びその製造方法
US9287249B2 (en) * 2012-04-11 2016-03-15 Panasonic Intellectual Property Management Co., Ltd. Semiconductor device
TWI584425B (zh) * 2016-06-27 2017-05-21 力成科技股份有限公司 扇出型晶圓級封裝結構
DE102017102534B4 (de) * 2016-10-31 2022-01-13 Taiwan Semiconductor Manufacturing Co. Ltd. Umverteilungsschichten in Halbleiter-Packages und Verfahren zu deren Herstellung
US10355371B2 (en) * 2017-03-03 2019-07-16 Microsoft Technology Licensing, Llc Flexible conductive bonding
US10461060B2 (en) 2017-05-31 2019-10-29 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of chip package with redistribution layers
US10181449B1 (en) * 2017-09-28 2019-01-15 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure
CN110690188A (zh) * 2019-10-15 2020-01-14 山东傲天环保科技有限公司 一种扇出型半导体封装结构
CN110739287B (zh) * 2019-12-06 2021-06-15 江苏感测通电子科技有限公司 一种集成芯片封装结构
JP7413102B2 (ja) 2020-03-17 2024-01-15 キオクシア株式会社 半導体装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62169458A (ja) * 1986-01-22 1987-07-25 Sumitomo Electric Ind Ltd 半導体装置
JP2002043762A (ja) * 2000-07-27 2002-02-08 Kyocera Corp 多層配線基板
JP2006253217A (ja) * 2005-03-08 2006-09-21 Sharp Corp フレキシブル基板の接続構造、ピックアップ、電子機器およびフレキシブル基板の接続方法
WO2007138826A1 (ja) * 2006-05-29 2007-12-06 Murata Manufacturing Co., Ltd. セラミック多層基板の製造方法
JP2011151104A (ja) * 2010-01-20 2011-08-04 Elpida Memory Inc 半導体装置の製造方法及び半導体装置の中間構造体

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0011418A1 (en) * 1978-11-20 1980-05-28 THE GENERAL ELECTRIC COMPANY, p.l.c. Manufacture of electroluminescent display devices
JP3216622B2 (ja) 1998-12-18 2001-10-09 日本電気株式会社 半導体装置
JP2003179183A (ja) * 1999-10-29 2003-06-27 Hitachi Ltd 半導体装置およびその製造方法
JP4347506B2 (ja) * 2000-08-31 2009-10-21 株式会社ケーヒン 半導体装置の実装構造
JP2003243604A (ja) * 2002-02-13 2003-08-29 Sony Corp 電子部品及び電子部品の製造方法
JP4360941B2 (ja) * 2004-03-03 2009-11-11 Ｎｅｃエレクトロニクス株式会社 半導体装置
US7208344B2 (en) * 2004-03-31 2007-04-24 Aptos Corporation Wafer level mounting frame for ball grid array packaging, and method of making and using the same
JP4268560B2 (ja) * 2004-04-27 2009-05-27 大日本印刷株式会社 電子部品内蔵モジュールおよびその製造方法
JP4478049B2 (ja) * 2005-03-15 2010-06-09 三菱電機株式会社 半導体装置
US7208345B2 (en) * 2005-05-11 2007-04-24 Infineon Technologies Ag Method of manufacturing a semiconductor device comprising stacked chips and a corresponding semiconductor device
JP5267987B2 (ja) * 2006-11-06 2013-08-21 日本電気株式会社 半導体装置およびその製造方法
JP4480710B2 (ja) * 2006-12-04 2010-06-16 Ｏｋｉセミコンダクタ株式会社 半導体装置内蔵基板
US7812434B2 (en) * 2007-01-03 2010-10-12 Advanced Chip Engineering Technology Inc Wafer level package with die receiving through-hole and method of the same
US8390107B2 (en) * 2007-09-28 2013-03-05 Intel Mobile Communications GmbH Semiconductor device and methods of manufacturing semiconductor devices
US8344498B2 (en) * 2007-10-22 2013-01-01 Nec Corporation Semiconductor device
SG152086A1 (en) * 2007-10-23 2009-05-29 Micron Technology Inc Packaged semiconductor assemblies and associated systems and methods
JP5079456B2 (ja) * 2007-11-06 2012-11-21 新光電気工業株式会社 半導体装置及びその製造方法
JP4405562B2 (ja) * 2008-03-18 2010-01-27 株式会社東芝 プリント配線板および電子機器
JP4957638B2 (ja) * 2008-04-24 2012-06-20 イビデン株式会社 多層プリント配線板及び多層プリント配線板の製造方法
US8030136B2 (en) * 2008-05-15 2011-10-04 Stats Chippac, Ltd. Semiconductor device and method of conforming conductive vias between insulating layers in saw streets
US8093151B2 (en) * 2009-03-13 2012-01-10 Stats Chippac, Ltd. Semiconductor die and method of forming noise absorbing regions between THVS in peripheral region of the die
JP2009246404A (ja) * 2009-07-30 2009-10-22 Casio Comput Co Ltd 半導体装置の製造方法
US20130127037A1 (en) * 2010-03-31 2013-05-23 Nec Corporation Semiconductor device built-in substrate
US8710639B2 (en) * 2010-04-08 2014-04-29 Nec Corporation Semiconductor element-embedded wiring substrate
CN103283019A (zh) * 2011-02-10 2013-09-04 松下电器产业株式会社 半导体装置
US9666499B2 (en) * 2012-10-31 2017-05-30 Infineon Technologies Ag Semiconductor device with encapsulant

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62169458A (ja) * 1986-01-22 1987-07-25 Sumitomo Electric Ind Ltd 半導体装置
JP2002043762A (ja) * 2000-07-27 2002-02-08 Kyocera Corp 多層配線基板
JP2006253217A (ja) * 2005-03-08 2006-09-21 Sharp Corp フレキシブル基板の接続構造、ピックアップ、電子機器およびフレキシブル基板の接続方法
WO2007138826A1 (ja) * 2006-05-29 2007-12-06 Murata Manufacturing Co., Ltd. セラミック多層基板の製造方法
JP2011151104A (ja) * 2010-01-20 2011-08-04 Elpida Memory Inc 半導体装置の製造方法及び半導体装置の中間構造体

Cited By (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160140615A (ko) 2014-04-07 2016-12-07 니폰 덴키 가라스 가부시키가이샤 지지 유리 기판 및 이것을 사용한 적층체
JP2016122802A (ja) * 2014-12-25 2016-07-07 ルネサスエレクトロニクス株式会社 半導体装置
US9991195B2 (en) 2014-12-25 2018-06-05 Renesas Electronics Corporation Semiconductor device
WO2016199437A1 (ja) * 2015-06-12 2016-12-15 株式会社ソシオネクスト 半導体装置
JPWO2016199437A1 (ja) * 2015-06-12 2018-03-29 株式会社ソシオネクスト 半導体装置
US10269774B2 (en) 2015-06-12 2019-04-23 Socionext Inc. Semiconductor device
US11652063B2 (en) 2016-02-26 2023-05-16 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package and method of forming the same
US10714426B2 (en) 2016-02-26 2020-07-14 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package and method of forming the same
US10950577B2 (en) 2016-09-09 2021-03-16 Taiwan Semiconductor Manufacturing Company Redistribution layers in semiconductor packages and methods of forming same
US11508695B2 (en) 2016-09-09 2022-11-22 Taiwan Semiconductor Manufacturing Company, Ltd. Redistribution layers in semiconductor packages and methods of forming same
US10475768B2 (en) 2016-09-09 2019-11-12 Taiwan Semiconductor Manufacturing Company Redistribution layers in semiconductor packages and methods of forming same
KR20180048249A (ko) * 2016-10-31 2018-05-10 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 패키지 내의 재분배층 및 이를 형성하는 방법
US11158619B2 (en) 2016-10-31 2021-10-26 Taiwan Semiconductor Manufacturing Company, Ltd. Redistribution layers in semiconductor packages and methods of forming same
KR101993973B1 (ko) * 2016-10-31 2019-06-27 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 패키지 내의 재분배층 및 이를 형성하는 방법
US10304801B2 (en) 2016-10-31 2019-05-28 Taiwan Semiconductor Manufacturing Company, Ltd. Redistribution layers in semiconductor packages and methods of forming same
JP2021040113A (ja) * 2019-09-05 2021-03-11 株式会社デンソー 半導体装置
WO2022113519A1 (ja) * 2020-11-25 2022-06-02 ソニーグループ株式会社 半導体装置

Also Published As

Publication number Publication date
US9117770B2 (en) 2015-08-25
CN103620762B (zh) 2016-08-17
US20140124941A1 (en) 2014-05-08
JP6132769B2 (ja) 2017-05-24
CN103620762A (zh) 2014-03-05
JPWO2013057867A1 (ja) 2015-04-02

Similar Documents

Publication Publication Date Title
JP6132769B2 (ja) 半導体装置
US11901332B2 (en) Semiconductor device and manufacturing method thereof
US10109608B2 (en) Semiconductor package
TWI643307B (zh) 電子封裝件及其製法
US20170250153A1 (en) Electronic part, electronic device, and electronic apparatus
US20180145015A1 (en) Method of fabricating packaging layer of fan-out chip package
US20160049359A1 (en) Interposer with conductive post and fabrication method thereof
KR20130014307A (ko) 반도체 장치, 패키징 방법 및 구조
TWI582919B (zh) 無基板扇出型多晶片封裝構造及其製造方法
US9899308B2 (en) Semiconductor package and method of fabricating the same
US8098496B2 (en) Wiring board for semiconductor device
US9355974B2 (en) Semiconductor device and manufacturing method therefor
CN111725146A (zh) 电子封装件及其制法
US9408313B2 (en) Packaging substrate and method of fabricating the same
JP2012009713A (ja) 半導体パッケージおよび半導体パッケージの製造方法
TWI567843B (zh) 封裝基板及其製法
TWI744825B (zh) 晶片嵌入式基板結構與晶片封裝結構及其製造方法
JP4728079B2 (ja) 半導体装置用基板および半導体装置
JP4737995B2 (ja) 半導体装置
KR20110076605A (ko) 반도체 패키지 및 그 제조 방법
US20070080452A1 (en) Bump structure and its forming method
US8603911B2 (en) Semiconductor device and fabrication method thereof
CN107871724B (zh) 基板结构及其制法
CN117936500A (zh) 电子封装件及其制法与基板结构
JP2010186912A (ja) 電子部品

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 12841152

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 2013539505

Country of ref document: JP

Kind code of ref document: A

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 12841152

Country of ref document: EP

Kind code of ref document: A1