JP4347506B2 - 半導体装置の実装構造 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、半導体装置の実装構造に関し、より具体的には、ＢＧＡ（Ball Grid Array)やＦＣ（Flip Chip ）などのはんだバンプを有する半導体装置の実装基板への実装構造に関する。
【０００２】
【従来の技術】
図５を参照し、従来技術に係る半導体装置の実装構造についてその工程をおいながら説明すると、先ず、同図（ａ）に示すように、はんだバンプ１００を有する半導体装置１０２と実装基板１０４とを接続する。この接続は、はんだバンプ１００を実装基板１０４に設けられた電極パッド（図示せず）に接触させつつ加熱溶融（リフロー）することにより行われる。尚、実装基板１０４は、基材１０４ａとはんだ付け不要部分を覆うレジスト（ビルドアップ法により製造されるビルドアップ基板においてはレジストおよびビルドアップ層）１０４ｂからなる。
【０００３】
このように接続された半導体装置１０２および実装基板１０４が、車両のエンジンルームなどの温度変化や振動、衝撃が生じる環境に配置されると、繰り返しの熱的負荷、より具体的には半導体装置１０２と実装基板１０４との線膨張係数および弾性係数の相違に起因して生じる熱応力がはんだバンプ１００に集中すると共に、振動や衝撃による応力もはんだバンプ１００に集中し、前記はんだバンプ１００に亀裂が発生することがある。
【０００４】
このため、従来、半導体装置１０２と実装基板１０４の間に形成される間隙に封止材（アンダーフィル樹脂）を充填し、よってはんだバンプ１００に集中する熱応力および振動、衝撃による応力を封止材に分散させることにより、はんだバンプ１００における亀裂の発生を抑制している。
【０００５】
具体的には、図５（ｂ）に示すように、半導体装置１０２の周辺の実装基板１０４上に、ニードル１０６などを用いて封止材１０８を塗布する。塗布された封止材１０８は、毛細管現象によって、同図（ｃ）に示すように半導体装置１０２と実装基板１０４の間隙に隙間なく充填され、よって従来技術に係る半導体装置の実装構造が完成する。尚、封止材１０８を充填すると、通常、半導体装置１０２の端部からその外方の実装基板１０４上にかけてフィレット部１１０が形成される。図６に、図５（ｃ）、即ち、従来技術に係る半導体装置の実装構造を上方から見た平面図を示す。
【０００６】
【発明が解決しようとする課題】
上記のように、はんだバンプ１００における亀裂の発生を抑制するために半導体装置１０２と実装基板１０４の間隙に封止材１０８を充填する場合、充填する封止材１０８の物性値（性質）は、その目的から線膨張係数が低く（温度変化に起因する伸縮量が少なく）、かつ弾性係数が大きい（応力に起因する変形量が少ない）ことが好ましい。具体的には、線膨張係数が２０〜４０〔ｐｐｍ／°Ｃ〕程度で、かつ弾性係数が５〜１０〔ＧＰａ〕程度のエポキシ系樹脂を主成分とした封止材が使用されることが多い。
【０００７】
一方、実装基板１０４の物性値は、広く一般に使用されているガラスエポキシ系の基材１０４ａで、平面方向の線膨張係数が１２〜１６〔ｐｐｍ／°Ｃ〕程度、弾性係数が２０〔ＧＰａ〕程度である。
【０００８】
また、レジスト（あるいはレジストおよびビルドアップ層）１０４ｂは、線膨張係数が４０〜７０〔ｐｐｍ／°Ｃ〕程度、弾性係数が１〜３〔ＧＰａ〕程度である。
【０００９】
このように、封止材１０８と実装基板１０４（基材１０４ａ、レジスト（あるいはレジストおよびビルドアップ層）１０４ｂ）の線膨張係数および弾性係数は大きく相違する。このため、前述の如く、半導体装置１０２と実装基板１０４との線膨張係数および弾性係数の相違に起因して熱応力が生じるのと同様に、封止材１０８と実装基板１０４の線膨張係数および弾性係数の相違によっても熱応力が生じる。
【００１０】
封止材１０８と実装基板１０４間に生じた熱応力は、図５および図６に符号１１２で示す封止材１０８の端部、より具体的には、フィレット部１１０の端部に集中する。そのため、端部１１２の下方の実装基板表層に配置された配線１１４が断線されることがあり、接続に対する信頼性の低下につながっていた。
【００１１】
従って本発明の目的は、半導体装置と実装基板の間隙に封止材を充填した際の封止材の端部下方に配置された配線の断線を防止、あるいはその進行を遅らせ、よって接続に対する信頼性を向上させることができるようにした半導体装置の実装構造を提供することにある。
【００１４】
【課題を解決するための手段】
上記した課題を解決するために、請求項１項においては、はんだバンプを用いて半導体装置を実装基板上に接続すると共に、前記半導体装置と実装基板との間隙に封止材を充填する半導体装置の実装構造において、前記実装基板の表層に配置された配線を第１の所定位置において少なくとも２本以上の複数本の配線に分岐させ、さらに前記分岐させた複数本の配線を第２の所定位置において再度結合させると共に、前記封止材の端部を前記第１の所定位置と第２の所定位置の間に形成する如く構成した。
【００１５】
実装基板の表層に配置された配線を第１の所定位置において少なくとも２本以上の複数本の配線に分岐させ、さらに分岐させた複数本の配線を第２の所定位置において再度結合させると共に、封止材の端部を第１の所定位置と第２の所定位置の間に形成する如く構成した、即ち、封止材の端部下方に配置される配線を少なくとも２本の配線に分岐させるようにしたので、封止材の端部に集中した熱応力によりそのうちの１本（ｎ本に分岐した場合はｎ−１本）が切断されたとしても、配線全体としては断線したことにならず、よって半導体装置と実装基板の間隙に封止材を充填した際の接続に対する信頼性を向上させることができる。
【００１６】
【発明の実施の形態】
以下、添付した図面を参照して、本発明に係る半導体装置の実装構造について説明する。
【００１７】
図１は、本発明の一つの実施の形態に係る半導体装置の実装構造を説明する説明断面図であり、図２は図１に示す半導体装置の実装構造を上方から見た平面図である。
【００１８】
図１および図２を参照し、本発明の一つの実施の形態に係る半導体装置の実装構造についてその工程をおいながら説明すると、先ず、図１（ａ）に示すように、ＢＧＡやＦＣなどのはんだバンプ１０を有する半導体装置１２を、実装基板（以下、単に「基板」という）１４に接続する。この接続は、はんだバンプ１０を基板１４に設けられた電極パッド（図示せず）に接触させつつ加熱溶融（リフロー）することにより行われる。尚、基板１４は、基材１４ａとはんだ付け不要部分を覆うレジスト（ビルドアップ法により製造されるビルドアップ基板においてはレジストおよびビルドアップ層）１４ｂからなる。
【００１９】
また、基板１４の表層に配置される配線１６を、所定位置、具体的には半導体装置１２の端部から所定距離だけ離間した位置において、図２によく示すような幅広部１６ａを有するように形成する。即ち、基板１４の表層に配置された配線１６の所定位置に幅広部１６ａを設け、その位置における幅を他に位置する配線１６の幅に比して拡大することで、配線１６の耐応力性を幅広部１６ａにおいて向上させるようにする。
【００２０】
次いで、図１（ｂ）に示すように、半導体装置１２周辺の基板１４上に、ニードル１８などを用いてエポキシ系のアンダーフィル樹脂（前記した封止材）２０を塗布する。尚、アンダーフィル樹脂２０の物性値、より詳しくは、線膨張係数および弾性係数は、はんだバンプ１０を保護するのに十分な値、例えば、従来技術で述べたように、線膨張係数が２０〜４０〔ｐｐｍ／°Ｃ〕程度、弾性係数が５〜１０〔ＧＰａ〕程度に設定される。
【００２１】
塗布されたアンダーフィル樹脂２０は、毛細管現象によって、同図（ｃ）に示すように半導体装置１２と基板１４の間に形成された間隙に隙間なく充填される。
【００２２】
尚、アンダーフィル樹脂２０は、半導体装置１２と基板１４の間隙に充填、硬化された際に、その端部、より具体的には表面張力により形成されるフィレット部２２の端部２４が前記した幅広部１６ａ上に位置するまで塗布される。このようにして同図（ｃ）および図２に示す、本発明の一つの実施の形態に係る半導体装置の実装構造を得る。
【００２３】
このように、配線１６の耐応力性を幅広部１６ａにおいて向上させると共に、熱応力が集中するアンダーフィル樹脂の端部２４を前記した幅広部１６ａ上に位置するようにしたので、半導体装置１２と基板１４の間隙にアンダーフィル樹脂２０を充填した際のアンダーフィル樹脂の端部２４下方に配置された配線１６（幅広部１６ａ）の断線を防止、あるいはその進行を遅らせることができ、よって接続に対する信頼性を向上させることができる。
【００２４】
尚、上記において、半導体装置１２を囲う適宜な型枠などを用いてフィレット部２２を形成しないようにしてもよく、この場合、幅広部１６ａは半導体装置１２の端部下方に形成すればよい。
【００２５】
次いで、本発明の第２の実施の形態に係る半導体装置の実装構造および実装方法について説明する。尚、前述の実施の形態と同様な構成については同一符号を付し、説明を省略する。
【００２６】
図３は本発明の第２の実施の形態に係る半導体装置の実装構造を説明する説明断面図であり、図４は図３に示す半導体装置の実装構造を上方から見た平面図である。
【００２７】
図３および図４を参照し、本発明の一つの実施の形態に係る半導体装置の実装構造についてその工程をおいながら説明すると、先ず、図１（ａ）に示すように、はんだバンプ１０を有する半導体装置１２を、基板１４に接続する。
【００２８】
ここで、基板１４の表層に配置される配線１６について説明すると、表層に配置される配線１６は、図４によく示すように、第１の所定位置Ａ、具体的には半導体装置１２の端部から所定距離だけ離間した位置において、第１の配線１６ｂと第２の配線１６ｃとに分岐される。
【００２９】
また、分岐された第１の配線１６ｂおよび第２の配線１６ｃは、第２の所定位置Ｂ、具体的には第１の所定位置Ａから所定距離だけ離間した位置において再度結合される。即ち、第１の所定位置Ａから第２の所定位置Ｂの間において、配線１６が２本の配線（第１の配線１６ｂおよび第２の配線１６ｃ）に分岐されるようにする。
【００３０】
次いで、図３（ｂ）に示すように、半導体装置１２周辺の基板１４上に、ニードル１８などを用いてエポキシ系のアンダーフィル樹脂（前記した封止材）２０を塗布する。尚、アンダーフィル樹脂２０の物性値は、前述の実施例同様、はんだバンプ１０を保護するのに十分な値、例えば、線膨張係数が２０〜４０〔ｐｐｍ／°Ｃ〕程度、弾性係数が５〜１０〔ＧＰａ〕程度に設定される。
【００３１】
塗布されたアンダーフィル樹脂２０は、毛細管現象によって、同図（ｃ）に示すように半導体装置１２と基板１４の間に形成された間隙に隙間なく充填される。
【００３２】
尚、アンダーフィル樹脂２０は、半導体装置１２と基板１４の間隙に充填、硬化された際に、その端部、より具体的にはフィレット部２２の端部２４が前記した第１の所定位置Ａと第２の所定位置Ｂの間に位置するまで塗布される。即ち、アンダーフィル樹脂の端部２４が、分岐された２本の配線（第１の配線１６ｂと第２の配線１６ｃ）上に位置するようにする。このようにして同図（ｃ）および図２に示す、本発明の第２の実施の形態に係る半導体装置の実装構造を得る。
【００３３】
このように、本発明の第２の実施の形態においては、第１の所定位置Ａから第２の所定位置Ｂの間において、配線１６を２本の配線（第１の配線１６ｂおよび第２の配線１６ｃ）に分岐させると共に、アンダーフィル樹脂の端部２４を前記した第１の所定位置Ａと第２の所定位置Ｂの間に位置するようにしたので、アンダーフィル樹脂の端部２４に集中した熱応力により、分岐された２本の配線（第１の配線１６ｂおよび第２の配線１６ｃ）のうちの１本が切断されたとしても、配線全体としては断線したことにならず、よって半導体装置と実装基板の間隙に封止材を充填した際の接続に対する信頼性を向上させることができる。
【００３４】
尚、上記において、半導体装置１２を囲う適宜な型枠などを用いてフィレット部２２を形成しないようにしてもよく、この場合、分岐された２本の配線１６ｂと１６ｃが半導体装置１２の下方に位置するように第１の所定位置Ａおよび第２の所定位置Ｂを設定すればよい。
【００３５】
また、配線１６を２本の配線（第１の配線１６ｂおよび第２の配線１６ｃ）に分岐させるようにしたが、それに限られるものではなく、３本以上に分岐させてもよい。
【００３６】
上記した如く、本発明の実施の形態においては、配線１６の耐応力性を幅広部１６ａにおいて向上させると共に、熱応力が集中するアンダーフィル樹脂の端部２４を前記した幅広部１６ａ上に位置するようにしたので、半導体装置１２と基板１４の間隙にアンダーフィル樹脂２０を充填した際のアンダーフィル樹脂の端部２４下方に配置された配線１６（幅広部１６ａ）の断線を防止、あるいはその進行を遅らせることができ、よって接続に対する信頼性を向上させることができる。
【００３７】
また、第１の所定位置Ａから第２の所定位置Ｂの間において、配線１６を２本の配線（第１の配線１６ｂおよび第２の配線１６ｃ）に分岐させると共に、アンダーフィル樹脂の端部２４を前記した第１の所定位置Ａと第２の所定位置Ｂの間に位置するようにしたので、アンダーフィル樹脂の端部２４に集中した熱応力により、分岐させた２本の配線（第１の配線１６ｂおよび第２の配線１６ｃ）のうちの１本が切断されたとしても、配線全体としては断線したことにならず、よって半導体装置と実装基板の間隙に封止材を充填した際の接続に対する信頼性を向上させることができる。
【００３８】
以上のように、本発明の実施の形態にあっては、はんだバンプ１０を用いて半導体装置１２を実装基板（基板）１４上に接続すると共に、前記半導体装置と実装基板との間隙に封止材（アンダーフィル樹脂２０）を充填する半導体装置の実装構造において、前記実装基板の表層に配置された配線１６の幅を、前記封止材の端部２４が接触する部分において拡大する（幅広部１６ａ）如く構成した。
【００３９】
また、はんだバンプ１０を用いて半導体装置１２を実装基板（基板）１４上に接続すると共に、前記半導体装置と実装基板との間隙に封止材（アンダーフィル樹脂２０）を充填する半導体装置の実装構造において、前記実装基板の表層に配置された配線１６を第１の所定位置Ａにおいて少なくとも２本以上の複数本の配線（第１の配線１６ｂ、第２の配線１６ｃ）に分岐させ、さらに前記分岐させた複数本の配線を第２の所定位置Ｂにおいて再度結合させると共に、前記封止材の端部２４を前記第１の所定位置と第２の所定位置の間に形成する如く構成した。
【００４１】
【発明の効果】
請求項１項記載の発明にあっては、封止材の端部下方に配置される配線を少なくとも２本の配線に分岐させるようにしたので、封止材の端部に集中した熱応力によりそのうちの１本（ｎ本に分岐した場合はｎ−１本）が切断されたとしても、配線全体としては断線したことにならず、よって半導体装置と実装基板の間隙に封止材を充填した際の接続に対する信頼性を向上させることができる。
【図面の簡単な説明】
【図１】本発明の一つの実施の形態に係る半導体装置の実装構造を説明する説明断面図である。
【図２】図１に示す半導体装置の実装構造を上方からみた平面図である。
【図３】本発明の第２の実施の形態に係る半導体装置の実装構造を説明する説明断面図である。
【図４】図３に示す半導体装置の実装構造を上方からみた平面図である。
【図５】従来技術に係る半導体装置の実装構造を説明する説明断面図である。
【図６】図５に示す半導体装置の実装構造を上方からみた平面図である。
【符号の説明】
１０ はんだバンプ
１２ 半導体装置
１４ 基板（実装基板）
１６ 配線
１６ａ 幅広部
１６ｂ 第１の配線
１６ｃ 第２の配線
２０ アンダーフィル樹脂（封止材）
２４ アンダーフィル樹脂（封止材）の端部
Ａ 第１の所定位置
Ｂ 第２の所定位置
【発明の属する技術分野】
この発明は、半導体装置の実装構造に関し、より具体的には、ＢＧＡ（Ball Grid Array)やＦＣ（Flip Chip ）などのはんだバンプを有する半導体装置の実装基板への実装構造に関する。
【０００２】
【従来の技術】
図５を参照し、従来技術に係る半導体装置の実装構造についてその工程をおいながら説明すると、先ず、同図（ａ）に示すように、はんだバンプ１００を有する半導体装置１０２と実装基板１０４とを接続する。この接続は、はんだバンプ１００を実装基板１０４に設けられた電極パッド（図示せず）に接触させつつ加熱溶融（リフロー）することにより行われる。尚、実装基板１０４は、基材１０４ａとはんだ付け不要部分を覆うレジスト（ビルドアップ法により製造されるビルドアップ基板においてはレジストおよびビルドアップ層）１０４ｂからなる。
【０００３】
このように接続された半導体装置１０２および実装基板１０４が、車両のエンジンルームなどの温度変化や振動、衝撃が生じる環境に配置されると、繰り返しの熱的負荷、より具体的には半導体装置１０２と実装基板１０４との線膨張係数および弾性係数の相違に起因して生じる熱応力がはんだバンプ１００に集中すると共に、振動や衝撃による応力もはんだバンプ１００に集中し、前記はんだバンプ１００に亀裂が発生することがある。
【０００４】
このため、従来、半導体装置１０２と実装基板１０４の間に形成される間隙に封止材（アンダーフィル樹脂）を充填し、よってはんだバンプ１００に集中する熱応力および振動、衝撃による応力を封止材に分散させることにより、はんだバンプ１００における亀裂の発生を抑制している。
【０００５】
具体的には、図５（ｂ）に示すように、半導体装置１０２の周辺の実装基板１０４上に、ニードル１０６などを用いて封止材１０８を塗布する。塗布された封止材１０８は、毛細管現象によって、同図（ｃ）に示すように半導体装置１０２と実装基板１０４の間隙に隙間なく充填され、よって従来技術に係る半導体装置の実装構造が完成する。尚、封止材１０８を充填すると、通常、半導体装置１０２の端部からその外方の実装基板１０４上にかけてフィレット部１１０が形成される。図６に、図５（ｃ）、即ち、従来技術に係る半導体装置の実装構造を上方から見た平面図を示す。
【０００６】
【発明が解決しようとする課題】
上記のように、はんだバンプ１００における亀裂の発生を抑制するために半導体装置１０２と実装基板１０４の間隙に封止材１０８を充填する場合、充填する封止材１０８の物性値（性質）は、その目的から線膨張係数が低く（温度変化に起因する伸縮量が少なく）、かつ弾性係数が大きい（応力に起因する変形量が少ない）ことが好ましい。具体的には、線膨張係数が２０〜４０〔ｐｐｍ／°Ｃ〕程度で、かつ弾性係数が５〜１０〔ＧＰａ〕程度のエポキシ系樹脂を主成分とした封止材が使用されることが多い。
【０００７】
一方、実装基板１０４の物性値は、広く一般に使用されているガラスエポキシ系の基材１０４ａで、平面方向の線膨張係数が１２〜１６〔ｐｐｍ／°Ｃ〕程度、弾性係数が２０〔ＧＰａ〕程度である。
【０００８】
また、レジスト（あるいはレジストおよびビルドアップ層）１０４ｂは、線膨張係数が４０〜７０〔ｐｐｍ／°Ｃ〕程度、弾性係数が１〜３〔ＧＰａ〕程度である。
【０００９】
このように、封止材１０８と実装基板１０４（基材１０４ａ、レジスト（あるいはレジストおよびビルドアップ層）１０４ｂ）の線膨張係数および弾性係数は大きく相違する。このため、前述の如く、半導体装置１０２と実装基板１０４との線膨張係数および弾性係数の相違に起因して熱応力が生じるのと同様に、封止材１０８と実装基板１０４の線膨張係数および弾性係数の相違によっても熱応力が生じる。
【００１０】
封止材１０８と実装基板１０４間に生じた熱応力は、図５および図６に符号１１２で示す封止材１０８の端部、より具体的には、フィレット部１１０の端部に集中する。そのため、端部１１２の下方の実装基板表層に配置された配線１１４が断線されることがあり、接続に対する信頼性の低下につながっていた。
【００１１】
従って本発明の目的は、半導体装置と実装基板の間隙に封止材を充填した際の封止材の端部下方に配置された配線の断線を防止、あるいはその進行を遅らせ、よって接続に対する信頼性を向上させることができるようにした半導体装置の実装構造を提供することにある。
【００１４】
【課題を解決するための手段】
上記した課題を解決するために、請求項１項においては、はんだバンプを用いて半導体装置を実装基板上に接続すると共に、前記半導体装置と実装基板との間隙に封止材を充填する半導体装置の実装構造において、前記実装基板の表層に配置された配線を第１の所定位置において少なくとも２本以上の複数本の配線に分岐させ、さらに前記分岐させた複数本の配線を第２の所定位置において再度結合させると共に、前記封止材の端部を前記第１の所定位置と第２の所定位置の間に形成する如く構成した。
【００１５】
実装基板の表層に配置された配線を第１の所定位置において少なくとも２本以上の複数本の配線に分岐させ、さらに分岐させた複数本の配線を第２の所定位置において再度結合させると共に、封止材の端部を第１の所定位置と第２の所定位置の間に形成する如く構成した、即ち、封止材の端部下方に配置される配線を少なくとも２本の配線に分岐させるようにしたので、封止材の端部に集中した熱応力によりそのうちの１本（ｎ本に分岐した場合はｎ−１本）が切断されたとしても、配線全体としては断線したことにならず、よって半導体装置と実装基板の間隙に封止材を充填した際の接続に対する信頼性を向上させることができる。
【００１６】
【発明の実施の形態】
以下、添付した図面を参照して、本発明に係る半導体装置の実装構造について説明する。
【００１７】
図１は、本発明の一つの実施の形態に係る半導体装置の実装構造を説明する説明断面図であり、図２は図１に示す半導体装置の実装構造を上方から見た平面図である。
【００１８】
図１および図２を参照し、本発明の一つの実施の形態に係る半導体装置の実装構造についてその工程をおいながら説明すると、先ず、図１（ａ）に示すように、ＢＧＡやＦＣなどのはんだバンプ１０を有する半導体装置１２を、実装基板（以下、単に「基板」という）１４に接続する。この接続は、はんだバンプ１０を基板１４に設けられた電極パッド（図示せず）に接触させつつ加熱溶融（リフロー）することにより行われる。尚、基板１４は、基材１４ａとはんだ付け不要部分を覆うレジスト（ビルドアップ法により製造されるビルドアップ基板においてはレジストおよびビルドアップ層）１４ｂからなる。
【００１９】
また、基板１４の表層に配置される配線１６を、所定位置、具体的には半導体装置１２の端部から所定距離だけ離間した位置において、図２によく示すような幅広部１６ａを有するように形成する。即ち、基板１４の表層に配置された配線１６の所定位置に幅広部１６ａを設け、その位置における幅を他に位置する配線１６の幅に比して拡大することで、配線１６の耐応力性を幅広部１６ａにおいて向上させるようにする。
【００２０】
次いで、図１（ｂ）に示すように、半導体装置１２周辺の基板１４上に、ニードル１８などを用いてエポキシ系のアンダーフィル樹脂（前記した封止材）２０を塗布する。尚、アンダーフィル樹脂２０の物性値、より詳しくは、線膨張係数および弾性係数は、はんだバンプ１０を保護するのに十分な値、例えば、従来技術で述べたように、線膨張係数が２０〜４０〔ｐｐｍ／°Ｃ〕程度、弾性係数が５〜１０〔ＧＰａ〕程度に設定される。
【００２１】
塗布されたアンダーフィル樹脂２０は、毛細管現象によって、同図（ｃ）に示すように半導体装置１２と基板１４の間に形成された間隙に隙間なく充填される。
【００２２】
尚、アンダーフィル樹脂２０は、半導体装置１２と基板１４の間隙に充填、硬化された際に、その端部、より具体的には表面張力により形成されるフィレット部２２の端部２４が前記した幅広部１６ａ上に位置するまで塗布される。このようにして同図（ｃ）および図２に示す、本発明の一つの実施の形態に係る半導体装置の実装構造を得る。
【００２３】
このように、配線１６の耐応力性を幅広部１６ａにおいて向上させると共に、熱応力が集中するアンダーフィル樹脂の端部２４を前記した幅広部１６ａ上に位置するようにしたので、半導体装置１２と基板１４の間隙にアンダーフィル樹脂２０を充填した際のアンダーフィル樹脂の端部２４下方に配置された配線１６（幅広部１６ａ）の断線を防止、あるいはその進行を遅らせることができ、よって接続に対する信頼性を向上させることができる。
【００２４】
尚、上記において、半導体装置１２を囲う適宜な型枠などを用いてフィレット部２２を形成しないようにしてもよく、この場合、幅広部１６ａは半導体装置１２の端部下方に形成すればよい。
【００２５】
次いで、本発明の第２の実施の形態に係る半導体装置の実装構造および実装方法について説明する。尚、前述の実施の形態と同様な構成については同一符号を付し、説明を省略する。
【００２６】
図３は本発明の第２の実施の形態に係る半導体装置の実装構造を説明する説明断面図であり、図４は図３に示す半導体装置の実装構造を上方から見た平面図である。
【００２７】
図３および図４を参照し、本発明の一つの実施の形態に係る半導体装置の実装構造についてその工程をおいながら説明すると、先ず、図１（ａ）に示すように、はんだバンプ１０を有する半導体装置１２を、基板１４に接続する。
【００２８】
ここで、基板１４の表層に配置される配線１６について説明すると、表層に配置される配線１６は、図４によく示すように、第１の所定位置Ａ、具体的には半導体装置１２の端部から所定距離だけ離間した位置において、第１の配線１６ｂと第２の配線１６ｃとに分岐される。
【００２９】
また、分岐された第１の配線１６ｂおよび第２の配線１６ｃは、第２の所定位置Ｂ、具体的には第１の所定位置Ａから所定距離だけ離間した位置において再度結合される。即ち、第１の所定位置Ａから第２の所定位置Ｂの間において、配線１６が２本の配線（第１の配線１６ｂおよび第２の配線１６ｃ）に分岐されるようにする。
【００３０】
次いで、図３（ｂ）に示すように、半導体装置１２周辺の基板１４上に、ニードル１８などを用いてエポキシ系のアンダーフィル樹脂（前記した封止材）２０を塗布する。尚、アンダーフィル樹脂２０の物性値は、前述の実施例同様、はんだバンプ１０を保護するのに十分な値、例えば、線膨張係数が２０〜４０〔ｐｐｍ／°Ｃ〕程度、弾性係数が５〜１０〔ＧＰａ〕程度に設定される。
【００３１】
塗布されたアンダーフィル樹脂２０は、毛細管現象によって、同図（ｃ）に示すように半導体装置１２と基板１４の間に形成された間隙に隙間なく充填される。
【００３２】
尚、アンダーフィル樹脂２０は、半導体装置１２と基板１４の間隙に充填、硬化された際に、その端部、より具体的にはフィレット部２２の端部２４が前記した第１の所定位置Ａと第２の所定位置Ｂの間に位置するまで塗布される。即ち、アンダーフィル樹脂の端部２４が、分岐された２本の配線（第１の配線１６ｂと第２の配線１６ｃ）上に位置するようにする。このようにして同図（ｃ）および図２に示す、本発明の第２の実施の形態に係る半導体装置の実装構造を得る。
【００３３】
このように、本発明の第２の実施の形態においては、第１の所定位置Ａから第２の所定位置Ｂの間において、配線１６を２本の配線（第１の配線１６ｂおよび第２の配線１６ｃ）に分岐させると共に、アンダーフィル樹脂の端部２４を前記した第１の所定位置Ａと第２の所定位置Ｂの間に位置するようにしたので、アンダーフィル樹脂の端部２４に集中した熱応力により、分岐された２本の配線（第１の配線１６ｂおよび第２の配線１６ｃ）のうちの１本が切断されたとしても、配線全体としては断線したことにならず、よって半導体装置と実装基板の間隙に封止材を充填した際の接続に対する信頼性を向上させることができる。
【００３４】
尚、上記において、半導体装置１２を囲う適宜な型枠などを用いてフィレット部２２を形成しないようにしてもよく、この場合、分岐された２本の配線１６ｂと１６ｃが半導体装置１２の下方に位置するように第１の所定位置Ａおよび第２の所定位置Ｂを設定すればよい。
【００３５】
また、配線１６を２本の配線（第１の配線１６ｂおよび第２の配線１６ｃ）に分岐させるようにしたが、それに限られるものではなく、３本以上に分岐させてもよい。
【００３６】
上記した如く、本発明の実施の形態においては、配線１６の耐応力性を幅広部１６ａにおいて向上させると共に、熱応力が集中するアンダーフィル樹脂の端部２４を前記した幅広部１６ａ上に位置するようにしたので、半導体装置１２と基板１４の間隙にアンダーフィル樹脂２０を充填した際のアンダーフィル樹脂の端部２４下方に配置された配線１６（幅広部１６ａ）の断線を防止、あるいはその進行を遅らせることができ、よって接続に対する信頼性を向上させることができる。
【００３７】
また、第１の所定位置Ａから第２の所定位置Ｂの間において、配線１６を２本の配線（第１の配線１６ｂおよび第２の配線１６ｃ）に分岐させると共に、アンダーフィル樹脂の端部２４を前記した第１の所定位置Ａと第２の所定位置Ｂの間に位置するようにしたので、アンダーフィル樹脂の端部２４に集中した熱応力により、分岐させた２本の配線（第１の配線１６ｂおよび第２の配線１６ｃ）のうちの１本が切断されたとしても、配線全体としては断線したことにならず、よって半導体装置と実装基板の間隙に封止材を充填した際の接続に対する信頼性を向上させることができる。
【００３８】
以上のように、本発明の実施の形態にあっては、はんだバンプ１０を用いて半導体装置１２を実装基板（基板）１４上に接続すると共に、前記半導体装置と実装基板との間隙に封止材（アンダーフィル樹脂２０）を充填する半導体装置の実装構造において、前記実装基板の表層に配置された配線１６の幅を、前記封止材の端部２４が接触する部分において拡大する（幅広部１６ａ）如く構成した。
【００３９】
また、はんだバンプ１０を用いて半導体装置１２を実装基板（基板）１４上に接続すると共に、前記半導体装置と実装基板との間隙に封止材（アンダーフィル樹脂２０）を充填する半導体装置の実装構造において、前記実装基板の表層に配置された配線１６を第１の所定位置Ａにおいて少なくとも２本以上の複数本の配線（第１の配線１６ｂ、第２の配線１６ｃ）に分岐させ、さらに前記分岐させた複数本の配線を第２の所定位置Ｂにおいて再度結合させると共に、前記封止材の端部２４を前記第１の所定位置と第２の所定位置の間に形成する如く構成した。
【００４１】
【発明の効果】
請求項１項記載の発明にあっては、封止材の端部下方に配置される配線を少なくとも２本の配線に分岐させるようにしたので、封止材の端部に集中した熱応力によりそのうちの１本（ｎ本に分岐した場合はｎ−１本）が切断されたとしても、配線全体としては断線したことにならず、よって半導体装置と実装基板の間隙に封止材を充填した際の接続に対する信頼性を向上させることができる。
【図面の簡単な説明】
【図１】本発明の一つの実施の形態に係る半導体装置の実装構造を説明する説明断面図である。
【図２】図１に示す半導体装置の実装構造を上方からみた平面図である。
【図３】本発明の第２の実施の形態に係る半導体装置の実装構造を説明する説明断面図である。
【図４】図３に示す半導体装置の実装構造を上方からみた平面図である。
【図５】従来技術に係る半導体装置の実装構造を説明する説明断面図である。
【図６】図５に示す半導体装置の実装構造を上方からみた平面図である。
【符号の説明】
１０ はんだバンプ
１２ 半導体装置
１４ 基板（実装基板）
１６ 配線
１６ａ 幅広部
１６ｂ 第１の配線
１６ｃ 第２の配線
２０ アンダーフィル樹脂（封止材）
２４ アンダーフィル樹脂（封止材）の端部
Ａ 第１の所定位置
Ｂ 第２の所定位置
Claims (1)
- はんだバンプを用いて半導体装置を実装基板上に接続すると共に、前記半導体装置と実装基板との間隙に封止材を充填する半導体装置の実装構造において、前記実装基板の表層に配置された配線を第１の所定位置において少なくとも２本以上の複数本の配線に分岐させ、さらに前記分岐させた複数本の配線を第２の所定位置において再度結合させると共に、前記封止材の端部を前記第１の所定位置と第２の所定位置の間に形成することを特徴とする半導体装置の実装構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000264099A JP4347506B2 (ja) | 2000-08-31 | 2000-08-31 | 半導体装置の実装構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000264099A JP4347506B2 (ja) | 2000-08-31 | 2000-08-31 | 半導体装置の実装構造 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002076199A JP2002076199A (ja) | 2002-03-15 |
| JP4347506B2 true JP4347506B2 (ja) | 2009-10-21 |
Family
ID=18751561
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000264099A Expired - Fee Related JP4347506B2 (ja) | 2000-08-31 | 2000-08-31 | 半導体装置の実装構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4347506B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105261572A (zh) * | 2011-12-21 | 2016-01-20 | 联发科技股份有限公司 | 半导体封装 |
| US11527469B2 (en) | 2020-03-17 | 2022-12-13 | Kioxia Corporation | Semiconductor device |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2013057867A1 (ja) * | 2011-10-21 | 2013-04-25 | パナソニック株式会社 | 半導体装置 |
| JP2013183002A (ja) * | 2012-03-01 | 2013-09-12 | Ibiden Co Ltd | 電子部品 |
-
2000
- 2000-08-31 JP JP2000264099A patent/JP4347506B2/ja not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105261572A (zh) * | 2011-12-21 | 2016-01-20 | 联发科技股份有限公司 | 半导体封装 |
| CN105261573A (zh) * | 2011-12-21 | 2016-01-20 | 联发科技股份有限公司 | 半导体封装 |
| CN105261573B (zh) * | 2011-12-21 | 2018-09-07 | 联发科技股份有限公司 | 半导体封装 |
| CN105261572B (zh) * | 2011-12-21 | 2018-11-02 | 联发科技股份有限公司 | 半导体封装 |
| US11527469B2 (en) | 2020-03-17 | 2022-12-13 | Kioxia Corporation | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2002076199A (ja) | 2002-03-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060726 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20081007 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20081014 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20081210 |
|
| A02 | Decision of refusal |
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|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090406 |
|
| A911 | Transfer of reconsideration by examiner before appeal (zenchi) |
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| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090630 |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
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| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090716 |
|
| R150 | Certificate of patent or registration of utility model |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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