KR100823699B1 - 플립칩 어셈블리 및 그 제조 방법 - Google Patents

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Abstract

플립칩 어셈블리 및 그 제조 방법은 제1 영역에 제1 언더필링층을 가지며 상기 제1 영역을 제외한 제2 영역에 도전성 범프를 갖는 반도체 칩을 마련하고, 기판 상에 제2 언더필링층을 형성한 후, 도전성 범프가 상기 제2 언더필링층을 향하도록 상기 반도체 칩과 상기 기판을 가압하여 제2 언더필링층이 제1 언더필링층에 의해 노출된 제2 영역의 반도체 칩 및 상기 제1 언더필링층과 상기 기판 사이에 개재된 플립칩 어셈블리를 형성한다.

Description

플립칩 어셈블리 및 그 제조 방법{Flip chip assembly and method of manufacturing the same}
도 1은 본 발명의 일 실시예들에 따른 플립칩 어셈블리를 설명하기 위한 단면도이다.
도 2은 본 발명의 다른 실시예들에 따른 플립칩 어셈블리를 설명하기 위한 단면도이다.
도 3 내지 도 5는 본 발명의 일 실시예들에 따른 플립칩 어셈블리 제조 방법을 설명하기 위한 단면도들이다.
도 6은 본 발명의 다른 실시예들에 따른 플립칩 어셈블리 제조 방법을 설명하기 위한 단면도이다.
* 도면의 주요부분에 대한 부호의 설명 *
100 : 플립칩 어셈블리 110 : 반도체 칩
110a : 제1 영역 110b : 제2 영역
112 : 칩 패드 120 : 제1 언더필링층
130 : 도전성 범프 140 : 기판
142 : 기판 패드 150 : 제2 언더필링층
본 발명은 플립칩 어셈블리 및 그 제조 방법에 관한 것으로, 반도체 칩과 기판이 전기적으로 결합된 플립칩 어셈블리 및 그 제조 방법에 관한 것이다.
반도체 소자의 패키징은 도전성 금속선을 이용하는 와이어 본딩(Wire Bonding)이 주로 사용되었다. 그러나, 반도체 소자의 집적도가 향상되고 상기 반도체 소자를 사용하는 전자 기기들이 고성능화됨에 따라 상기 와이어 본딩으로는 상기 반도체 소자의 성능 향상에 대응하기 어렵다. 상기 반도체 소자의 성능 향상에 대응할 수 있는 패키징 방법으로 플립 칩 본딩을 들 수 있다.
플립 칩 본딩법은 도전성 범프를 이용하여 반도체 칩을 인쇄회로 기판에 실장하고, 상기 반도체 칩과 상기 기판 사이를 언더필링 물질로 채운다. 고강도의 언더필링 물질을 사용하는 경우, 외력 또는 온도 변화에 따른 응력으로부터 상기 도전성 범프는 보호되지만 상기 언더필링 물질이 상기 외력 또는 응력을 그대로 상기 반도체 칩으로 전달하여 상기 반도체 칩에 크랙이 발생하거나 상기 반도체 칩의 막이 손상된다. 저강도의 언더필링 물질을 사용하는 경우, 상기 언더필링 물질이 상기 외력 또는 응력을 흡수하므로 상기 반도체 칩은 보호되지만, 상기 외력과 응력에 의해 상기 도전성 범프가 끊어지거나 크랙이 발생한다.
본 발명의 실시예들은 반도체 칩 및 도전성 범프를 보호할 수 있는 플립칩 어셈블리를 제공한다.
본 발명의 실시예들은 반도체 칩 및 도전성 범프를 보호할 수 있는 플립칩 어셈블리를 제조하기 위한 방법을 제공한다.
본 발명에 따른 플립칩 어셈블리는 반도체 칩, 상기 반도체 칩의 하부에 구비된 기판, 상기 반도체 칩의 제1 영역의 하부와 상기 기판 사이에 개재되는 제1 언더필링층, 상기 제1 영역을 제외한 제2 영역의 하부와 상기 기판 사이에 개재되는 제2 언더필링층 및 상기 제2 언더필링층을 관통하여 구비되며 상기 반도체 칩과 상기 기판을 전기적으로 연결하는 도전성 범프를 포함한다.
본 발명의 일 실시예에 따르면, 상기 제2 언더필링층은 상기 제1 언더필링층의 하부까지 연장되어 개재될 수 있다.
본 발명의 다른 실시예에 따르면, 상기 제1 언더필링층은 제1 강도(modulus)를 가지고, 상기 제2 언더필링층은 상기 제1 강도보다 큰 제2 강도를 가질 수 있다. 상기 제1 강도는 1GPa 미만이며, 상기 제2 강도는 1GPa을 초과할 수 있다.
본 발명의 다른 실시예에 따르면, 상기 제1 언더필링층은 제1 유리전이온도(glass transition temperature)를 가지고, 상기 제2 언더필링층은 상기 제1 유리전이온도보다 높은 제2 유리전이온도를 가질 수 있다. 상기 제1 유리전이온도는 120℃ 미만이며, 상기 제2 유리전이온도는 120℃를 초과할 수 있다.
본 발명의 다른 실시예에 따르면, 상기 제1 언더필링층 및 제2 언더필링층은 각각 에폭시(epoxy), 열가소성 물질(thermoplastic material), 열경화성 물질(thermoset material), 폴리이미드(polyimide), 폴리우레탄(polyurethane) 및 중 합성 물질(polymeric material)로 이루어진 군에서 선택된 어느 하나일 수 있다.
본 발명의 다른 실시예에 따르면, 상기 제1 영역은 셀 영역이며, 상기 제2 영역은 페리 영역일 수 있다.
본 발명에 따른 플립칩 어셈블리 제조 방법은 제1 영역에 제1 언더필링층을 가지며, 상기 제1 영역을 제외한 제2 영역에 도전성 범프를 갖는 반도체 칩을 마련하고, 기판 상에 제2 언더필링층을 형성한 후, 상기 도전성 범프가 상기 제2 언더필링층을 향하도록 상기 반도체 칩과 상기 기판을 가압하여 본딩한다.
본 발명의 일 실시예에 따르면, 회로 패턴을 갖는 웨이퍼의 제1 영역에 상기 제1 언더필링층을 형성하고, 상기 웨이퍼의 제2 영역에 상기 도전성 범프를 형성한 후, 상기 웨이퍼를 칩 형태로 절단하여 상기 반도체 칩을 마련할 수 있다.
본 발명의 다른 실시예에 따르면, 회로 패턴을 갖는 웨이퍼를 칩 형태로 절단하고, 절단된 반도체 칩의 제1 영역에 상기 제1 언더필링층을 형성한 후, 상기 반도체 칩의 제2 영역에 상기 도전성 범프를 형성하여 상기 반도체 칩을 마련할 수 있다.
본 발명의 다른 실시예에 따르면, 상기 제2 언더필링층은 상기 제1 언더필링층의 하부와 상기 기판 사이까지 연장되어 개재되도록 상기 반도체 칩과 상기 기판을 본딩할 수 있다.
본 발명의 다른 실시예에 따르면, 상기 제1 언더필링층은 제1 강도를 가지고, 상기 제2 언더필링층은 상기 제1 강도보다 큰 제2 강도를 가질 수 있다. 상기 제1 강도는 1GPa 미만이며, 상기 제2 강도는 1GPa을 초과할 수 있다.
본 발명의 다른 실시예에 따르면, 상기 제1 언더필링층은 제1 유리전이온도를 가지고, 상기 제2 언더필링층은 상기 제1 유리전이온도보다 높은 제2 유리전이온도를 가질 수 있다. 상기 제1 유리전이온도는 120℃ 미만이며, 상기 제2 유리전이온도는 120℃를 초과할 수 있다.
본 발명의 다른 실시예에 따르면, 상기 제1 언더필링층 및 제2 언더필링층은 각각 에폭시, 열가소성 물질, 열경화성 물질, 폴리이미드, 폴리우레탄 및 중합성 물질로 이루어진 군에서 선택된 어느 하나일 수 있다.
본 발명의 다른 실시예에 따르면, 상기 제1 영역은 셀 영역이며, 상기 제2 영역은 페리 영역일 수 있다.
이와 같이 구성된 본 발명에 따르면, 상기 도전성 범프와 인접한 부분에는 고강도의 제2 언더필링층을 형성하고, 나머지 부분에는 저강도의 제1 언더필링층을 형성한다. 따라서, 상기 도전성 범프 및 반도체 칩을 보호할 수 있으므로 상기 플립칩 어셈블리의 신뢰성을 향상시킬 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 따른 플립 칩 어셈블리 및 플립 칩 어셈블리 제조 방법에 대해 상세히 설명한다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면 서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않 는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1은 본 발명의 실시예들에 따른 플립칩 어셈블리를 설명하기 위한 단면도이다.
도 1을 참조하면, 플립칩 어셈블리(100)는 반도체 칩(110), 제1 언더필링 층(120), 도전성 범프(130), 기판(140) 및 제2 언더필링층(150)을 포함한다.
상기 반도체 칩(110)은 불활성 영역인 제1 영역(110a)과 활성 영역인 제2 영역(110b)으로 구분된다. 상기 제1 영역(110a)의 예로는 셀 영역을 들 수 있고, 상기 제2 영역(110b)의 예로는 페리 영역을 들 수 있다. 다수의 칩 패드(112)들은 상기 반도체 칩(110)의 하부면 중 상기 제2 영역(110b)에 구비된다.
상기 기판(140)은 상기 반도체 칩(110)의 하부에 구비되며, 상기 반도체 칩(110)이 실장되는 대상물이다. 상기 기판(140)에는 다수의 기판 패드(142)가 구비된다. 상기 기판 패드(142)들은 상기 칩 패드(112)와 대응하도록 위치한다.
상기 도전성 범프(130)는 다수 구비되며, 상기 칩 패드(112)들과 상기 기판 패드(142)들을 각각 전기적으로 연결한다. 상기 도전성 범프(130)들은 상기 제2 영역(110b)에 구비된다.
상기 제1 언더필링층(120)은 상기 제1 영역(110a)에서 상기 반도체 칩(110)과 상기 기판(140) 사이에 개재된다. 상기 제1 언더필링층(120)은 반도체 칩(110)의 제1 영역(110a)을 커버한다. 상기 제1 언더필링층(120)은 제1 물성을 갖는다. 일예로, 상기 제1 언더필링층(120)은 저강도인 제1 강도(modulus)를 갖는다. 상기 제1 강도는 1GPa 미만일 수 있다. 다른 예로, 상기 제1 언더필링층(120)은 낮은 제 1 유리전이온도(glass transition Temperature)를 갖는다. 상기 제1 유리전이온도는 약 120℃미만일 수 있다. 상기 제1 언더필링층(120)은 외력 또는 온도 변화에 따른 응력을 흡수한다. 그러므로, 상기 외력 또는 응력에 의한 상기 반도체 칩(110)의 크랙 발생 또는 상기 제1 영역(110b)의 반도체 칩(110)에 포함된 저유전막의 손상을 방지할 수 있다.
상기 제2 언더필링층(150)은 상기 제2 영역(110b)에서 상기 반도체 칩(110)과 상기 기판(140) 사이에 개재된다. 상기 제2 언더필링층(150)은 상기 도전성 범프(130)를 둘러싼다. 상기 제2 언더필링층(150)은 상기 제1 물성과 다른 제2 물성을 갖는다. 일예로, 상기 제2 언더필링층(150)은 고강도인 제2 강도를 갖는다. 상기 제2 강도는 1GPa을 초과할 수 있다. 다른 예로, 상기 제2 언더필링층(150)은 높은 제2 유리전이온도를 갖는다. 상기 제2 유리전이온도는 약 120℃를 초과할 수 있다. 상기 제2 언더필링층(150)은 상기 도전성 범프(130)를 지지하므로 상기 외력 또는 상기 응력으로부터 상기 도전성 범프(130)를 보호한다. 그러므로, 상기 제2 언더필링층(150)은 상기 외력 또는 상기 응력에 의해 상기 도전성 범프(130)가 끊김 및 크랙 발생을 방지한다.
상기 제1 언더필링층(120) 및 제2 언더필링층(150)은 각각 에폭시(epoxy), 열가소성 물질(thermoplastic material), 열경화성 물질(thermoset material), 폴리이미드(polyimide), 폴리우레탄(polyurethane), 중합성 물질(polymeric material) 중 어느 하나로 이루어질 수 있다.
일예로, 상기 제1 언더필링층(120) 및 제2 언더필링층(150)은 서로 다른 강 도를 갖는 동일 물질로 이루어질 수 있다. 예를 들면, 상기 에폭시 수지는 실리카 함유량이 높을수록 강도가 커진다. 그러므로, 상기 제1 언더필링층(120)은 제1 함유량의 실리카를 포함하는 에폭시 수지로 이루어지며, 상기 제2 언더필링층(150)은 제1 함유량보다 많은 제2 함유량의 실리카를 포함하는 에폭시 수지로 이루어진다. 다른 예로, 상기 제1 언더필링층(120) 및 제2 언더필링층(150)은 서로 다른 강도를 갖는 다른 물질로 이루어질 수 있다.
상기 플립칩 어셈블리(100)는 상기 도전성 범프(130)와 인접한 부분에는 고강도의 제2 언더필링층(150)을 형성하고, 나머지 부분에는 저강도의 제1 언더필링층(120)을 형성한다. 따라서, 이중의 언더필링층(120, 150)을 이용하여 상기 도전성 범프(130) 및 반도체 칩(110)을 모두 보호할 수 있으므로 상기 플립칩 어셈블리의 신뢰성을 향상시킬 수 있다.
도 2는 본 발명의 다른 실시예들에 따른 플립칩 어셈블리를 설명하기 위한 단면도이다.
도 2를 참조하면, 플립칩 어셈블리(200)는 반도체 칩(210), 제1 언더필링층(220), 도전성 범프(230), 기판(240) 및 제2 언더필링층(250)을 포함한다.
상기 플립칩 어셈블리(200)는 상기 제2 언더필링층(250)이 상기 제1 언더핑링층(220)과 상기 기판(140) 사이까지 연장되어 개재되는 것을 제외하고는 도 1에 도시된 플립칩 어셈블리(100)와 실질적으로 동일하다.
상기 플립칩 어셈블리(200)는 이중의 언더필링층(220, 250)을 이용하여 상기 도전성 범프(230) 및 반도체 칩(210)을 모두 보호할 수 있으므로 상기 플립칩 어셈 블리의 신뢰성을 향상시킬 수 있다. 또한, 상기 제2 언더필링층(250)이 상기 제1 언더필링층(220)과 상기 기판(140) 사이까지 연장되므로, 상기 제2 언더필링층(250)은 상기 제1 언더필링층(220)을 상기 기판(140)의 접합하는 역할을 수행한다.
도 3 내지 도 5는 본 발명의 플립칩 어셈블리 제조 방법을 설명하기 위한 단면도들이다.
도 3을 참조하면, 불활성 영역인 제1 영역(110a)에 제1 언더필링층(120)을 가지며, 상기 제1 영역(110a)을 제외한 활성 영역인 제2 영역(110b)에 칩 패드(112)와 연결되는 도전성 범프(130)를 갖는 반도체 칩(110)을 마련한다. 상기 제1 영역(110a)의 예로는 셀 영역을 들 수 있고, 상기 제2 영역(110b)의 예로는 페리 영역을 들 수 있다.
일예로, 반복된 회로 패턴을 갖는 웨이퍼(미도시)의 제1 영역(110a)에 상기 제1 언더필링층(120)을 형성한다. 상기 웨이퍼의 제2 영역(110b)의 상기 칩 패드(112) 상에 상기 도전성 범프(130)를 형성한다. 이후, 상기 웨이퍼를 칩 형태로 절단하여 상기 반도체 칩(110)을 마련한다.
다른 예로, 회로 패턴을 갖는 웨이퍼(미도시)를 칩 형태로 절단한다. 절단된 반도체 칩의 제1 영역(110a)에 상기 제1 언더필링층(120)을 형성한다. 상기 반도체 칩의 제2 영역(110b)의 상기 칩 패드(112) 상에 상기 도전성 범프(130)를 형성하여 상기 반도체 칩(110)을 마련한다.
상기에서 상기 웨이퍼 또는 상기 반도체 칩 상에 제1 포토레지스트막을 형성 하고 상기 제1 포토레지스트막을 노광 및 현상하여 상기 제1 영역(110a)을 노출시키는 제1 포토레지스트 패턴을 형성한다. 상기 제1 포토레지스트 패턴에 의해 노출된 부분을 채우도록 제1 언더필링 물질을 도포한다. 이후, 상기 제1 포토레지스트 패턴을 제거하여 상기 제1 언더필링층(120)을 형성할 수 있다. 또한, 상기 웨이퍼 또는 상기 반도체 칩 상에 상기 제1 영역(110a)을 노출시키는 마스크를 고정한 상태에서 제1 언더필링 물질을 도포하여 상기 제1 언더필링층(120)을 형성할 수 있다.
한편, 상기 웨이퍼 또는 상기 반도체 칩 상에 상기 제2 영역(110b)의 칩 패드(112)를 노출시키는 마스크를 고정한 상태에서 상기 도전성 물질을 도포하여 상기 도전성 범프(130)를 형성할 수 있다.
상기 제1 언더필링층(120)은 제1 물성을 갖는다. 일예로, 상기 제1 언더필링층(120)은 저강도인 제1 강도를 갖는다. 상기 제1 강도는 1GPa 미만일 수 있다. 다른 예로, 상기 제1 언더필링층(120)은 낮은 제1 유리전이온도를 갖는다. 상기 제1 유리전이온도는 약 120℃미만일 수 있다. 상기 제1 언더필링층(120)은 에폭시, 열가소성 물질, 열경화성 물질, 폴리이미드, 폴리우레탄, 중합성 물질 등을 포함할 수 있다. 상기 제1 언더필링층(120)은 외력 또는 온도 변화에 따른 응력을 흡수한다.
도 4를 참조하면, 기판(140) 상에 제2 언더필링층(150)을 형성한다.
상기 기판(140) 상에 제2 포토레지스트막을 형성하고 상기 제2 포토레지스트막을 노광 및 현상하여 상기 반도체 칩(110)의 제2 영역(110b)에 대응하는 영역을 노출시키는 제2 포토레지스트 패턴을 형성한다. 상기 제2 포토레지스트 패턴에 의해 노출된 부분을 채우도록 제2 언더필링 물질을 도포한다. 이후, 상기 제2 포토레지스트 패턴을 제거하여 상기 제2 언더필링층(150)을 형성할 수 있다. 또한, 상기 기판(140) 상에 상기 반도체 칩(110)의 제2 영역(110b)에 대응하는 영역을 노출시키는 마스크를 고정한 상태에서 상기 제2 언더필링 물질을 도포하여 상기 제2 언더필링층(150)을 형성할 수 있다.
상기 제2 언더필링층(150)은 상기 제1 물성과 다른 제2 물성을 갖는다. 일예로, 상기 제2 언더필링층(150)은 고강도인 제2 강도를 갖는다. 상기 제2 강도는 1GPa을 초과할 수 있다. 다른 예로, 상기 제2 언더필링층(150)은 높은 제2 유리전이온도를 갖는다. 상기 제2 유리전이온도는 약 120℃를 초과할 수 있다. 상기 제2언더필링층(150)은 에폭시, 열가소성 물질, 열경화성 물질, 폴리이미드, 폴리우레탄, 중합성 물질 등을 포함할 수 있다.
도 5를 참조하면, 상기 도전성 범프(130)가 상기 제2 언더필링층(150)을 향하도록 상기 반도체 칩(110)과 상기 기판(140)을 가압하여 본딩한다.
구체적으로, 상기 제1 언더필링층(120)이 형성된 상기 반도체 칩(110)의 면과 상기 제2 언더필링층(150)이 형성된 상기 기판(140)의 면이 마주하도록 상기 반도체 칩(110)과 상기 기판(140)을 위치시킨다. 이때, 상기 도전성 범프(130)는 상기 언더필링층(150) 상에 위치한다. 상기 도전성 범프(130)가 상기 기판 패드(142)와 부착될 수 있도록 상기 반도체 칩(110)을 가열하면서 상기 반도체 칩(110)과 상기 기판(140)을 가압한다. 상기 도전성 범프(130)는 상기 제2 언더필링층(150)을 관통하여 상기 기판 패드(142)와 연결된다. 상기 반도체 칩(110)과 상기 기판(140)을 본딩하여 플립칩 어셈블리(100)를 형성한다. 상기 제2 언더필링층(150)은 상기 반도체 칩(110)의 제2 영역(110b)에만 위치한다.
상기 제1 언더필링층(120)은 상기 외력 또는 응력을 흡수하여 상기 반도체 칩(110)의 크랙 발생 또는 상기 제1 영역(110b)의 반도체 칩(110)에 포함된 저유전막의 손상을 방지할 수 있다. 상기 도전성 범프(130)를 둘러싸는 상기 제2 언더필링층(150)은 상기 외력 또는 상기 응력으로부터 상기 도전성 범프(130)를 보호하여 상기 도전성 범프(130)가 끊김 및 크랙 발생을 방지한다.
도 6은 본 발명의 다른 실시예들에 따른 플립칩 어셈블리 제조 방법을 설명하기 위한 단면도이다.
도 6을 참조하면, 상기 플립칩 어셈블리 제조 방법은 상기 제2 언더필링층(250)이 상기 제1 언더핑링층(220)과 상기 기판(140) 사이까지 연장되어 개재되도록 상기 반도체 칩(110)과 상기 기판(140)을 본딩하는 것을 제외하고는 도 3 내지 도 5에 도시된 플립칩 어셈블리 제조 방법과 실질적으로 동일하다.
상기 제2 언더필링층(250)이 상기 제1 언더필링층(220)과 상기 기판(140) 사이까지 연장되므로, 상기 제1 언더필링층(220)과 상기 기판(140)은 상기 제2 언더필링층(250)에 의해 단단하게 접합된다.
상술한 바와 같이, 본 발명의 실시예에 따르면, 플립칩 어셈블리에서 반도체 칩과 기판을 전기적으로 연결하는 도전성 범프 부위에는 고강도 또는 높은 유리전 이온도를 갖는 언더필링층을 형성하고, 나머지 부위에는 저강도 또는 낮은 유리전이온도를 갖는 언더필링층을 형성한다. 따라서, 외력 또는 온도 변화에 따른 응력으로부터 상기 반도체 칩 및 상기 도전성 범프를 모두 보호할 수 있다. 그러므로, 상기 플립칩 어셈블리의 신뢰성을 향상시킬 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (18)

  1. 반도체 칩;
    상기 반도체 칩의 하부에 구비된 기판;
    상기 반도체 칩의 제1 영역의 하부와 상기 기판 사이에 개재되는 제1 언더필링층;
    상기 제1 영역을 제외한 제2 영역의 하부와 상기 기판 사이 및 상기 제1 언더필링층의 하부와 상기 기판 사이까지 연장되어 개재되는 제2 언더필링층; 및
    상기 제2 언더필링층을 관통하여 구비되며, 상기 반도체 칩과 상기 기판을 전기적으로 연결하는 도전성 범프를 포함하는 것을 특징으로 하는 플립칩 어셈블리.
  2. 삭제
  3. 제1항에 있어서, 상기 제1 언더필링층은 제1 강도(modulus)를 가지고, 상기 제2 언더필링층은 상기 제1 강도보다 큰 제2 강도를 갖는 것을 특징으로 하는 플립칩 어셈블리.
  4. 제3항에 있어서, 상기 제1 강도는 1GPa 미만이며, 상기 제2 강도는 1GPa을 초과하는 것을 특징으로 하는 플립칩 어셈블리.
  5. 제1항에 있어서, 상기 제1 언더필링층은 제1 유리전이온도(glass transition temperature)를 가지고, 상기 제2 언더필링층은 상기 제1 유리전이온도보다 높은 제2 유리전이온도를 갖는 것을 특징으로 하는 플립칩 어셈블리.
  6. 제5항에 있어서, 상기 제1 유리전이온도는 120℃ 미만이며, 상기 제2 유리전이온도는 120℃를 초과하는 것을 특징으로 하는 플립칩 어셈블리.
  7. 제1항에 있어서, 상기 제1 언더필링층 및 제2 언더필링층은 각각 에폭시(epoxy), 열가소성 물질(thermoplastic material), 열경화성 물질(thermoset material), 폴리이미드(polyimide), 폴리우레탄(polyurethane) 및 중합성 물질(polymeric material)으로 이루어진 군에서 선택된 어느 하나인 것을 특징으로 하는 플립칩 어셈블리.
  8. 제1항에 있어서, 상기 제1 영역은 셀 영역이며, 상기 제2 영역은 페리 영역인 것을 특징으로 하는 플립칩 어셈블리.
  9. 제1 영역에 제1 언더필링층을 가지며, 상기 제1 영역을 제외한 제2 영역에 도전성 범프를 갖는 반도체 칩을 마련하는 단계;
    기판 상에 제2 언더필링층을 형성하는 단계:
    상기 도전성 범프가 상기 제2 언더필링층을 향하도록 상기 반도체 칩과 상기 기판을 가압하여 본딩하는 단계를 포함하는 것을 특징으로 하는 플립칩 어셈블리 제조 방법.
  10. 제9항에 있어서, 상기 반도체 칩을 마련하는 단계는,
    회로 패턴을 갖는 웨이퍼의 제1 영역에 상기 제1 언더필링층을 형성하는 단계;
    상기 웨이퍼의 제2 영역에 상기 도전성 범프를 형성하는 단계; 및
    상기 웨이퍼를 칩 형태로 절단하는 단계를 포함하는 것을 특징으로 하는 플립칩 어셈블리 제조 방법.
  11. 제9항에 있어서, 상기 반도체 칩을 마련하는 단계는,
    회로 패턴을 갖는 웨이퍼를 칩 형태로 절단하는 단계;
    절단된 반도체 칩의 제1 영역에 상기 제1 언더필링층을 형성하는 단계; 및
    상기 반도체 칩의 제2 영역에 상기 도전성 범프를 형성하는 단계를 포함하는 것을 특징으로 하는 플립칩 어셈블리 제조 방법.
  12. 제9항에 있어서, 상기 제2 언더필링층은 상기 제1 언더필링층의 하부와 상기 기판 사이까지 연장되어 개재되도록 상기 반도체 칩과 상기 기판을 본딩하는 것을 특징으로 하는 플립칩 어셈블리 제조 방법.
  13. 제9항에 있어서, 상기 제1 언더필링층은 제1 강도를 가지고, 상기 제2 언더필링층은 상기 제1 강도보다 큰 제2 강도를 갖는 것을 특징으로 하는 플립칩 어셈블리 제조 방법.
  14. 제13항에 있어서, 상기 제1 강도는 1GPa 미만이며, 상기 제2 강도는 1GPa을 초과하는 것을 특징으로 하는 플립칩 어셈블리 제조 방법.
  15. 제9항에 있어서, 상기 제1 언더필링층은 제1 유리전이온도를 가지고, 상기 제2 언더필링층은 상기 제1 유리전이온도보다 높은 제2 유리전이온도를 갖는 것을 특징으로 하는 플립칩 어셈블리 제조 방법.
  16. 제15항에 있어서, 상기 제1 유리전이온도는 120℃ 미만이며, 상기 제2 유리전이온도는 120℃를 초과하는 것을 특징으로 하는 플립칩 어셈블리 제조 방법.
  17. 제9항에 있어서, 상기 제1 언더필링층 및 제2 언더필링층은 각각 에폭시, 열가소성 물질, 열경화성 물질, 폴리이미드, 폴리우레탄 및 중합성 물질로 이루어진 군에서 선택된 어느 하나인 것을 특징으로 하는 플립칩 어셈블리 제조 방법.
  18. 제9항에 있어서, 상기 제1 영역은 셀 영역이며, 상기 제2 영역은 페리 영역인 것을 특징으로 하는 플립칩 어셈블리 제조 방법.
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