JP2006120943A - チップ内蔵基板及びその製造方法 - Google Patents

チップ内蔵基板及びその製造方法 Download PDF

Info

Publication number
JP2006120943A
JP2006120943A JP2004308558A JP2004308558A JP2006120943A JP 2006120943 A JP2006120943 A JP 2006120943A JP 2004308558 A JP2004308558 A JP 2004308558A JP 2004308558 A JP2004308558 A JP 2004308558A JP 2006120943 A JP2006120943 A JP 2006120943A
Authority
JP
Japan
Prior art keywords
base material
resin base
chip
substrate
resin
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2004308558A
Other languages
English (en)
Other versions
JP2006120943A5 (ja
Inventor
Koji Yamano
孝治 山野
Sunao Arai
直 荒井
Kiyohiro Machida
洋弘 町田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shinko Electric Industries Co Ltd
Original Assignee
Shinko Electric Industries Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shinko Electric Industries Co Ltd filed Critical Shinko Electric Industries Co Ltd
Priority to JP2004308558A priority Critical patent/JP2006120943A/ja
Priority to EP05255576A priority patent/EP1650798A3/en
Priority to TW094131451A priority patent/TW200614900A/zh
Priority to US11/224,821 priority patent/US7312536B2/en
Priority to KR1020050087299A priority patent/KR20060051422A/ko
Priority to CNB2005101315584A priority patent/CN100446225C/zh
Publication of JP2006120943A publication Critical patent/JP2006120943A/ja
Publication of JP2006120943A5 publication Critical patent/JP2006120943A5/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H01L23/293—Organic, e.g. plastic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/20—Structure, shape, material or disposition of high density interconnect preforms
    • H01L2224/21—Structure, shape, material or disposition of high density interconnect preforms of an individual HDI interconnect
    • H01L2224/211—Disposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/24221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/24225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/24226—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the HDI interconnect connecting to the same level of the item at which the semiconductor or solid-state body is mounted, e.g. the item being planar
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/82001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI] involving a temporary auxiliary member not forming part of the bonding apparatus
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83191—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0103—Zinc [Zn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01075—Rhenium [Re]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18162—Exposing the passive side of the semiconductor or solid-state body of a chip with build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping

Abstract

【課題】 本発明は、半導体チップを樹脂基材に内蔵するチップ内蔵基板及びその製造方法に関し、薄型化することができ、他のチップ内蔵基板を搭載すると共に、基板（例えば、マザーボード）に接続することのできるチップ内蔵基板及びその製造方法を提供することを課題とする。
【解決手段】 樹脂に球状のフィラーを樹脂基材３１全体に対して６０〜９０ｗｔ％含有させた樹脂基材３１により半導体チップ３３を内蔵すると共に、樹脂基材３１を貫通する貫通ビア４４と、樹脂基材３１の上面３１ａに形成され、貫通ビア４４と電気的に接続された第１の外部接続端子５３と、樹脂基材３１の下面３１ｂに形成され、貫通ビア４４と電気的に接続された第２の外部接続端子５４とを設けた構成とした。
【選択図】 図２

Description

本発明は、チップ内蔵基板及びその製造方法に係り、特に半導体チップを樹脂基材に内蔵するチップ内蔵基板及びその製造方法に関する。
近年、半導体チップの高密度化が著しく進み、半導体チップのサイズが縮小されている。これに伴い、半導体チップが埋め込まれた基板、いわゆるチップ内蔵基板が提案されている。
図１は、従来のチップ内蔵基板を示した図である。図１に示すように、チップ内蔵基板１０は、大略すると支持板１１と、半導体チップ１３と、樹脂基材１７と、ビア１８と、配線１９と、外部接続端子２０と、ソルダーレジスト２１と、はんだボール２２と、樹脂層２３とを有した構成とされている。半導体チップ１３は、半導体チップ本体１４と、電極パッド１５とを有した構成とされている。
支持板１１は、支持板１１の上面１１ａに設けられた構造体（半導体チップ１３や樹脂基材１７等）を支持するためのものである。支持板１１の上面１１ａには、電極パッド１５が設けられていない側の半導体素子本体１４が接着剤１２により接着されている。樹脂基材１７は、半導体チップ１３を覆うよう支持板１１上に設けられている。ビア１８は、樹脂基材１７に設けられており、電極パッド１５と接続されると共に、樹脂基材１７の面１７ａから露出されている。配線１９は、樹脂基材１７の面１７ａ上に形成されており、ビア１８と外部接続端子２０とに接続されている。
外部接続端子２０は、はんだボール２２を配設するためのものであり、ソルダーレジスト２１により露出されている。ソルダーレジスト２１は、外部接続端子２０を露出させると共に、配線１９を覆うよう樹脂基材１７上に設けられている。ソルダーレジスト２１は、はんだボール２２が配線１９に接続されないように配線を保護するためのものである。はんだボール２２は、外部接続端子２０に設けられている。はんだボール２２は、他のチップ内蔵基板２５等の基板を接続するためのものである。支持板１１の下面１１ｂには、樹脂層２３が形成されている。この樹脂層２３は、支持体１１上に支持された構造体（半導体チップ１３や樹脂基材１７等）が支持板１１と共に反ることを防止するためのものである（例えば、特許文献１参照）。
特開２００１−２１７３８１号公報
しかしながら、従来の樹脂基材１７は、ガラス転移温度付近の温度での弾性率が小さく、かつガラス転移温度よりも低い温度での熱膨張係数が大きいため、上記説明したようにチップ内蔵基板１０が製造された後も、支持板１１上の構造体（半導体チップ１３や樹脂基材１７等）を支持するために支持板１１を残しておく必要があった。また、樹脂基材１７の変形によるチップ内蔵基板１０の反りを抑制するために、支持板１１の下面１１ｂに樹脂層２３を設ける必要があった。このように、支持板１１や樹脂層２３を設ける必要があるため、チップ内蔵基板１０を薄型化することが困難であるという問題があった。また、樹脂基材１７の一方の面には、支持板１１及び樹脂層２３が設けられているため、支持板１１及び樹脂層２３が設けられていない側の樹脂基材１７にしか外部接続端子２０を設けることができないという問題があった。なお、「ガラス転移温度」とは、樹脂の弾性率が急激に低下する温度である。ガラス転移温度で、樹脂の構造は、ガラス構造から、いわばゴム的な構造に転移する。
そこで本発明は、上述した問題点に鑑みなされたものであり、薄型化することができると共に、樹脂基材の両面に外部接続端子を設けて、他のチップ内蔵基板を搭載させ、基板へ接続することを可能とするチップ内蔵基板及びその製造方法を提供することを目的とする。
上記課題を解決するために本発明では、次に述べる各手段を講じたことを特徴とするものである。
請求項１記載の発明では、半導体チップと、該半導体チップを内蔵する樹脂基材と、外部接続端子とを有するチップ内蔵基板において、前記樹脂基材は、樹脂からなり、該樹脂に球状のフィラーを前記樹脂基材全体に対して６０〜９０ｗｔ％含有させたことを特徴とするチップ内蔵基板により、解決できる。
上記発明によれば、樹脂からなり、該樹脂に球状のフィラーを樹脂基材全体に対して６０〜９０ｗｔ％含有させた樹脂基材を用いることで、従来の樹脂基材よりもガラス転移温度付近の温度での弾性率が大きく、かつガラス転移温度よりも低い温度での熱膨張係数が小さくなり、樹脂基材の反りの発生が抑制され、従来のチップ内蔵基板のように支持板や樹脂層を設ける必要がなくなるため、チップ内蔵基板を薄型化することができる。なお、「ガラス転移温度」とは、樹脂の弾性率が急激に低下する温度である。
請求項２記載の発明では、前記樹脂基材は、ガラス転移点付近での弾性率が１ＧＰａ〜３ＧＰａであることを特徴とする請求項１に記載のチップ内蔵基板により、解決できる。
上記発明によれば、樹脂基材のガラス転移点付近での弾性率を従来の樹脂基材よりも大きい１ＧＰａ〜３ＧＰａとすることで、樹脂基材の反りの発生を抑制することができる。
請求項３記載の発明では、前記樹脂基材は、ガラス転移点よりも低い温度での熱膨張係数が１０ｐｐｍ〜１５ｐｐｍであることを特徴とする請求項１または２に記載のチップ内蔵基板により、解決できる。
上記発明によれば、樹脂基材のガラス転移点よりも低い温度での熱膨張係数を従来の樹脂基材よりも小さい１０ｐｐｍ〜１５ｐｐｍとすることで、熱変形を小さくして、熱を受けた際の反りの発生を抑制することができる。
請求項４記載の発明では、前記樹脂基材の両面に前記外部接続端子を設けたことを特徴とする請求項１乃至３のいずれか１項に記載のチップ内蔵基板により、解決できる。
上記発明によれば、チップ内蔵基板に支持板を設ける必要がないため、樹脂基材の両面に外部接続端子を設けることが可能となり、チップ内蔵基板上に他のチップ内蔵基板を搭載させ、他のチップ内蔵基板を搭載したチップ内蔵基板を基板（例えば、マザーボード）に接続することができる。
請求項５記載の発明では、前記半導体チップは、前記外部接続端子と接続される電極パッドを有し、該電極パッドの材料にＡｌを用いた際、前記電極パッドをジンケート処理し、前記電極パッド上にＮｉ層を設けたことを特徴とする請求項１乃至４のいずれか１項に記載のチップ内蔵基板により、解決できる。
上記発明によれば、電極パッドの材料にＡｌを用いた際、電極パッドをジンケート処理することで、電極パッドが再酸化されることが防止され、電極パッド上にＮｉ層を容易に形成することができる。また、Ｎｉ層を、電極パッド上にビアを配設するための開口部を形成する際のストッパー膜として用いることができると共に、電極パッドが損傷することを防止できる。
請求項６記載の発明では、半導体チップと、該半導体チップを内蔵する樹脂基材と、外部接続端子とを有するチップ内蔵基板の製造方法において、支持板上に前記半導体チップを配設する半導体チップ配設工程と、前記半導体チップを覆うよう前記支持板上に前記樹脂基材を配設する樹脂基材配設工程と、前記支持板を除去する支持板除去工程とを備え、前記樹脂基材には、樹脂からなり、該樹脂に球状のフィラーを前記樹脂基材全体に対して６０〜９０ｗｔ％含有させることを特徴とするチップ内蔵基板の製造方法により、解決できる。
上記発明によれば、樹脂からなり、該樹脂に球状のフィラーを樹脂基材全体に対して６０〜９０ｗｔ％含有させた樹脂基材を用いることで、従来の樹脂基材よりもガラス転移温度付近の温度での弾性率が大きく、かつガラス転移温度よりも低い温度での熱膨張係数が小さくなり、樹脂基材の反りの発生が抑制され、従来のチップ内蔵基板のように支持板や樹脂層を設ける必要がなくなるため、チップ内蔵基板を薄型化することができる。
請求項７記載の発明では、前記樹脂基材を貫通する貫通ビアを形成する貫通ビア形成工程と、前記樹脂基材の一方の面に、前記貫通ビアと電気的に接続される第１の外部接続端子を形成する第１の外部接続端子形成工程と、前記樹脂基材の他方の面に、前記貫通ビアと電気的に接続される第２の外部接続端子を形成する第２の外部接続端子形成工程とを設けたことを特徴とする請求項６に記載のチップ内蔵基板の製造方法により、解決できる。
上記発明によれば、樹脂基材の一方の面に、貫通ビアと電気的に接続される第１の外部接続端子と、樹脂基材の他方の面に、貫通ビアと電気的に接続される第２の外部接続端子とを形成して、他のチップ内蔵基板をチップ内蔵基板に搭載させ、他のチップ内蔵基板を搭載したチップ内蔵基板を基板に接続することができる。
本発明によれば、薄型化することができると共に、他のチップ内蔵基板をチップ内蔵基板に搭載させ、他のチップ内蔵基板を搭載したチップ内蔵基板を基板（例えば、マザーボード）に接続することのできるチップ内蔵基板及びその製造方法を提供できる。
次に、図面に基づいて本発明の実施例を説明する。
（実施例）
始めに、図２を参照して、本発明の実施例によるチップ内蔵基板３０について説明する。図２は、本発明の実施例によるチップ内蔵基板の断面図である。チップ内蔵基板３０は、大略すると半導体チップ３３と、樹脂基材３１と、ビア４１と、貫通ビア４４と、配線４６と、ソルダーレジスト４８，６１と、Ｎｉ／Ａｕ層５０，５５と、第１の外部接続端子５３と、第２の外部接続端子５４と、はんだボール５９とを有した構成とされている。
半導体チップ３３は、半導体チップ本体３４と、電極パッド３７とを有した構成とされている。電極パッド３７は、半導体チップ本体３４の一方の側に複数設けられている。電極パッド３７の材料には、例えば、Ａｌを用いることができる。電極パッド３７上には、Ｎｉ層３８が形成されている。電極パッド３７の材料としてＡｌを用いた場合には、電極パッド３７はジンケート処理され、その後、Ｎｉ層３８が形成される。Ｎｉ層３８は、電極パッド３７上にビア４１を配設するための開口部７１（図５参照）を形成する際のストッパー膜である。Ｎｉ層３８の厚さは、例えば、５〜１０μｍとすることができる。また、Ｎｉ層３８を電極パッド３７上に設けることで、開口部７１を形成する際に電極パッド３７が損傷することを防止できる。
ジンケート処理とは、酸化されやすいＡｌの表面に亜鉛めっきを行って、Ａｌが再酸化されることを防止するための処理である。このように、Ａｌからなる電極パッド３７をジンケート処理して、再酸化を防止することで、電極パッド３７上に形成される金属膜（本実施例の場合はＮｉ層３８）との密着性を向上させることができる。
半導体チップ３３は、図２において、半導体チップ本体３４の電極パッド３７が設けられた側が上側となるよう配置されている。また、半導体チップ本体３４の上面（電極パッド３７が設けられた側の面）及び側面と電極パッド３７とは、樹脂基材３１により覆われている。
樹脂基材３１は、半導体チップ３３を内蔵すると共に、チップ内蔵基板３０の基材となるものである。樹脂基材３１は、樹脂からなり、該樹脂に球状のフィラーを樹脂基材３１全体に対して６０〜９０ｗｔ％含有させたものである。球状のフィラーの材料としては、例えば、ＳｉＯ２を用いることができる。球状のフィラーの粒径は、例えば、１〜５μｍ程度とすることができる。なお、球状のフィラーが混合される樹脂には、例えば、エポキシ系樹脂、エポキシ系樹脂とポリアミドイミド（ＰＡＩ）樹脂とを混合した混合樹脂、ポリアミドイミド（ＰＡＩ）樹脂等を用いることができる。
このように、樹脂に球状のフィラーを樹脂基材３１全体に対して６０〜９０ｗｔ％含有させた樹脂基材３１を用いることで、従来の樹脂基材１７よりもガラス転移温度付近の温度での弾性率が大きく、かつガラス転移温度よりも低い温度での熱膨張係数が小さくなり、樹脂基材３１に反りが発生することが抑制され、従来のチップ内蔵基板１０のように支持板１１や樹脂層２３を設ける必要がなくなるため、チップ内蔵基板３０を薄型化することができる。また、球状のフィラーを樹脂に高充填するため、樹脂基材３１の流動性及び硬化後の表面平滑性が向上し、半導体チップ３３と樹脂基材３１との隙間がなくなり、樹脂基材３１により半導体チップ３３を精度良く埋め込むことができる。さらに、レーザやエッチング等により、ビア４１を形成するための開口部７１（図５参照）や貫通ビア４４を形成するための貫通孔７２（図５参照）を樹脂基材３１に形成する際、開口部７１及び貫通孔７２の加工精度を向上させることができる。
樹脂基材３１のガラス転移点付近での弾性率を１ＧＰａ〜３ＧＰａ（従来の樹脂基材１７のガラス転移点付近での弾性率は、１ＧＰａ未満）とすることにより、外力を受けた際、チップ内蔵基板３０が変形（反りを含む）することを抑制できる。
樹脂基材３１のガラス転移温度よりも低い温度での熱膨張係数を１０ｐｐｍ〜１５ｐｐｍ（従来の樹脂基材１７のガラス転移温度よりも低い温度での熱膨張係数は１００ｐｐｍ程度で、Ｘ軸，Ｙ軸，Ｚ軸方向におけるばらつき有り）とすることにより、チップ内蔵基板３０の製造工程において、熱処理を受けた際、製造中のチップ内蔵基板３０の熱変形（熱による反りも含む）を抑制することができる。また、樹脂基材３１は、従来の樹脂基材１７と比較して、Ｘ軸，Ｙ軸，Ｚ軸方向における熱膨張係数のばらつきを小さくすることができる。なお、ｐｐｍは、parts per millionの略である。
本実施例では、樹脂としてエポキシ系樹脂、球状のフィラーの材料としてＳｉＯ２を用い、樹脂基材３１全体に対して８５ｗｔ％のＳｉＯ２の球状のフィラーをエポキシ系樹脂に含有させた樹脂基材３１を用いて、弾性率及び熱膨張係数の評価を行った。その結果、弾性率が２ＧＰａ（測定時の温度は２３０℃）、熱膨張係数が１２ｐｐｍという結果が得られた。なお、上記弾性率の測定には、動的粘弾性測定装置（ＤＭＡ）を用い、熱膨張係数の測定（測定時の温度は２１０℃）には、熱機械分析装置（ＴＭＡ）を用いた。また、上記評価に用いた樹脂基材３１のガラス転移温度は、２１５℃であり、この場合、請求項に記載の「ガラス転移点付近」は、２００〜２１５℃であり、請求項に記載の「ガラス転移点よりも低い温度」は、２１５℃以下の温度である。
上記評価結果から、本実施例の樹脂基材３１を用いることにより、ガラス転移温度付近の温度での弾性率を従来の樹脂基材１７よりも大きくでき、かつガラス転移温度よりも低い温度での熱膨張係数を従来の樹脂基材１７よりも小さくできることが確認できた。
ビア４１は、樹脂基材３１に設けられており、シード層４３とＣｕ膜４２とを有した構成されている。シード層４３には、例えば、無電解めっき法又はＣＶＤ法により形成されたＣｕ膜を用いることができる。また、Ｃｕ膜４２は、例えば、電解めっき法により形成することができる。ビア４１は、一方の端部において、Ｎｉ層３８を介して、電極パッド３７と電気的に接続されており、他方の端部において、配線４６と接続されている。
貫通ビア４４は、樹脂基材３１を貫通するよう設けられており、シード層４３とＣｕ膜４２とを有した構成されている。樹脂基材３１の上面３１ａに露出された貫通ビア４４の端部は、配線４６と接続されている。
配線４６は、第１の外部接続端子５３を介してビア４１と貫通ビア４４との間を接続するためのものである。第１の外部接続端子５３は、配線４６を介して、ビア４１及び貫通ビア４４と電気的に接続されている。第１の外部接続端子５３は、配線４６と一体的に形成されており、例えば、Ｃｕ膜により構成することができる。
ソルダーレジスト４８は、第１の外部接続端子５３を露出する開口部４９を有しており、樹脂基材３１の上面３１ａ及び配線４６を覆うように設けられている。ソルダーレジスト４８は、配線４６を保護するためのものである。
Ｎｉ／Ａｕ層５０は、第１の外部接続端子５３上に設けられており、Ｎｉ層５１とＡｕ層５２とから構成されている。Ｎｉ／Ａｕ層５０は、第１の外部接続端子５３に含まれるＣｕが拡散することを防止すると共に、はんだボール（図示せず）との密着性を向上させるためのものである。Ｎｉ／Ａｕ層５０には、他のチップ内臓基板１００が接続される。Ｎｉ層５１の厚さは、例えば、３μｍとすることができ、Ａｕ層５２の厚さは、例えば、０．１μｍとすることができる。また、Ａｕ層５２及びＮｉ層５１は、例えば、無電解めっき法により形成することができる。
先に説明したように、本実施例のチップ内蔵基板３０では、樹脂に球状のフィラーを高充填させ、ガラス転移温度付近の温度での弾性率が大きく、かつガラス転移温度よりも低い温度での熱膨張係数が小さい樹脂基材３１を用いているため、半導体チップ３３を内蔵する樹脂基材３１を支持する支持板（図示せず）をチップ内蔵基板３０に設ける必要がない。そのため、図２に示すように、樹脂基材３１の下面３１ｂに露出された側の貫通ビア４４の端部は、はんだボール５９が接続可能な状態とされている。この樹脂基材３１の下面３１ｂに露出された側の貫通ビア４４の端部が、第２の外部接続端子５４である。第２の外部接続端子５４は、はんだボール５９を介して、マザーボード等の基板と接続されるものである。
このように、チップ内蔵基板３０には、樹脂基材３１の上面３１ａ（樹脂基材３１の一方の面）に第１の外部接続端子５３と、樹脂基材３１の下面３１ｂ（樹脂基材３１の他方の面））に第２の外部接続端子５４とが設けられているため、チップ内蔵基板３０上に他のチップ内蔵基板１００を搭載し、他のチップ内蔵基板１００を搭載したチップ内蔵基板３０を基板（例えば、マザーボード等の基板）に接続することができる。
ソルダーレジスト６１は、第２の外部接続端子５４を露出する開口部５８を有しており、樹脂基材３１の下面３１ｂ及び半導体チップ３３の下端部を覆うように設けられている。Ｎｉ／Ａｕ層５５は、第２の外部接続端子５４に設けられており、Ｎｉ層５６とＡｕ層５７とから構成されている。Ｎｉ／Ａｕ層５５は、第２の外部接続端子５４に含まれるＣｕがはんだボール５９に拡散することを防止すると共に、はんだボール５９との密着性を向上させるためのものである。はんだボール５９は、Ａｕ層５７と接続される。Ｎｉ層５６の厚さは、例えば、３μｍとすることができ、Ａｕ層５７の厚さは、例えば、０．１μｍとすることができる。また、Ｎｉ層５６及びＡｕ層５７は、例えば、無電解めっき法により形成することができる。
以上、説明したように、樹脂に球状のフィラーを樹脂基材３１全体に対して６０〜９０ｗｔ％含有させた樹脂基材３１を用いることで、従来の樹脂基材１７よりもガラス転移温度付近の温度での弾性率を大きく、かつガラス転移温度よりも低い温度での熱膨張係数を小さくして、チップ内蔵基板３０を薄型化することができる。また、樹脂基材３１の上面３１ａに第１の外部接続端子５３と、樹脂基材３１の下面３１ｂに第２の外部接続端子５３とを設けて、チップ内蔵基板３０上に他のチップ内蔵基板１００を搭載し、他のチップ内蔵基板１００が搭載されたチップ内蔵基板３０を基板（例えば、マザーボード等の基板）に接続することができる。
次に、図３乃至図１８を参照して、本実施例のチップ内蔵基板３０の製造方法について説明する。図３乃至図１８は、本実施例のチップ内蔵基板の製造工程を示した図である。
始めに、図３に示すように、ジンケート法による前処理（ジンケート処理）が行われた電極パッド３７（材料はＡｌ）上にＮｉ層３８を形成する。このように、Ａｌからなる電極パッド３７をジンケート処理して、再酸化を防止することで、電極パッド３７上に形成される金属膜（本実施例の場合はＮｉ層３８）との密着性を向上させることができる。Ｎｉ層３８は、レーザ加工によりビア４１を配設するための開口部７１（図５参照）を樹脂基材３１に形成する際のストッパー膜である。
その後、電極パッド３７が設けられていない側の半導体チップ本体３４に接着剤６５を塗布して、銅箔６７が設けられた支持板６６上に半導体チップ３３を接着させる（半導体チップ配設工程）。銅箔６７は、貫通ビア４４が配設される貫通孔７２（図５参照）を形成する際のストッパー膜である。
次に、図４に示すように、エポキシ系樹脂にＳｉＯ２の球状のフィラーを樹脂基材３１全体に対して６０〜９０ｗｔ％含有させたフィルム状の樹脂基材３１により、支持板６６上に配設された半導体チップ３３と銅箔６７とを覆うようラミネートし、必要に応じて、押圧、加熱して、樹脂基材３１を硬化させる（樹脂基材配設工程）。樹脂基材３１の厚さＭ１は、例えば、７０μｍとすることができる。
続いて、図５に示すように、レーザ加工により樹脂基材３１を貫通する貫通孔７２と、Ｎｉ層３８を露出させる開口部７１とを形成する。開口部７１は、ビア４１を配設するためのものである。貫通孔７２は、貫通ビア４４を配設するためのものである。開口部７１の開口径は、例えば、５０μｍとすることができる。また、貫通ビア４４の直径は、例えば、１００μｍとすることができる。なお、銅箔６７とＮｉ層３８とは、レーザ加工により開口部７１と貫通孔７２とを形成する際のストッパー膜として用いる。
次に、図６に示すように、開口部７１、貫通孔７２、及び樹脂基材３１の上面３１ａにシード層４３を形成する。シード層４３には、例えば、無電解めっき法又はＣＶＤ法により形成されたＣｕ膜（厚さは１〜２μｍ程度）を用いることができる。
次に、図７に示すように、シード層４３を給電層として、電解めっき法により開口部７１及び貫通孔７２にＣｕ膜４２を充填する。この際、電解めっき法を２回に分けて行う。このように、電解めっきを２回に分けて行うことで、開口部７１及び貫通孔７２に埋め込まれるＣｕ膜４２にボイド（埋め込み不良）が発生することを防止することができる。
続いて、図８に示すように、バフ研磨装置又はＣＭＰ装置により樹脂基材３１上のＣｕ膜４２が平坦になるよう研磨を行う。これにより、開口部７１にシード層４３とＣｕ膜４２からなるビア４１と、貫通孔７２にシード層４３とＣｕ膜４２からなる貫通ビア４４とが形成される（貫通ビア形成工程）。
次に、図９に示すように、図８に示した構造体上に、開口部７５を有したドライフィルムレジスト７４を設ける。開口部７５は、配線４６が形成される領域４６Ａと、第１の外部接続端子５３が形成される領域５３Ａとを露出する開口部である。続いて、電解めっき法により開口部７５にめっき膜を成長させて、ビア４１及び貫通ビア４４に接続された配線４６と、配線４６と一体的に形成された第１の外部接続端子５３とを形成する（第１の外部接続端子形成工程）。その後、ドライフィルムレジスト７４はレジスト剥離処理により除去される。
次に、図１０に示すように、第１の外部接続端子５３を露出する開口部７８を有したドライフィルムレジスト７７をシード層４３上に配線４６を覆うように設ける。続いて、図１１に示すように、開口部７８に露出された第１の外部接続端子５３上に、電解めっき法を用いて、Ｎｉ層５１と、Ａｕ層５２とを順次形成して、Ｎｉ／Ａｕ層５０を設ける。ドライフィルムレジスト７７は、Ｎｉ／Ａｕ層５０を形成後にレジスト剥離処理により除去される。
次に、図１２に示すように、配線４６及びＮｉ／Ａｕ層５０を覆うようにドライフィルムレジスト８１を設ける。続いて、図１３に示すように、樹脂基材３１の上面３１ａに形成されたシード層４３をエッチングにより除去して、樹脂基材３１の上面３１ａを露出させる。ドライフィルムレジスト８１は、シード層４３の除去後にレジスト剥離処理により除去される。
次に、図１４に示すように、Ｎｉ／Ａｕ層５０を露出させる開口部４９を有したソルダーレジスト４８を配線４６及び樹脂基材３１上に形成する。続いて、図１５に示すように、支持板６６の除去処理を行う（支持板除去工程）。支持板６６は、例えば、バフ研磨により除去することができる。次に、図１６に示すように、銅箔６７の除去処理を行う。これにより、第２の外部接続端子５４と樹脂基材３１の下面３１ｂとが露出される（第２の外部接続端子形成工程）。銅箔６７は、例えば、ＣＭＰ装置を用いて銅箔６７を研磨することで除去することができる。
次に、図１７に示すように、第２の外部接続端子５４を露出する開口部５８を有したソルダーレジスト６１を形成する。続いて、無電解めっき法を用いて、第２の外部接続端子５４にＮｉ層５６と、Ａｕ層５７とを順次積層させて、Ｎｉ／Ａｕ層５５を形成する。
その後、図１８に示すように、Ａｕ層５７にはんだボール５９を配設することで、チップ内蔵基板３０が製造される。なお、本実施例のチップ内蔵基板３０においては、はんだボール５９及びソルダーレジスト６１を設けた構成としたが、はんだボール５９及びソルダーレジスト６１は必要に応じて設ければ良い。
上記説明したように、樹脂に球状のフィラーを樹脂基材３１全体に対して６０〜９０ｗｔ％含有させた樹脂基材３１を用いてチップ内蔵基板３０を製造することにより、従来の樹脂基材１７よりもガラス転移温度付近の温度での弾性率を大きく、かつガラス転移温度よりも低い温度での熱膨張係数を小さくすることができ、これにより、支持板６６を設ける必要や支持板６６に樹脂層を設ける必要がなくなるため、支持板６６を除去してチップ内蔵基板３０を薄型化することができる。また、支持板６６を設ける必要がなくなるため、樹脂基材３１の両面３１ａ，３１ｂに外部接続端子（第１及び第２の外部接続端子５３，５４）を設けることが可能となり、チップ内蔵基板３０上に他のチップ内蔵基板１００を搭載して、他のチップ内蔵基板１００が搭載されたチップ内蔵基板３０を基板（例えば、マザーボード等の基板）へ接続することができる。
以上、本発明の好ましい実施例について詳述したが、本発明はかかる特定の実施形態に限定されるものではなく、特許請求の範囲内に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。なお、開口部７１及び貫通孔７２は、エッチングにより形成しても良い。
本発明によれば、薄型化することができると共に、樹脂基材の両面に外部接続端子を設けて、従来よりも多くの基板（例えば、マザーボード）を接続することのできるチップ内蔵基板及びその製造方法に適用できる。
従来のチップ内蔵基板を示した図である。 本発明の実施例によるチップ内蔵基板の断面図である。 本実施例のチップ内蔵基板の製造工程を示した図（その１）である。 本実施例のチップ内蔵基板の製造工程を示した図（その２）である。 本実施例のチップ内蔵基板の製造工程を示した図（その３）である。 本実施例のチップ内蔵基板の製造工程を示した図（その４）である。 本実施例のチップ内蔵基板の製造工程を示した図（その５）である。 本実施例のチップ内蔵基板の製造工程を示した図（その６）である。 本実施例のチップ内蔵基板の製造工程を示した図（その７）である。 本実施例のチップ内蔵基板の製造工程を示した図（その８）である。 本実施例のチップ内蔵基板の製造工程を示した図（その９）である。 本実施例のチップ内蔵基板の製造工程を示した図（その１０）である。 本実施例のチップ内蔵基板の製造工程を示した図（その１１）である。 本実施例のチップ内蔵基板の製造工程を示した図（その１２）である。 本実施例のチップ内蔵基板の製造工程を示した図（その１３）である。 本実施例のチップ内蔵基板の製造工程を示した図（その１４）である。 本実施例のチップ内蔵基板の製造工程を示した図（その１５）である。 本実施例のチップ内蔵基板の製造工程を示した図（その１６）である。
符号の説明
１０，３０ チップ内蔵基板
１１，６６ 支持板
１１ａ，３１ａ 上面
１１ｂ，３１ｂ 下面
１２，６５ 接着剤
１３，３３ 半導体チップ
１４，３４ 半導体チップ本体
１５，３７ 電極パッド
１７，３１ 樹脂基材
１７ａ 面
１８，４１ ビア
１９，４６ 配線
２０ 外部接続端子
２１，４８，６８ ソルダーレジスト
２２，５９ はんだボール
２３ 樹脂層
２５，１００ 他のチップ内蔵基板
３８ Ｎｉ層
４２ Ｃｕ膜
４３ シード層
４４ 貫通ビア
４６Ａ，５３Ａ 領域
４９，５８，７１，７５，７８ 開口部
５０，５５ Ｎｉ／Ａｕ層
５１，５６ Ｎｉ層
５２，５７ Ａｕ層
５３ 第１の外部接続端子
５４ 第２の外部接続端子
６７ 銅箔
７２ 貫通孔
７４，７７，８１ ドライフィルムレジスト
Ｍ１ 厚さ

Claims (7)

  1. 半導体チップと、
    該半導体チップを内蔵する樹脂基材と、
    外部接続端子とを有するチップ内蔵基板において、
    前記樹脂基材は、樹脂からなり、該樹脂に球状のフィラーを前記樹脂基材全体に対して６０〜９０ｗｔ％含有させたことを特徴とするチップ内蔵基板。
  2. 前記樹脂基材は、ガラス転移温度付近の温度での弾性率が１ＧＰａ〜３ＧＰａであることを特徴とする請求項１に記載のチップ内蔵基板。
  3. 前記樹脂基材は、ガラス転移温度よりも低い温度での熱膨張係数が１０ｐｐｍ〜１５ｐｐｍであることを特徴とする請求項１または２に記載のチップ内蔵基板。
  4. 前記樹脂基材の両面に前記外部接続端子を設けたことを特徴とする請求項１乃至３のいずれか１項に記載のチップ内蔵基板。
  5. 前記半導体チップは、前記外部接続端子と接続される電極パッドを有し、
    該電極パッドの材料にＡｌを用いた際、前記電極パッドをジンケート処理し、前記電極パッド上にＮｉ層を設けたことを特徴とする請求項１乃至４のいずれか１項に記載のチップ内蔵基板。
  6. 半導体チップと、
    該半導体チップを内蔵する樹脂基材と、
    外部接続端子とを有するチップ内蔵基板の製造方法において、
    支持板上に前記半導体チップを配設する半導体チップ配設工程と、
    前記半導体チップを覆うよう前記支持板上に前記樹脂基材を配設する樹脂基材配設工程と、
    前記支持板を除去する支持板除去工程とを備え、
    前記樹脂基材には、樹脂からなり、該樹脂に球状のフィラーを前記樹脂基材全体に対して６０〜９０ｗｔ％含有させることを特徴とするチップ内蔵基板の製造方法。
  7. 前記樹脂基材を貫通する貫通ビアを形成する貫通ビア形成工程と、
    前記樹脂基材の一方の面に、前記貫通ビアと電気的に接続される第１の外部接続端子を形成する第１の外部接続端子形成工程と、
    前記樹脂基材の他方の面に、前記貫通ビアと電気的に接続される第２の外部接続端子を形成する第２の外部接続端子形成工程とを設けたことを特徴とする請求項６に記載のチップ内蔵基板の製造方法。
JP2004308558A 2004-10-22 2004-10-22 チップ内蔵基板及びその製造方法 Pending JP2006120943A (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP2004308558A JP2006120943A (ja) 2004-10-22 2004-10-22 チップ内蔵基板及びその製造方法
EP05255576A EP1650798A3 (en) 2004-10-22 2005-09-12 A substrate having a built-in chip and external connection terminals on both sides and a method for manufacturing the same
TW094131451A TW200614900A (en) 2004-10-22 2005-09-13 A substrate having a built-in chip and external connection terminals on both sides and a method for manufacturing the same
US11/224,821 US7312536B2 (en) 2004-10-22 2005-09-13 Substrate having a built-in chip and external connection terminals on both sides and a method for manufacturing the same
KR1020050087299A KR20060051422A (ko) 2004-10-22 2005-09-20 내장 칩을 갖고 그 양측에 외부 접속 단자를 갖는 기판과그 제조 방법
CNB2005101315584A CN100446225C (zh) 2004-10-22 2005-09-21 具有内装芯片和两侧上的外部连接端子的基板及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2004308558A JP2006120943A (ja) 2004-10-22 2004-10-22 チップ内蔵基板及びその製造方法

Publications (2)

Publication Number Publication Date
JP2006120943A true JP2006120943A (ja) 2006-05-11
JP2006120943A5 JP2006120943A5 (ja) 2007-11-01

Family

ID=35615238

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004308558A Pending JP2006120943A (ja) 2004-10-22 2004-10-22 チップ内蔵基板及びその製造方法

Country Status (6)

Country Link
US (1) US7312536B2 (ja)
EP (1) EP1650798A3 (ja)
JP (1) JP2006120943A (ja)
KR (1) KR20060051422A (ja)
CN (1) CN100446225C (ja)
TW (1) TW200614900A (ja)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008166816A (ja) * 2006-12-30 2008-07-17 Stats Chippac Ltd デュアルモールドマルチチップパッケージシステム
JP2008277639A (ja) * 2007-05-02 2008-11-13 Casio Comput Co Ltd 半導体装置およびその製造方法
JP2010027832A (ja) * 2008-07-18 2010-02-04 Tdk Corp 半導体内蔵モジュール及びその製造方法
WO2011155638A1 (en) * 2010-06-11 2011-12-15 Nec Corporation Method of redistributing functional element
WO2017203622A1 (ja) * 2016-05-25 2017-11-30 日立化成株式会社 封止構造体及びその製造方法、並びに、封止材
WO2019004264A1 (ja) * 2017-06-30 2019-01-03 株式会社村田製作所 電子部品モジュール及びその製造方法

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4428337B2 (ja) * 2005-12-02 2010-03-10 ソニー株式会社 半導体装置の製造方法
KR100770874B1 (ko) 2006-09-07 2007-10-26 삼성전자주식회사 매설된 집적회로를 구비한 다층 인쇄회로기판
KR100823699B1 (ko) * 2006-11-29 2008-04-21 삼성전자주식회사 플립칩 어셈블리 및 그 제조 방법
US9610758B2 (en) * 2007-06-21 2017-04-04 General Electric Company Method of making demountable interconnect structure
US9953910B2 (en) * 2007-06-21 2018-04-24 General Electric Company Demountable interconnect structure
KR100929464B1 (ko) * 2007-12-21 2009-12-02 주식회사 동부하이텍 반도체칩, 이의 제조 방법 및 반도체칩 적층 패키지
US8390083B2 (en) 2009-09-04 2013-03-05 Analog Devices, Inc. System with recessed sensing or processing elements
JP5578962B2 (ja) * 2010-06-24 2014-08-27 新光電気工業株式会社 配線基板
US9407997B2 (en) 2010-10-12 2016-08-02 Invensense, Inc. Microphone package with embedded ASIC
JP2012134270A (ja) * 2010-12-21 2012-07-12 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法
JP2012256675A (ja) * 2011-06-08 2012-12-27 Shinko Electric Ind Co Ltd 配線基板、半導体装置及びその製造方法
US9093416B2 (en) * 2011-11-28 2015-07-28 Infineon Technologies Ag Chip-package and a method for forming a chip-package
WO2013078609A1 (zh) * 2011-11-29 2013-06-06 中国科学院微电子研究所 有源芯片封装基板及制备该基板的方法
CN103137613B (zh) * 2011-11-29 2017-07-14 华进半导体封装先导技术研发中心有限公司 制备有源芯片封装基板的方法
CN104576883B (zh) 2013-10-29 2018-11-16 普因特工程有限公司 芯片安装用阵列基板及其制造方法
WO2015087705A1 (ja) * 2013-12-10 2015-06-18 ソニー株式会社 半導体装置、固体撮像素子、撮像装置および電子機器、並びにそれらの製造方法
US9673171B1 (en) 2014-03-26 2017-06-06 STATS ChipPAC Pte. Ltd. Integrated circuit packaging system with coreless substrate and method of manufacture thereof
DE102014118464A1 (de) * 2014-12-11 2016-06-16 At&S Austria Technologie & Systemtechnik Aktiengesellschaft Leiterplatte mit einem asymmetrischen Schichtenaufbau
DE102014118462A1 (de) 2014-12-11 2016-06-16 At&S Austria Technologie & Systemtechnik Aktiengesellschaft Semiflexible Leiterplatte mit eingebetteter Komponente
JP6430883B2 (ja) * 2015-04-10 2018-11-28 株式会社ジェイデバイス 半導体パッケージ及びその製造方法
US9666558B2 (en) 2015-06-29 2017-05-30 Point Engineering Co., Ltd. Substrate for mounting a chip and chip package using the substrate
US10068853B2 (en) * 2016-05-05 2018-09-04 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated fan-out package and method of fabricating the same

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3965277A (en) * 1972-05-09 1976-06-22 Massachusetts Institute Of Technology Photoformed plated interconnection of embedded integrated circuit chips
JP2580537B2 (ja) * 1994-06-27 1997-02-12 工業技術院長 シリカ球状粒子からなる三次元網状構造体
TW401632B (en) * 1998-03-26 2000-08-11 Fujitsu Ltd Resin molded semiconductor device and method of manufacturing semiconductor package
JP2000228467A (ja) * 1998-12-02 2000-08-15 Toshiba Corp 半導体封止用樹脂組成物及び半導体装置とその製造方法
US6348728B1 (en) 2000-01-28 2002-02-19 Fujitsu Limited Semiconductor device having a plurality of semiconductor elements interconnected by a redistribution layer
US20020110956A1 (en) * 2000-12-19 2002-08-15 Takashi Kumamoto Chip lead frames
TW511405B (en) * 2000-12-27 2002-11-21 Matsushita Electric Ind Co Ltd Device built-in module and manufacturing method thereof
CA2350747C (en) * 2001-06-15 2005-08-16 Ibm Canada Limited-Ibm Canada Limitee Improved transfer molding of integrated circuit packages
JP3910045B2 (ja) * 2001-11-05 2007-04-25 シャープ株式会社 電子部品内装配線板の製造方法
US7154206B2 (en) * 2002-07-31 2006-12-26 Kyocera Corporation Surface acoustic wave device and method for manufacturing same
US7394663B2 (en) * 2003-02-18 2008-07-01 Matsushita Electric Industrial Co., Ltd. Electronic component built-in module and method of manufacturing the same

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008166816A (ja) * 2006-12-30 2008-07-17 Stats Chippac Ltd デュアルモールドマルチチップパッケージシステム
US8558399B2 (en) 2006-12-30 2013-10-15 Stats Chippac Ltd. Dual molded multi-chip package system
JP2008277639A (ja) * 2007-05-02 2008-11-13 Casio Comput Co Ltd 半導体装置およびその製造方法
JP2010027832A (ja) * 2008-07-18 2010-02-04 Tdk Corp 半導体内蔵モジュール及びその製造方法
US8742589B2 (en) 2008-07-18 2014-06-03 Tdk Corporation Semiconductor embedded module and method for producing the same
WO2011155638A1 (en) * 2010-06-11 2011-12-15 Nec Corporation Method of redistributing functional element
WO2017203622A1 (ja) * 2016-05-25 2017-11-30 日立化成株式会社 封止構造体及びその製造方法、並びに、封止材
JPWO2017203622A1 (ja) * 2016-05-25 2019-03-22 日立化成株式会社 封止構造体及びその製造方法、並びに、封止材
WO2019004264A1 (ja) * 2017-06-30 2019-01-03 株式会社村田製作所 電子部品モジュール及びその製造方法
JPWO2019004264A1 (ja) * 2017-06-30 2020-04-23 株式会社村田製作所 電子部品モジュール及びその製造方法
US11039534B2 (en) 2017-06-30 2021-06-15 Murata Manufacturing Co., Ltd. Electronic component module and manufacturing method thereof

Also Published As

Publication number Publication date
US7312536B2 (en) 2007-12-25
CN100446225C (zh) 2008-12-24
US20060087045A1 (en) 2006-04-27
TW200614900A (en) 2006-05-01
KR20060051422A (ko) 2006-05-19
EP1650798A2 (en) 2006-04-26
CN1819160A (zh) 2006-08-16
EP1650798A3 (en) 2009-03-11

Similar Documents

Publication Publication Date Title
JP2006120943A (ja) チップ内蔵基板及びその製造方法
US7370411B2 (en) Wiring board manufacturing method
US8330279B2 (en) Semiconductor device
JP2009049410A (ja) 半導体チップパッケージ、その製造方法及びこれを含む電子素子
JP5617548B2 (ja) 半導体装置の製造方法
JP2006324642A (ja) 半導体装置及びその製造方法
JPWO2006100909A1 (ja) 半導体装置及びその製造方法
JP2002231854A (ja) 半導体装置およびその製造方法
US20080042279A1 (en) Mounting structure of semiconductor device having flux and under fill resin layer and method of mounting semiconductor device
JP2005123291A (ja) 半導体装置の製造方法
JP2008091719A (ja) 半導体装置
TW552691B (en) Method for making an electric circuit device
US20150072474A1 (en) Backside mold process for ultra thin substrate and package on package assembly
JP2009224581A (ja) 素子搭載用基板およびその製造方法、半導体モジュールおよびその製造方法、電極構造、携帯機器
US9397016B2 (en) Flip chip assembly process for ultra thin substrate and package on package assembly
US20080315367A1 (en) Wiring substrate
JP4506168B2 (ja) 半導体装置およびその実装構造
TW201939684A (zh) 半導體裝置
KR20090032225A (ko) 웨이퍼 레벨 칩 스케일 패키지 및 그의 제조방법
JP2006156794A (ja) 半導体装置の接合方法及び接合構造
JP5292848B2 (ja) 部品内蔵基板及びその製造方法
KR100876083B1 (ko) 반도체 칩 패키지 및 이를 포함하는 반도체 패키지
JP5095991B2 (ja) 半導体装置の製造方法
JP4429280B2 (ja) 半導体搭載用配線基板の製造方法、及び半導体装置の製造方法
JP2010040954A (ja) 電子部品の製造方法

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070912

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20070912

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20090818

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090825

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20091001

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20091104