KR100856341B1 - 일체화된 보호막들을 구비하는 반도체 칩 패키지 및 이를형성하는 방법 - Google Patents

일체화된 보호막들을 구비하는 반도체 칩 패키지 및 이를형성하는 방법 Download PDF

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Abstract

소잉 공정에 의해 웨이퍼로부터 개별적으로 분리된 반도체 칩을 실장하고, 패키징하기 위한 방법 및 반도체 패키지가 개시된다. 개별적으로 분리되고, 범프가 형성된 반도체 칩 배면에는 라미네이션 필름이 구비된다. 라미네이션 필름은 리프로우되어 반도체 칩 전체를 덮은 보호막들을 형성한다. 반도체 칩과 인쇄 회로 기판 사이의 이격 공간에 형성된 전면 보호막은 범프와 인쇄 회로 기판의 배선 사이의 전기적 연결을 보호하기 위해 구비된다. 또한, 반도체 칩의 측면 및 배면에는 측면 보호막 및 배면 보호막이 형성된다. 하나의 리플로우 공정에 의해 3개의 보호막들은 반도체 칩 전체를 덮으면서 일체형으로 형성된다.

Description

일체화된 보호막들을 구비하는 반도체 칩 패키지 및 이를 형성하는 방법{Semiconductor Package of having unified Protection Layers and Method of forming the same}
도 1은 종래 기술에 따라 웨이퍼 레벨 패키지를 제조하는 방법을 도시한 플로우 차트이다.
도 2는 종래 기술에 따라 인쇄 회로 기판 상에 실장된 칩 패키지를 도시한 단면도이다.
도 3은 본 발명의 바람직한 실시예에 따라 인쇄 회로 기판 상에 실장된 반도체 패키지를 도시한 단면도이다.
도 4 내지 도 6는 본 발명의 바람직한 실시예에 따라 인쇄 회로 기판 상에 반도체 패키지를 실장하는 방법을 도시한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 웨이퍼 200 : 반도체 칩
220 : 범프 240 : 라미네이션 필름
242 : 고분자 접착층 244 : 고분자 보호층
245 : 배면 보호막 247 : 측면 보호막
249 : 전면 보호막 300 : 인쇄 회로 기판
본 발명은 반도체 장치에 관한 것으로, 더욱 상세하게는 반도체 장치를 실장하는 방법 및 반도체 장치의 실장 구조에 관한 것이다.
통상의 반도체 제조 공정을 거쳐 형성된 웨이퍼는 사용환경에 실장되기 이전에 형성된 반도체 칩이 정상 동작하는 지의 여부를 판단하는 테스트 공정 및 사용환경에 실장 가능한 상태로 반도체 칩을 패키징하는 패키지 공정을 거친다.
종래의 경우, 반도체 패키지의 대부분은 칩의 소정 영역에 형성된 패드와 외부 단자와 접촉되는 리드 핀 사이에 골드 와이어를 통해 와이어링을 하는 방법을 사용하였다.
그러나, 최근에는 실장 환경의 변화 및 패키지의 소형화 요구를 만족시키기 위하여 칩 크기에 근접한 패키지의 개발이 이루어지고 있다. 이러한 요구에 따라 최근에는 플립 칩 타입의 패키지 및 웨이퍼 레벨 패키지가 개발되고 있다.
플립 칩 타입의 패키지는 웨이퍼를 구성하는 다수의 칩을 소잉(sawing) 공정을 통해 분할하기 이전에 웨이퍼 상태에서 각각의 칩의 패드 상에 직접 범프를 형성한다. 상기 범프는 볼 형상을 가지며, 볼 그리드로 지칭되기도 한다.
또한, 웨이퍼 레벨 패키지는 플립 칩 타입의 패키지와 마찬가지로 소잉 공정이 수행되기 이전에 웨이퍼 상태에서 범프를 형성한다. 다만, 웨이퍼 레벨 패키지는 칩의 패드와 다른 위치에 범프를 형성한다는 차이를 가진다. 만일 칩의 패드들 사이의 간격이 좁은 경우, 플립 칩 타입으로 범프를 패드 상에 형성하면 패드들 사이의 좁은 간격으로 인해 인접한 범프들 사이가 전기적으로 도통되는 현상이 발생될 수 있으며, 실장 환경에서 예상치 못한 문제점을 일으킨다. 따라서, 웨이퍼 레벨 패키지에서는 패드에 도전성 라인을 연결하고, 도전성 라인은 칩의 소정의 영역에서 범프와 연결되는 구조를 가진다.
도 1은 종래 기술에 따라 웨이퍼 레벨 패키지를 제조하는 방법을 도시한 플로우 차트이다.
도 1을 참조하면, 먼저 통상의 제조 공정에 따라 웨이퍼 상에 반도체 칩을 형성한다(S10). 상술한 바와 같이 다수의 반도체 칩들은 규칙적으로 웨이퍼 상에 배열된다. 또한, 각각의 칩은 노출된 패드 및 칩의 각 기능 블록들을 보호하기 위한 패시베이션 막이 구비된다.
계속해서, 패시베이션 막 상부에 보호막을 형성하고, 보호막 표면상에 금속 배선이 형성된다(S20). 상기 금속 배선은 칩 상에 구비된 패드와 전기적으로 연결된다.
이어서, 금속 배선 상에 범프를 형성한다(S30). 상기 범프는 대략 볼의 형상을 가지며, 와이어 본더를 이용하거나, 디스펜싱을 이용하거나, 솔더 페이스트를 이용하거나 솔더 증착 등의 다양한 방법을 통해 형성될 수 있다.
웨이퍼 상에 다수의 범프들이 형성되면, 각각의 칩의 정상 동작 여부를 판단하기 위한 테스트가 수행된다(S40). 테스트를 수행하기 위해 탐침은 각각의 패드에 접촉된다. 패드에 접촉된 탐침을 통해 테스트 신호가 인가되고, 출력 패드에 연결 된 탐침을 통해 칩의 정상 동작 여부는 판단된다.
이어서, 소잉(sawing)을 통해 웨이퍼 상의 칩들은 서로 분리된다(S50). 즉, 웨이퍼 내에 인접한 칩들 사이에 구비된 스크라이빙 라인(scribing line)을 따라 각각의 칩들은 분리된다.
분리된 칩들은 인쇄 회로 기판 상에 실장된다(S50). 칩 패키지를 인쇄 회로 기판 상에 실장하는 방법은 실장되는 환경에 따라 다양하게 구비된다. 대부분의 경우, 패키지에 구비된 볼과 인쇄 회로 기판 사이의 접점에 의해 형성되는 내부 공간은 절연물 등으로 충진된다. 통상, 이러한 절연물로 충진하는 과정을 언더 필(under fill)이라 지칭한다.
도 2는 종래 기술에 따라 인쇄 회로 기판 상에 실장된 칩 패키지를 도시한 단면도이다.
도 2를 참조하면, 반도체 칩(20)은 인쇄 회로 기판(10) 상에 실장된다. 또한, 상기 반도체 칩(20)의 표면에는 다수의 범프들(30)이 구비된다. 상기 범프들(30)은 인쇄 회로 기판(10) 상에 형성된 소정의 패턴들과 전기적으로 연결된다. 또한, 범프들(30)과 인쇄 회로 기판(10) 사이의 연결에 의해 형성된 인쇄 회로 기판(10)과 반도체 칩(20) 사이의 이격 공간은 절연물(30)로 충진된다. 상기 이격 공간에 절연물(30)을 충진하는 과정을 언더 필이라 한다.
언더 필을 수행하는 것은 범프(30)와 인쇄 회로 기판(10) 사이의 접점을 유지하고, 외부 환경으로부터 전기적 연결을 유지하기 위한 것이다. 이러한 언더 필 기술은 인쇄 회로 기판(10)과 범프(30) 사이의 열 기계적(Thermo-mechanical) 피로 수명에 대한 소정의 해결책을 제공한다. 즉, 인쇄 회로 기판(10)과 범프(30)의 열팽창 계수의 차이를 극복할 수 있는 고분자 절연 물질이 언더 필 재료로 사용된다. 통상의 경우, 에폭시와 같은 접착역이 우수한 고분자 재료에 SiO2 입자를 충진하는 고분자 복합 재료가 사용된다. 또한, 상기 언더 필 기술은 인쇄 회로 기판(10)의 배선 상에 범프(30)를 가지는 반도체 칩(20)을 배치하고, 범프(30)를 녹이는 리플로우 공정 이후에 실시된다. 즉, 일차적으로 범프(30)와 인쇄 회로 기판(10)의 배선이 기계적으로 결합된 상태에서 열 기계적 변형을 최소화하기 위해 이격 공간에 절연물(40)을 충진하는 것이다.
그러나, 상술한 언더 필 기술을 사용하더라도, 칩의 배면은 외부환경에 노출되는 문제점이 있다. 특히, 1980년도 후반부터 단위칩의 면적이 증가하고, 매우 협소한 실장 환경에 단위칩들이 실장되므로, 면적이 증가한 단위칩들은 실장후에도 외부의 기계적 충격에 쉽게 노출되는 경향이 있다. 이러한 외부환경의 요인에 의해 단결정 실리콘 구조를 가지는 반도체 칩은 모서리부분 또는 외곽 영역에서부터 선결함 또는 면결함이 발생되기도 한다. 또한, 지속적이거나 불규칙적으로 인가되는 외력에 의해 반도체 칩에 형성된 결함들은 사용환경에서 진행성 불량으로 나타나기도 한다.
상기와 같은 문제점을 해결하기 위한 본 발명의 제1 목적은 보호막들이 반도체 칩 전체에 일체형으로 형성된 반도체 패키지를 제공하는데 있다.
또한, 본 발명의 제2 목적은 반도체 칩 전체에 보호막들을 일체형으로 형성하기 위한 반도체 칩의 패키징 방법을 제공하는데 있다.
상기 제1 목적을 달성하기 위한 본 발명은, 인쇄 회로 기판 상에 실장된 반도체 패키지에 있어서, 상기 반도체 패키지는, 전면에 범프가 형성된 반도체 칩; 상기 반도체 칩의 배면에 형성되고, 외부 환경으로부터 상기 반도체 칩을 보호하기 위한 배면 보호막; 상기 반도체 칩의 측면에 형성되는 측면 보호막; 및 상기 반도체 칩의 전면과 상기 인쇄 회로 기판 사이의 이격 공간을 충진하며 형성되는 전면 보호막을 포함하고, 상기 배면 보호막, 측면 보호막 및 전면 보호막은 동일 재질로 일체형으로 형성되는 것을 특징으로 하는 반도체 패키지를 제공한다.
상기 제2 목적을 달성하기 위한 본 발명은, 웨이퍼 상에 반도체 칩을 형성하는 단계; 상기 반도체 칩이 형성된 웨이퍼 상에 범프를 형성하는 단계; 상기 범프가 형성된 웨이퍼를 소잉하여 각각의 반도체 칩을 분리하는 단계; 상기 범프가 형성된 반도체 칩을 인쇄 회로 기판에 실장하는 단계; 및 상기 반도체 칩 전체를 덮은 보호층들을 형성하는 단계를 포함하고, 상기 보호층들은 동일 재질을 가지며, 일체로 형성되는 것을 특징으로 하는 반도체 칩의 패키징 방법을 제공한다.
또한, 본 발명의 상기 제2 목적은, 범프들이 형성된 웨이퍼를 소잉하여 반도체 칩을 분리하는 단계; 상기 반도체 칩의 범프들을 인쇄 회로 기판의 배선들에 전기적으로 연결하는 단계; 상기 반도체 칩의 배면에 라미네이션 필름을 구비하는 단계; 및 상기 라미네이션 필름을 리플로우하여 상기 반도체 칩과 인쇄 회로 기판 사 이에 충진되고 상기 범프와 배선의 전기적 연결을 보호하기 위한 전면 보호막, 상기 반도체 칩의 측면을 보호하기 위한 측면 보호막 및 상기 반도체 칩의 배면을 보호하기 위한 배면 보호막을 생성하는 단계를 포함하는 반도체 칩의 패키징 방법의 제공을 통해서도 달성될 수 있다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 이하, 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
실시예
도 3은 본 발명의 바람직한 실시예에 따라 인쇄 회로 기판 상에 실장된 반도체 패키지를 도시한 단면도이다.
도 3을 참조하면, 반도체 칩(200)은 인쇄 회로 기판(300) 상에는 다수의 범프들(220)을 구비하여 실장된다. 범프들(220)이 구비된 반도체 칩(200)과 인쇄 회로 기판(300) 사이의 이격 공간은 절연물로 충진되어 전면 보호막(249)이 형성된 상태이고, 반도체 칩(200)의 측면은 언더 필이 수행되는 절연물과 동일 재질로 측면 보호막(247)이 형성된 상태이며, 반도체 칩(200)의 상부에는 언더 필이 수행된 절연물과 동일 재질로 배면 보호막(245)이 형성된 상태이다.
반도체 칩(200)과 인쇄 회로 기판(300) 사이의 이격 공간을 매립하는 언더 필에 의해 형성된 전면 보호막(249)은 인쇄 회로 기판(300)과 범프(220) 사이의 열 기계적(Thermo-mechanical) 피로 수명에 연장하는데 사용된다. 즉, 인쇄 회로 기 판(300)과 범프(220)의 열팽창 계수의 차이를 극복할 수 있는 고분자 절연 물질이 언더 필 재료로 사용된다. 또한, 전면 보호막(249)은 측면 보호막(247) 및 배면 보호막(245)과 일체로 형성됨이 바람직하다.
상기 배면 보호막(245)과 반도체 칩(200)의 배면 사이에는 고분자 접착층(242)이 구비됨이 바람직하다. 상기 고분자 접착층(242)은 반도체 칩(200)을 구성하는 실리콘과 용이하게 결합하기 위해 실리콘 합성 물질이되, 높은 경도를 가닌 질화 실리콘 임이 바람직하다.
또한, 전면 보호막(249), 측면 보호막(247) 및 배면 보호막(245)은 리플로우 공정에 의해 녹아서 반도체 칩(200)의 전면, 측면 및 배면을 덮은 상태이다. 따라서, 상기 보호막들(245, 247, 249)을 구성하는 물질은 리플로우 조건에서 용이하게 녹으며, 반도체 칩(200)의 외곽을 덮을 수 있는 물질로서 절연성을 가진 것이라면 어느 것이나 가능하다. 또한, 리플로우 상태에서는 표면 장력에 의해 반도체 칩(200)과 인쇄 회로 기판(300) 사이의 이격 공간을 매립할 수 있는 물질이어야 한다. 바람직하게는 라미네이션 필름(lamination film)이 보호막을 형성하는데 사용된다.
따라서, 별도의 언더 필 공정없이, 소잉에 의해 분리된 반도체 칩(200)의 상부에 라미네이션 필름을 부착하고 리플로우 공정에 의해서 반도체 칩(200)의 전면, 측면 및 배면을 덮는 보호막들(245, 247, 249)을 형성할 수 있다. 즉, 라미네이션 필름은 반도체 칩(200)의 배면에 접촉되는 영역에는 질화 실리콘이 함유된 고분자 접착층(242)을 구비하고, 고분자 접착층(242) 상부에는 리플로우 공정에 의해 녹을 수 있는 고분자 보호층으로 구비된다.
도 4 내지 도 6는 본 발명의 바람직한 실시예에 따라 인쇄 회로 기판 상에 반도체 패키지를 실장하는 방법을 도시한 단면도들이다.
먼저, 도 4를 참조하면, 상기 도 1에 개시된 방법에 따라 웨이퍼(100)의 전면에는 범프들(220)이 형성된다. 상기 범프의 형성은 상술한 바대로 반도체 칩(200)의 패드의 상부에 직접 범프(220)를 형성하는 플립 칩 타입 또는 별도의 금속 배선을 패드에 연결하고 금속 배선 상에 범프(220)를 형성하는 웨이퍼 레벨 패키지에 의해 달성될 수 있다. 또한, 범프(220)가 형성된 웨이퍼(100)에 대한 소잉 공정이 수행된다. 소잉을 통해 웨이퍼(100)는 각각의 반도체 칩(200) 단위로 분리된다. 상기 반도체 칩(200)은 인쇄 회로 기판에 실장된다.
도 5를 참조하면, 범프(220)가 형성된 반도체 칩(200)은 인쇄 회로 기판(300) 상에 구비된다. 인쇄 회로 기판(300)의 표면에 형성된 다수의 배선들과 범프(220)는 리플로우 공정에 의해 결합된다. 또한, 실장되는 반도체 칩(200)의 배면에는 라미네이션 필름(240)이 구비된다.
상기 라미네이션 필름(240)은 고분자 접착층(242) 및 고분자 보호층(244)으로 이루어진다. 고분자 접착층(242)은 반도체 칩(200)을 구성하는 실리콘과 결합할 수 있는 실리콘 합성 물질이다. 따라서, 화학적으로 반도체 칩(200)의 배면에 결합되는 질화 실리콘임이 바람직하다. 또한, 고분자 보호층(244)은 열에 의해 녹을 수 있고, 반도체 칩(200) 전체를 덮을 수 있는 고분자 절연물이면 어느 것이나 가능하다.
계속해서, 도 6을 참조하면, 반도체 칩(200) 배면에 구비된 라미네이션 필름(240)에 열을 가하여 라미네이션 필름(240)을 리플로우시킨다. 리플로우에 의해 라미네이션 필름(240)의 고분자 보호층(244)은 반도체 칩(200)의 표면을 타고 흘러서 인쇄 회로 기판(300)과 반도체 칩(200) 사이의 이격 공간을 충진한다. 즉, 일종의 언더 필 공정이 수행된다. 또한, 반도체 칩(200) 상부에는 고분자 보호층이 잔류하여 배면 보호막(245)을 형성하며, 반도체 칩(200) 측면에는 고분자 보호층이 흡착되어 측면 보호막(247)을 형성한다. 리플로우 공정에 의해 언더 필된 고분자 보호층은 전면 보호막(249)을 형성한다. 즉, 전면 보호막(249), 측면 보호막(247), 배면 보호막(245)은 리플로우 공정에 의해 실질적으로 동시에 형성되며, 동일 물질로 형성된다. 또한, 상기 3개의 보호막들(245, 247, 249)은 일체화되어 형성된다.
또한, 언더 필되는 전면 보호막(249)은 반도체 칩(200)의 범프(220)와 인쇄 회로 기판(300) 사이의 전기적 접점을 보호하는데 사용된다. 즉, 외부의 기계적 요인이나, 수분 또는 화학적 요인에 의해 범프(220)와 인쇄 회로 기판(300)의 전기적 연결이 개방되는 현상을 방지한다.
또한, 측면 보호막(247) 및 배면 보호막(245)은 실장된 반도체 칩(200)을 외부 환경으로부터 보호하는 역할을 수행한다. 즉, 제한된 면적에 실장되는 반도체 칩(200)은 협소한 영역 내에서 외부로부터 불규칙적인 스트레스에 의해 손상되는 경우가 발생한다. 따라서, 측면 보호막(247) 및 배면 보호막(245)을 통해 실장 환경에서 외부로부터 인가되는 스트레스로부터 반도체 칩(200)을 보호할 수 있다.
또한, 적어도 배면 보호막(245)과 반도체 칩(200)의 배면 사이에는 고분자 접착층(242)이 구비된다. 상기 고분자 접착층은 단결정 실리콘 구조를 가지는 반도체 칩(200)과 화학적으로 결합됨에 따라, 상술한 다수의 보호막들이 반도체 칩(200)으로부터 박리되는 현상을 회피할 수 있다.
상기와 같은 본 발명에 따르면, 라미네이션 필름의 리플로우를 통해 반도체 칩의 표면 전체를 덮는 보호막들을 형성할 수 있다. 반도체 칩과 인쇄 회로 기판 사이의 이격 공간을 충진하면서 형성되는 보호막은 범프와 인쇄 회로 기판의 배선들 사이의 전기적 연결을 보호한다. 또한, 반도체 칩의 배면과 측면에도 보호막들이 형성된다. 배면 및 측면에 형성되는 보호막은 실장 환경에서 외부로부터 인가되는 외력이나, 불규칙한 스트레스로부터 반도체 칩을 보호한다.
또한, 상술한 보호막들은 리플로우에 의해 실질적으로 동시에 형성되며, 일체화되어 형성되므로, 각각의 보호막들을 형성하기 위한 별도의 공정이 요구되지 않으므로 생산성 향상의 효과를 꾀할 수 있으며, 반도체 칩으로부터 보호막이 박리되는 현상을 피할 수 있다.
이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (15)

  1. 인쇄 회로 기판 상에 실장된 반도체 패키지에 있어서, 상기 반도체 패키지는,
    전면에 범프가 형성된 반도체 칩;
    상기 반도체 칩의 배면에 형성되고, 외부 환경으로부터 상기 반도체 칩을 보호하기 위한 배면 보호막;
    상기 반도체 칩의 측면에 형성되는 측면 보호막;
    상기 반도체 칩의 전면과 상기 인쇄 회로 기판 사이의 이격 공간을 충진하며 형성되는 전면 보호막; 및
    상기 반도체 칩의 배면과 상기 배면 보호막 사이에 형성되고, 상기 반도체 칩의 배면과 화학적 결합을 달성하는 고분자 접착층을 포함하고,
    상기 배면 보호막, 측면 보호막 및 전면 보호막은 라미네이션 필름을 리플로우시켜 동시에 형성되는 것을 특징으로 하는 반도체 패키지.
  2. 삭제
  3. 제1항에 있어서, 상기 고분자 접착층은 질화 실리콘을 포함하는 것을 특징으로 하는 반도체 패키지.
  4. 삭제
  5. 제1항에 있어서, 상기 라미네이션 필름은,
    상기 반도체 칩과 화학적 결합을 달성하기 위한 고분자 접착층; 및
    상기 반도체 칩을 덮는 보호막을 형성하기 위한 고분자 보호층으로 구성된 것을 특징으로 하는 반도체 패키지.
  6. 웨이퍼 상에 반도체 칩을 형성하는 단계;
    상기 반도체 칩이 형성된 웨이퍼 상에 범프를 형성하는 단계;
    상기 범프가 형성된 웨이퍼를 소잉하여 각각의 반도체 칩을 분리하는 단계;
    상기 범프가 형성된 반도체 칩을 인쇄 회로 기판에 실장하는 단계; 및
    상기 반도체 칩 전체를 덮은 보호층들을 형성하는 단계를 포함하고,
    상기 보호층들은 라미네이션 필름의 리플로우에 의해 동시에 형성되는 것을 특징으로 하는 반도체 칩의 패키징 방법.
  7. 제6항에 있어서, 상기 반도체 칩을 인쇄 회로 기판에 실장하는 단계는,
    상기 반도체 칩의 범프를 상기 인쇄 회로 기판의 금속 배선에 위치시키는 단계; 및
    상기 범프를 리플로우하여 상기 범프를 상기 금속 배선에 결합시키는 단계를 포함하는 것을 특징으로 하는 반도체 칩의 패키징 방법.
  8. 제6항에 있어서, 상기 보호층들을 형성하는 단계는,
    상기 반도체 칩 배면에 상기 라미네이션 필름을 위치시키는 단계; 및
    상기 라미네이션 필름을 리플로우시켜서, 상기 반도체 칩과 상기 인쇄 회로 기판 사이의 이격 공간을 충진하는 전면 보호막, 상기 반도체 칩의 측면을 덮는 측면 보호막 및 상기 반도체 칩의 배면을 덮는 배면 보호막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 칩의 패키징 방법.
  9. 제8항에 있어서, 상기 라미네이션 필름은,
    상기 반도체 칩과 화학적 결합을 달성하기 위한 고분자 접착층; 및
    상기 반도체 칩을 덮는 보호막을 형성하기 위한 고분자 보호층으로 구성된 것을 특징으로 하는 반도체 칩의 패키징 방법.
  10. 제9항에 있어서, 상기 고분자 접착층은 질화 실리콘을 포함하는 것을 특징으로 하는 반도체 칩의 패키징 방법.
  11. 제6항에 있어서, 상기 웨이퍼 상에 범프를 형성하는 단계 이후에,
    상기 웨이퍼 상에 형성된 반도체 칩을 테스트하는 단계를 더 포함하는 것을 특징으로 하는 반도체 칩의 패키징 방법.
  12. 범프들이 형성된 웨이퍼를 소잉하여 반도체 칩을 분리하는 단계;
    상기 반도체 칩의 범프들을 인쇄 회로 기판의 배선들에 전기적으로 연결하는 단계;
    상기 반도체 칩의 배면에 라미네이션 필름을 구비하는 단계; 및
    상기 라미네이션 필름을 리플로우하여 상기 반도체 칩과 인쇄 회로 기판 사이에 충진되고 상기 범프와 배선의 전기적 연결을 보호하기 위한 전면 보호막, 상기 반도체 칩의 측면을 보호하기 위한 측면 보호막 및 상기 반도체 칩의 배면을 보호하기 위한 배면 보호막을 생성하는 단계를 포함하는 반도체 칩의 패키징 방법.
  13. 제12항에 있어서, 상기 라미네이션 필름은,
    상기 반도체 칩과 화학적 결합을 달성하기 위한 고분자 접착층; 및
    상기 반도체 칩을 덮는 보호막을 형성하기 위한 고분자 보호층으로 구성된 것을 특징으로 하는 반도체 칩의 패키징 방법.
  14. 제13항에 있어서, 상기 고분자 접착층은 질화 실리콘을 포함하는 것을 특징으로 하는 반도체 칩의 패키징 방법.
  15. 제14항에 있어서, 상기 고분자 보호층은 리플로우에 의해 상기 전면 보호막, 측면 보호막 및 배면 보호막으로 형성되며, 상기 3개의 보호막들은 동일 재질이면 서 일체로 형성되는 것을 특징으로 하는 반도체 칩의 패키징 방법.
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