KR20090069382A - 반도체 패키지 - Google Patents

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KR20090069382A
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semiconductor package
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송근호
정용진
황현익
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삼성전자주식회사
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Abstract

배선 기판과 봉지 부재 사이의 계면 접착력이 증가된 반도체 패키지가 개시된다. 반도체 패키지는, 반도체 칩, 칩 영역 및 칩 주변 영역을 포함하는 배선 기판, 반도체 칩을 상기 배선 기판의 칩 영역에 접착시키기 위한 제1 접착부, 배선 기판의 칩 주변 영역에 구비되며 제1 방향으로 연장되는 제1 패턴들 및 제2 방향으로 연장하는 제2 패턴들을 포함하는 제2 접착부, 배선 기판 및 반도체 칩을 전기적으로 연결하는 연결부, 그리고 제2 접착부에 의해 배선 기판에 접착되며 반도체 칩을 밀봉하는 봉지 부재를 포함한다. 배선 기판과 봉지 부재 사이를 접착하는 제2 접착부가 제1 및 제2 방향으로 연장함으로 봉지 부재와 접하는 면적이 증가하기 때문에, 배선 기판 및 봉지 부재 사이의 계면 접착력을 증대시킬 수 있다.

Description

반도체 패키지{Semiconductor Package}
본 발명은 반도체 패키지에 관한 것이다. 보다 상세하게는, 본 발명은 중심 패드 타입(center pad type) 반도체 칩이 페이스 다운(face down) 형태로 부착되는 반도체 패키지에 관한 것이다.
일반적으로 반도체 장치는 반도체 배선 기판을 사용되는 실리콘웨이퍼(silicon wafer) 상에 전기 소자들을 포함하는 전기적인 회로를 형성하는 팹(fabrication; FAB) 공정과, 상기 팹 공정에서 형성된 반도체 장치들의 전기적인 특성을 검사하기 위한 EDS(electrical die sorting) 공정과, 상기 반도체 장치들을 각각 에폭시 수지로 봉지하고 개별화시키기 위한 패키지 공정을 통해 제조된다.
상기 패키지 공정은 다시 반도체 칩을 도전성 단자 역할을 하는 배선 기판의 다이 패드에 배치하는 공정, 반도체 칩에 형성된 본딩 패드를 배선 기판에 전기적으로 연결하는 공정, 배선 기판 및 반도체 칩을 외부의 충격으로부터 보호하기 위하여 몰드 수지로 몰딩하여 반도체 패키지를 제조하는 공정 및 반도체 패키지들을 개별화하는 공정을 이루어진다.
반도체 패키지는 본딩 패드들을 포함하는 반도체 칩, 윈도우를 갖는 중심 영 역 및 주변 영역으로 구분되며 본드 핑거들을 포함하는 배선 기판, 반도체 칩을 배선 기판의 중심 영역에 부착시키는 제1 접착부, 배선 기판의 주변 영역에 구비되는 제2 접착부 및 봉지 부재를 포함한다.
또한, 반도체 칩의 본딩 패드들은 배선 기판의 윈도우를 통해 배선 기판의 본드 핑거들과 본딩 와이어에 의해 전기적으로 연결될 수 있다. 또한, 배선 기판 하면에는 솔더 볼들이 더 구비될 수 있다.
여기에서, 봉지 부재는 배선 기판, 반도체 칩 및 본딩 와이어를 밀봉하기 위하여, 배선 기판의 주변 영역 상에 구비된 제2 접착부에 의해 배선 기판에 부착된다.
이때, 반도체 패키지가 패키지 환경 시험에서와 같이 온도 변화가 클 경우 반도체 칩과 배선 기판의 열팽창 계수 차이로 인하여 제2 접착부와 배선 기판 사이에서 계면 박리(delamination)가 발생될 수 있다. 상기와 같은 계면 박리는 전단 응력(shearing stress)을 발생시키며, 상기 전단 응력이 솔더 볼에까지 전달되어 솔더 볼 접합 부분에서 크랙(crack)이나 계면 박리의 문제가 발생될 수 있다.
상기와 같은 문제점을 해결하기 위하여, 본 발명의 목적은 반도체 칩 및 배선 기판 사이 계면 박리를 억제할 수 있는 반도체 패키지를 제공하는 것이다.
상술한 본 발명의 목적을 달성하기 위하여, 본 발명의 일 실시예들에 따른 반도체 패키지는, 반도체 칩, 칩 영역 및 칩 주변 영역을 포함하는 배선 기판, 상기 반도체 칩을 상기 배선 기판의 칩 영역에 접착시키기 위한 제1 접착부, 상기 배선 기판의 칩 주변 영역에 구비되며 제1 방향으로 연장하는 제1 패턴들 및 제2 방향으로 연장하는 제2 패턴들을 포함하는 제2 접착부, 상기 배선 기판 및 상기 반도체 칩을 전기적으로 연결하는 연결부 및 상기 제2 접착부에 의해 상기 배선 기판에 접착되며, 상기 반도체 칩을 밀봉하는 봉지 부재를 포함한다.
본 발명의 일 실시예에 따르면, 상기 제2 접착부의 제1 패턴들의 제1 방향과 상기 제2 패턴들의 제2 방향은 동일할 수 있다.
본 발명의 다른 실시예에 따르면, 상기 제2 접착부의 제1 패턴들의 제1 방향 과 상기 제2 패턴들의 제2 방향은 수직할 수 있다.
본 발명의 또 다른 실시예에 따르며, 상기 제1 패턴들 및 제2 패턴들은 상기 배선 기판의 모서리 부위에서 서로 교차할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 제2 접착부의 제1 패턴들 및 제2 패턴들은 각각 바 형상을 가질 수 있다.
본 발명의 또 다른 실시예들에 따르면, 상기 제1 패턴들 및 제2 패턴들은 상기 배선 기판의 측면에 대하여 소정 각도로 기울어질 수 있다.
본 발명의 또 다른 실시예들에 따르면, 상기 제2 접착부의 제1 패턴들 및 제2 패턴들은 각각 물결 형상을 가질 수 있다.
본 발명의 또 다른 실시예들에 따르면, 상기 제2 접착부의 제1 패턴들 및 제2 패턴들은 각각 연장 방향과 배열 방향이 동일할 수 있다.
본 발명의 또 다른 실시예들에 따르면, 상기 제2 접착부의 제1 패턴들 및 제2 패턴들은 각각 연장 방향과 배열 방향이 서로 수직할 수 있다.
본 발명의 또 다른 실시예들에 따르면, 상기 반도체 패키지는 상기 반도체 칩 및 상기 배선 기판과 전기적으로 연결되는 외부 접촉 단자를 더 포함할 수 있다.
상술한 본 발명의 목적을 달성하기 위하여, 본 발명의 다른 실시예들에 따른 반도체 패키지는, 반도체 칩, 칩 영역 및 칩 주변 영역을 포함하는 배선 기판, 상기 반도체 칩을 상기 배선 기판의 칩 영역이 접착하기 위한 제1 접착부, 상기 배선 기판의 칩 주변 영역에 구비되며 등간격으로 서로 이격된 패턴들을 포함하는 제2 접착부, 상기 배선 기판 및 상기 반도체 칩을 전기적으로 연결하는 본딩 와이어 및 상기 제2 접착부에 의해 상기 배선 기판에 접착되며 상기 반도체 칩을 밀봉하는 봉지 부재를 포함한다.
본 발명의 일 실시예에 따르면, 상기 제2 접착부의 패턴들은 각각 일 방향으로 연장하는 바 형상을 가지며, 배열 방향과 연장 방향이 동일할 수 있다.
본 발명의 다른 실시예에 따르면, 상기 제2 접착부의 패턴들은 각각 일 방향으로 연장하는 바(bar) 형상을 가지며, 배열 방향과 연장 방향이 수직할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 제2 접착부의 패턴들은 각각 물결 형상을 가질 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 제2 접착부의 패턴들은 각각 상기 배선 기판의 측면에 대하여 소정 각도로 기울어질 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 제2 접착부의 패턴들은 제1 방향으로 연장하는 제1 패턴들과 상기 제1 방향과 수직된 제2 방향으로 연장하는 제2 패턴들을 포함할 수 있다.
전술한 바와 같이 본 발명에 따르면, 봉지 부재와 배선 기판을 접착하는 제2 접착부가 반복적인 패턴들을 포함하며, 상기 패턴들이 실질적으로 균등한 간격으로 이격됨으로써, 상기 봉지 부재와 상기 배선 기판 사이의 박리를 효과적으로 억제할 수 있다.
본 발명의 실시예들에 따른 반도체 패키지에 대하여 첨부된 도면을 참조하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것을 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다.
특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예들을 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본 명세서에 설명된 실시예들에 한정되는 것으로 해석되지 않으며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 이러한 구성 요소들은 상기 용어들에 의해 한정되는 것은 아니다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 벗어나지 않고, 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소도 제1 구성 요소로 명명될 수 있다.
어떤 구성 요소가 다른 구성 요소에 "연결되어" 있다거나 "접속되어"있다고 기재된 경우, 다른 구성 요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 또 다른 구성 요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면, 어떤 구성 요소가 다른 구성 요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 기재된 경우에는, 중간에 또 다른 구성 요소가 존재하지 않는 것으로 이해될 수 있다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 예를 들면, "~사이에"와 "직접 ~사이에" 또는 "~에 인접하는"과 "~에 직접 인접하는" 등도 마찬가지로 해석될 수 있다.
본 명세서에서 사용되는 용어는 단지 특정한 실시예들을 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도는 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다", "구비하다" 또는 "가지다" 등의 용어는 실시된 특징, 숫자, 단계, 동작, 구성 요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지는 않는다.
도 1은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 1을 참조하면, 반도체 패키지(10)는, 반도체 칩(100), 배선 기판(110), 배선 기판(110)의 칩 영역에 배치되는 제1 접착부(112), 배선 기판(110)의 칩 주변 영역에 배치되는 제2 접착부(114), 반도체 칩 및 배선 기판을 연결하는 연결 부(116), 봉지 부재(118) 그리고 외부 접촉 단자(120)를 포함한다.
반도체 칩(100)은 제1 본딩 패드들(도시되지 않음)을 포함하며, 상기 제1 본딩 패드들은 반도체 칩(100)의 활성면(도시되지 않음) 상에 구비된다.
본 발명의 일 실시예에 있어서, 반도체 칩(100)은 상기 제1 본딩 패턴들이 반도체 칩(100)의 활성면 중앙부에 구비되는 센터 패드 타입(center pad type)일 수 있다. 본 발명의 다른 실시예에 따르면, 반도체 칩(100)은 상기 제1 본딩 패드들이 반도체 칩(100)의 활성면 주변부에 구비되는 에지 패드 타입(edge pad type)일 수 있다.
배선 기판(110)은 제1 방향으로 연장될 수 있다. 배선 기판(100)은 대체적으로 사각형의 형상을 가지며, 칩 영역 및 칩 주변 영역을 포함한다. 배선 기판(110)의 칩 영역은 반도체 칩(100)이 실장되는 부위로 반도체 칩(100)의 크기와 실질적으로 동일한 사이즈를 가질 수 있다. 또한, 배선 기판(110)의 칩 영역에는 상기 제1 방향과 실질적으로 동일한 방향으로 연장되는 윈도우(window)(102)(도 2 참조)가 구비된다.
배선 기판(110)은 제2 본딩 패드들(도시되지 않음)을 포함하며, 상기 제2 본딩 패드들은 배선 기판(110)의 활성면(도시되지 않음) 상에 구비된다.
본 발명의 일 실시예들에 따르면, 반도체 칩(100)이 센터 패드 타입일 경우, 반도체 칩(100)의 활성면 및 배선 기판(110)의 활성면이 하향하도록 배치한다. 이 경우, 제1 본딩 패드들이 배선 기판(110)의 윈도우에 의해 노출된다.
본 발명의 다른 실시예에 따르면, 반도체 칩(100)이 에지 패드 타입일 경우, 반도체 칩(100)의 활성면 및 배선 기판(110)의 활성면이 상향하도록 배치한다. 이 경우, 배선 기판(110)은 윈도우를 갖지 않을 수 있다.
배선 기판(110)의 예로서는 인쇄 회로 기판(print circuit substrate), 테이프 배선 기판(tape wire substrate), 세라믹 기판(ceramic substrate) 등을 들 수 있다.
연결부(116)는 반도체 칩(100)의 본딩 패드들과 배선 기판(110)을 전기적으로 연결시킨다. 본 발명의 실시예들에 있어서, 연결부(116)는 배선 기판(110)의 윈도우를 경유하여 반도체 칩(100)의 제1 본딩 패드들 및 배선 기판(110)의 제2 본딩 패드들을 전기적으로 각기 연결시킬 수 있다.
연결부(116)는 금속을 이용하여 형성되는 본딩 와이어일 수 있다. 예를 들면, 본딩 와이어(116)는 금(Au), 은(Ag), 백금(Pr), 니켈(Ni), 구리(Cu), 알루미늄(Al) 등을 이용하여 형성할 수 있다.
제1 접착부(112)는 배선 기판(110)의 칩 영역에 구비되며, 반도체 칩(100)을 배선 기판(110)에 접착시키는 기능을 수행한다. 본 발명의 실시예에 있어서, 제1 접착부(112)는 윈도우를 제외한 배선 기판(110)의 칩 영역 상에 전체적으로 구비될 수 있다. 본 발명의 다른 실시예에 따르면, 제1 접착부(112)는 윈도우를 제외한 배선 기판(110)의 칩 영역 상에 부분적으로 구비될 수 있다.
제1 접착부(112)는 실리콘(Si), 은 에폭시(Ag epoxy), 액상 접착제, 접착 필름 등을 이용하여 형성할 수 있다.
제2 접착부(114)는 배선 기판(110)의 칩 주변 영역에 구비되며, 봉지 부 재(118)를 배선 기판(110)에 접착시키는 기능을 수행한다.
제2 접착부(114)는 제1 방향으로 연장하는 제1 패턴들과 제2 방향으로 연장하는 제2 패턴들을 포함한다. 또한, 상기 제1 패턴들 및 제2 패턴들은 서로 균등한 간격으로 이격되어 반복적으로 배치된다. 본 발명의 일 실시예에 따르면, 상기 제1 방향과 상기 제2 방향은 실질적으로 동일한 방향일 수 있다. 본 발명의 다른 실시예에 있어서, 상기 제1 방향과 상기 제2 방향은 서로 다른 방향일 수 있으며, 예컨대 상기 제1 방향과 상기 제2 방향은 직교할 수 있다.
제2 접착부(114)는 실리콘(Si), 은 에폭시(Ag epoxy), 액상 접착제, 접착 필름 등을 이용하여 형성할 수 있다. 본 발명의 실시예들에 따르면, 제2 접착부(114)는 제1 접착부(112)와 실질적으로 동일한 물질을 이용하여 형성할 수 있다.
제2 접착부(114)가 상기 제1 패턴들 및 제2 패턴들을 구비하고, 이러한 패턴들이 균등한 간격으로 이격되어 반복적으로 배치됨으로써, 봉지 부재(118)와 접촉되는 면적이 증가하여 봉지 부재(118)가 배선 기판(110)으로부터 박리되는 현상을 억제할 수 있다.
제2 접착부(114)의 구조에 대해서는 후속하여 보다 상세하게 설명한다.
봉지 부재(118)는 윈도우를 매립하면서 연결부(116), 반도체 칩(100) 및 배선 기판(110)을 감싸도록 구비된다. 봉지 부재(118)는, 연결부(116), 반도체 칩(100) 및 배선 기판(110)을 충격 등의 외부 환경으로부터 보호할 수 있다.
봉지 부재(118)는 액상형 또는 테이프형을 가질 수 있으며, 예컨대, 액상 봉지 부재, 몰딩 컴파운드(molding compound) 등을 포함할 수 있다. 여기서, 상기 몰 딩 컴파운드는, 에폭시(epoxy), 폴리이미드(polyimide), 폴리벤즈옥사졸(polybenzoxazole), 벤조사이클로부텐(benzocyclobutene) 등으로 이루어질 수 있다.
외부 접촉 단자(120)는 반도체 칩(100)들 중 하나의 반도체 칩(100)과 전기적으로 연결되면서, 배선 기판(110)의 하면에 실장된다. 외부 접속 단자(120)의 예로서는 솔더볼(solder ball), 솔더 범프(solder bump), 금속 범프(metal bump) 등을 들 수 있으며, 이 경우 상기 금속 범프는 구리(Cu), 금(Au), 니켈(Ni) 등을 사용하여 형성할 수 있다.
이하, 도 1에 도시된 제2 접착부(114)의 구조에 대하여 보다 상세하게 설명한다.
도 2는 본 발명의 일 실시예에 따른 반도체 패키지의 제2 접착부를 설명하기 위한 단면도이다.
도 2를 참조하면, 제2 접착부(114)는 배선 기판(110)의 칩 주변 영역에 구비된다. 배선 기판(110)의 칩 주변 영역은 제1 방향으로 연장되는 제1 영역(104), 상기 제1 방향과 직교하는 제2 방향으로 연장하는 제2 영역(106), 그리고 제1 영역(104)과 제2 영역(106)이 교차하는 제3 영역(108)을 포함한다.
제2 접착부(114)는 제1 패턴들(114a) 및 제2 패턴들(114b)을 포함한다. 제1 패턴들(114a)은 배선 기판(110)의 제1 영역(104)에 배치되며, 상기 제1 방향과 실질적으로 동일한 방향으로 연장되는 바(bar) 형상을 가질 수 있다. 제2 패턴들(114b)은 제2 영역(106)에 배치되며, 상기 제2 방향과 실질적으로 동일한 방향으 로 연장되는 바 형상을 가질 수 있다. 제1 패턴들(114a) 및 제2 패턴들(114b)은 제3 영역(108)으로 각각 연장되어, 제3 영역(108)에는 제1 패턴들(114a) 및 제2 패턴들(114b)이 교차되며 배치될 수 있다.
제1 패턴들(114a) 및 제2 패턴들(114b)은 서로 평행하며 서로 동일한 간격으로 이격된다. 본 발명의 실시예들에 있어서, 제1 패턴들(114a) 및 제2 패턴들(114b)은 봉지 부재(118)가 충분히 매립할 수 있는 소정의 간격으로 이격된다.
도 3은 본 발명의 다른 실시예에 따른 반도체 패키지의 제2 접착부를 설명하기 위한 단면도이다.
도 3을 참조하면, 제2 접착부(114)는 배선 기판(110)의 칩 주변 영역에 구비된다. 배선 기판(110)의 칩 주변 영역은 제1 방향으로 연장되는 제1 영역(104), 상기 제1 방향과 직교하는 제2 방향으로 연장되는 제2 영역(106), 그리고 제1 영역(104)과 제2 영역(106)이 교차하는 제3 영역(108)을 포함한다.
제2 접착부(114)는 제1 패턴들(114a) 및 제2 패턴들(114b)을 포함한다. 제1 패턴들(114a)은 제1 영역(104)에 배치되며, 상기 제2 방향과 실질적으로 동일한 방향으로 연장되는 바 형상을 가질 수 있다. 제2 패턴들(114b)은 제2 영역(106)에 배치되며 상기 제1 방향과 실질적으로 동일한 방향으로 연장되는 바 형상을 가질 수 있다. 제1 패턴들(114a) 및 제2 패턴들(114b)은 제3 영역(108)에 배열될 수 있으며, 제3 영역(108)에 배치된 제1 패턴들(114a) 및 제2 패턴들(114b)은 서로 교차하며 배치된다.
제1 패턴들(114a) 및 제2 패턴들(114b)은 서로 평행하며 서로 동일한 간격으 로 이격된다. 제1 패턴들(114a) 및 제2 패턴들(114b)은 봉지 부재(118)가 매립할 수 있는 간격으로 이격된다.
도 4는 본 발명의 또 다른 실시예에 따른 반도체 패키지의 제2 접착부를 설명하기 위한 단면도이다.
도 4를 참조하면, 제2 접착부(114)는 배선 기판(110)의 칩 주변 영역에 구비된다. 배선 기판(110)의 칩 주변 영역은 제1 방향으로 연장되는 제1 영역(104), 상기 제1 방향과 직교하는 제2 방향으로 연장되는 제2 영역(106), 그리고 제1 영역(104)과 제2 영역(106)이 교차하는 제3 영역(108)을 포함한다.
제2 접착부(114)는 제1 패턴들(114a) 및 제2 패턴들(114b)을 포함한다. 제1 패턴들(114a)은 각기 상기 제1 방향과 실질적으로 동일한 방향으로 연장되는 바 형상을 가질 수 있으며, 제2 패턴들(114b)은 각기 상기 제2 방향과 실질적으로 동일한 방향으로 연장되는 바 형상을 가질 수 있다. 제1 패턴들(114a) 및 제2 패턴들(114b)은 배선 기판(110)의 주변부의 제1 영역(104), 제2 영역(106) 및 제3 영역(108)에 모두 배치되어, 제2 접착부(114)는 제1 패턴들(114a) 및 제2 패턴들(114b)이 교차하는 구조를 가지며, 도시된 바와 같이 그물 구조를 가질 수 있다.
제1 패턴들(114a) 및 제2 패턴들(114b)은 각기 서로 평행하며 서로 동일한 간격으로 이격된다. 제1 패턴들(114a) 및 제2 패턴들(114b)은 봉지 부재(118)가 충분히 매립할 수 있는 간격으로 이격된다.
도 5는 본 발명의 또 다른 실시예에 따른 반도체 패키지의 제2 접착부를 설명하기 위한 단면도이다.
도 5를 참조하면, 제2 접착부(114)는 배선 기판(110)의 칩 주변 영역에 구비된다. 배선 기판(110)의 칩 주변 영역은 제1 방향으로 연장하는 제1 영역(104), 제1 방향과 직교하는 제3 방향으로 연장하는 제2 영역(106), 그리고 제1 영역(104)과 제2 영역(106)이 교차하는 제3 영역(108)을 포함한다.
제2 접착부(114)는 제1 패턴들(114a)과 제2 패턴들(114b)을 포함한다. 제1 패턴들(114a)은 제1 영역(104)에 배치되며, 각기 상기 제1 방향과 실질적으로 동일한 방향으로 연장되는 바 형상을 가질 수 있다. 제1 패턴들(114a)은 상기 제1 방향 및 상기 제2 방향을 따라 배열된다. 제2 패턴들(114b)은 제2 영역(106)에 배치되고, 상기 제2 방향과 실질적으로 동일한 방향으로 연장되는 바 형상을 가질 수 있다. 제2 패턴들(114b)도 상기 제1 및 제2 방향을 따라 배열된다. 제1 패턴들(114a) 및 제2 패턴들(114b)은 각각 평행하며 실질적으로 서로 동일한 간격으로 이격된다.
도 6은 본 발명의 또 다른 실시예에 따른 반도체 패키지의 제2 접착부를 설명하기 위한 단면도이다.
도 6을 참조하면, 제2 접착부(114)는 배선 기판(110)의 칩 주변 영역에 구비된다. 상기 칩 주변 영역은 제1 방향으로 연장하는 제1 영역(104), 제1 방향과 직교하는 제3 방향으로 연장하는 제2 영역(106), 그리고 제1 영역(104)과 제2 영역(106)이 교차하는 제3 영역(108)을 포함한다.
제2 접착부(114)는 제1 패턴들(114a)과 제2 패턴들(114b)을 포함한다. 제1 패턴들(114a)은 제1 영역(104)에 배치되고, 제1 방향으로 연장하는 가상의 선으로부터 소정의 각도로 경사진 바 형상을 가질 수 있으며, 상기 제1 방향 및 상기 제2 방향으로 배열된다. 제2 패턴들(114b)은 제2 영역(106)에 배치되고, 상기 제2 방향으로 연장하는 가상의 선으로부터 소정의 각도로 기울어진 바 형상을 가질 수 있으며, 제1 방향 및 제2 방향으로 배열된다. 제1 패턴들(114a) 및 제2 패턴들(114b)은 각각 평행하며 서로 동일한 간격으로 이격된다.
도 7은 본 발명의 또 다른 실시예에 따른 반도체 패키지의 제2 접착부를 설명하기 위한 단면도이다.
도 7을 참조하면, 제2 접착부(114)는 배선 기판(110)의 칩 주변 영역에 구비된다. 상기 칩 주변 영역은 제1 방향으로 연장하는 제1 영역(104), 상기 제1 방향과 직교하는 제2 방향으로 연장하는 제2 영역(106), 그리고 제1 영역(104)과 제2 영역(106)이 교차하는 제3 영역(108)을 포함한다.
제2 접착부(114)는 제1 패턴들(114a) 및 제2 패턴들(114b)을 포함한다. 제1 패턴들(114a)은 제1 영역(104)에 배치되며, 상기 제1 방향과 실질적으로 동일한 방향으로 연장하는 물결 형상을 가질 수 있다. 제2 패턴들(114b)은 제2 영역(106)에 배치되며, 상기 제2 방향과 실질적으로 동일한 방향으로 연장하는 물결 형상을 가질 수 있다. 제1 패턴들(114a) 및 제2 패턴들(114b)은 제3 영역(108)으로 각각 연장되어, 제3 영역(108)에는 제1 패턴들(114a) 및 제2 패턴들(114b)이 교차되며 배치될 수 있다. 제1 패턴들(114a) 및 제2 패턴들(114b)은 각각 평행하며 서로 동일한 간격으로 이격된다.
이하, 본 발명의 실시예들에 따른 반도체 패키지를 제조하는 방법에 대하여 설명한다.
도 8 내지 12는 본 발명의 실시예들에 따른 반도체 패키지 제조 방법을 설명하기 위한 단면도들이다.
도 8을 참조하면, 먼저 배선 기판(110)을 마련한다. 배선 기판(110)은 칩 영역 및 칩 주변 영역을 포함하며, 이러한 칩 영역에는 윈도우(102)가 배치된다. 또한, 배선 기판(110)은 제1 본딩 패드들을 포함하며, 제1 본딩 패드들은 배선 기판(110)의 활성면 상에 구비된다. 배선 기판(110)은 활성면이 하향하도록 배치된다.
배선 기판(110) 상에 마스크를 배치한다. 마스크는 제1 접착부(112) 및 제2 접착부(114)가 형성될 부위는 노출시키며, 제1 접착부(112) 및 제2 접착부(114)를 제외한 부위는 마스킹한다. 본 발명의 실시예들에 있어서, 제1 접착부(112)는 배선 기판(110)의 칩 영역에서 윈도우(102)를 제외한 부위에 구비된다. 또한, 제2 접착부(114)는 배선 기판(110)의 칩 주변 영역에 구비되며, 도 2에 도시된 바와 같이 제1 방향으로 연장되는 바 형상을 가지는 제1 패턴들 및 제2 방향으로 연장되는 바 형상을 가지는 제2 패턴들을 포함할 수 있다. 그러나, 이러한 제2 접착부(114)의 구조가 한정되는 것은 아니며, 반복적인 패턴들이 균등한 간격으로 이격되어 구비됨으로써, 이후 봉지 부재(118)와 접촉하는 면적을 넓힐 수 있는 구조이면 충분하다.
마스크 상에 접착제를 도포한다. 도포된 접착제는 마스크의 노출된 부위에만 선택적으로 구비된다. 상기 접착제는 실리콘(Si), 은 에폭시(Ag epoxy), 액상 접착제 등을 포함할 수 있다.
도 9를 참조하면, 접착제가 도포된 배선 기판(110) 상에 반도체 칩(100)을 배치한다. 본 발명의 실시예들에 있어서, 반도체 칩(100)은 센터 패드 타입으로써 반도체 칩(100)의 활성면 중앙을 따라 제2 본딩 패드들이 구비되어 있다.
반도체 칩(100)의 활성면은 하향하도록 배선 기판(110)의 칩 영역 상에 구비된다. 이 경우, 상기 본딩 패드들은 배선 기판(110)의 윈도우(102)에 의해 노출된다.
이어서, 소정의 열과 압력을 가하여 반도체 칩(100)을 배선 기판(110) 상에 접착 고정시킨다. 그 결과, 반도체 칩(100) 및 배선 기판(110) 사이에 제1 접착부(112)가 생성된다.
도 10을 참조하면, 연결부(116)를 이용하여 배선 기판(110) 및 반도체 칩(100)을 전기적으로 연결시킨다. 보다 상세하게 설명하면, 배선 기판(110)의 제1 본딩 패드들과 반도체 칩(100)의 제2 본딩 패턴들을 연결부(116)를 이용하여 전기적으로 연결시킨다. 이 경우, 연결부(116)는 배선 기판(110)의 윈도우(102)를 관통하여 반도체 칩(100) 및 배선 기판(110)을 전기적으로 연결한다.
연결부(116)는 금속을 이용하여 형성된 본딩 와이어일 수 있다. 예를 들면, 연결부(116)는 금(Au), 은(Ag), 백금(Pr), 니켈(Ni), 구리(Cu), 알루미늄(Al) 등을 이용하여 형성할 수 있다.
도 11을 참조하면, 윈도우(102)를 매립하도록 반도체 칩(100) 및 배선 기판(110) 상에 봉지 부재(118)를 형성한다. 봉지 부재(118)는 연결부(116), 반도체 칩(100) 및 배선 기판(110)을 충격 등의 외부 환경으로부터 보호할 수 있다.
봉지 부재(118)는 액상형 또는 테이프형을 가질 수 있다. 예컨대, 봉지 부재(118)는 액상 봉지 부재, 몰딩 컴파운드 등을 포함할 수 있다. 상기 몰딩 컴파운드의 예로서는, 에폭시, 폴리이미드, 폴리벤즈옥사졸, 벤조사이클로부텐 등을 들 수 있다.
도 12를 참조하면, 배선 기판(110) 하면에 외부 접촉 단자를 실장하여 외부 접촉 단자(120)와 배선 기판(110) 및 반도체 칩(100)을 전기적으로 연결시킨다.
외부 접속 단자(120)의 예로서는 솔더볼, 솔더 범프, 금속 범프 등을 들 수 있으며. 여기서, 금속 범프는 구리(Cu), 금(Au), 니켈(Ni) 등을 사용하여 형성할 수 있다.
본 발명에 따르면, 배선 기판의 칩 주변 영역에 형성된 제2 접착부가 반복적 패턴을 가지며 균등한 간격으로 배치됨으로써, 상기 배선 기판의 칩 주변 영역에 접착된 봉지 부재가 박리되는 억제할 수 있다. 이에 따라, 상기 제2 접착부가 구비된 배선 기판을 포함하는 반도체 패키지의 신뢰성을 향상시킬 수 있다.
상기에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 패키지의 제2 접착부를 설명하기 위한 평면도이다.
도 3은 본 발명의 다른 실시예에 따른 반도체 패키지의 제2 접착부를 설명하기 위한 평면도이다.
도 4는 본 발명의 또 다른 실시예에 따른 반도체 패키지의 제2 접착부를 설명하기 위한 평면도이다.
도 5는 본 발명의 또 다른 실시예에 따른 반도체 패키지의 제2 접착부를 설명하기 위한 평면도이다.
도 6은 본 발명의 또 다른 실시예에 따른 반도체 패키지의 제2 접착부를 설명하기 위한 평면도이다.
도 7은 본 발명의 또 다른 실시예에 따른 반도체 패키지의 제2 접착부를 설명하기 위한 평면도이다.
도 8 내지 도 12는 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
10：반도체 패키지 100：반도체 칩
102：윈도우 104：제1 영역
106：제2 영역 108：제3 영역
110：배선 기판 112：제1 접착부
114：제2 접착부 116：봉지 부재
118：외부 접촉 단자

Claims (16)

  1. 반도체 칩(chip);
    칩 영역과 칩 주변 영역을 포함하는 배선 기판;
    상기 반도체 칩을 상기 배선 기판의 칩 영역에 접착시키는 제1 접착부;
    상기 배선 기판의 칩 주변 영역에 구비되며, 제1 방향으로 연장되는 제1 패턴들 및 제2 방향으로 연장되는 제2 패턴들을 포함하는 제2 접착부;
    상기 배선 기판 및 상기 반도체 칩을 전기적으로 연결하는 연결부; 및
    상기 제2 접착부에 의해 상기 배선 기판에 접착되며, 상기 반도체 칩을 밀봉하는 봉지 부재를 포함하는 반도체 패키지.
  2. 제1항에 있어서, 상기 제1 패턴들의 상기 제1 방향과 상기 제2 패턴들의 상기 제2 방향은 동일한 것을 특징으로 하는 반도체 패키지.
  3. 제1항에 있어서, 상기 제1 패턴들의 상기 제1 방향과 상기 제2 패턴들의 상기 제2 방향은 서로 직교하는 것을 특징으로 하는 반도체 패키지.
  4. 제3항에 있어서, 상기 제1 및 제2 패턴들은 상기 배선 기판의 모서리 부위에서 서로 직교하는 것을 특징으로 하는 반도체 패키지.
  5. 제1항에 있어서, 상기 제1 및 제2 패턴들은 각기 바(bar) 형상을 갖는 것을 특징으로 하는 반도체 패키지.
  6. 제5항에 있어서, 상기 제1 및 제2 패턴들은 상기 배선 기판의 측면에 대하여 소정의 각도로 기울어진 것을 특징으로 하는 반도체 패키지.
  7. 제1항에 있어서, 상기 제1 및 제2 패턴들은 각기 물결 형상을 갖는 것을 특징으로 하는 반도체 패키지.
  8. 제1항에 있어서, 상기 제1 및 제2 패턴들의 연장 방향과 배열 방향이 동일한 것을 특징으로 하는 반도체 패키지.
  9. 제1항에 있어서, 상기 제1 및 제2 패턴들의 연장 방향과 배열 방향은 서로 직교하는 것을 특징으로 하는 반도체 패키지.
  10. 제1항에 있어서, 상기 반도체 칩 및 상기 배선 기판과 전기적으로 연결되는 외부 접속 단자를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  11. 반도체 칩;
    칩 영역 및 칩 주변 영역을 포함하는 배선 기판;
    상기 반도체 칩을 상기 배선 기판의 칩 영역에 접착시키는 제1 접착부;
    상기 배선 기판의 칩 주변 영역에 구비되며, 균등한 간격으로 이격된 패턴들을 포함하는 제2 접착부;
    상기 배선 기판 및 상기 반도체 칩을 전기적으로 연결하는 연결부; 및
    상기 제2 접착부에 의해 상기 배선 기판에 접착되며, 상기 반도체 칩을 밀봉하는 봉지 부재를 포함하는 반도체 패키지.
  12. 제11항에 있어서, 상기 제2 접착부의 패턴들은 각기 바 형상을 가지며, 상기 제2 접착부의 패턴들의 배열 방향과 연장 방향이 동일한 것을 특징으로 하는 반도체 패키지.
  13. 제11항에 있어서, 상기 제2 접착부의 패턴들은 각기 바 형상을 가지며, 상기 제2 접착부의 패턴들의 배열 방향과 연장 방향이 직교하는 것을 특징으로 하는 반도체 패키지.
  14. 제11항에 있어서, 상기 제2 접착부의 패턴들은 각기 물결 형상을 가지는 것을 특징으로 하는 반도체 패키지.
  15. 제11항에 있어서, 상기 제2 접착부의 패턴들은 각기 상기 배선 기판의 측면에 대하여 소정의 각도로 기울어진 것을 특징으로 하는 반도체 패키지.
  16. 제11항에 있어서, 상기 제2 접착부의 패턴들은, 제1 방향으로 연장하는 제1 패턴들 및 상기 제1 방향에 직교하는 제2 방향으로 연장하는 제2 패턴들을 포함하는 것을 특징으로 하는 반도체 패키지.
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CN102522382A (zh) * 2012-01-11 2012-06-27 日月光半导体制造股份有限公司 芯片构装

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5173766A (en) * 1990-06-25 1992-12-22 Lsi Logic Corporation Semiconductor device package and method of making such a package
US5721450A (en) * 1995-06-12 1998-02-24 Motorola, Inc. Moisture relief for chip carriers
US6048755A (en) * 1998-11-12 2000-04-11 Micron Technology, Inc. Method for fabricating BGA package using substrate with patterned solder mask open in die attach area
US6177726B1 (en) * 1999-02-11 2001-01-23 Philips Electronics North America Corporation SiO2 wire bond insulation in semiconductor assemblies
US7122908B2 (en) * 2001-02-01 2006-10-17 Micron Technology, Inc. Electronic device package
US7575955B2 (en) * 2004-01-06 2009-08-18 Ismat Corporation Method for making electronic packages
DE102004029587B4 (de) * 2004-06-18 2006-05-24 Infineon Technologies Ag Substratbasiertes BGA-Gehäuse, insbesondere FBGA-Gehäuse
US7170188B2 (en) * 2004-06-30 2007-01-30 Intel Corporation Package stress management
US7521728B2 (en) * 2006-01-20 2009-04-21 Cree, Inc. Packages for semiconductor light emitting devices utilizing dispensed reflectors and methods of forming the same
US7971347B2 (en) * 2008-06-27 2011-07-05 Intel Corporation Method of interconnecting workpieces

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