JP2000150576A - 電子回路装置およびその製造方法 - Google Patents

電子回路装置およびその製造方法

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JP2000150576A JP32634898A JP32634898A JP2000150576A JP 2000150576 A JP2000150576 A JP 2000150576A JP 32634898 A JP32634898 A JP 32634898A JP 32634898 A JP32634898 A JP 32634898A JP 2000150576 A JP2000150576 A JP 2000150576A
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Masanori Iwaki
賢典 岩木
Hitoshi Arai
等 新井
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Mitsubishi Electric Corp
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Abstract

(57)【要約】 【課題】 リフロー時のクラック発生を防止する電子回
路装置およびその製造方法を提供する。 【解決手段】 配線基板上において、電子部品の接続端
子であるバンプと配線パターンの周囲にのみ、ペースト
状の異方性導電性樹脂を配する。そして、この異方性導
電性樹脂の熱硬化によって、電子部品のバンプと配線パ
ターンとの電気的な接続を維持するとともに、電子部品
と基板との接合強度を上げる。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、電気回路装置およ
びその製造方法に関し、特に電子回路装置の部品が配線
基板上にフリップチップ実装方式によって実装される電
子回路装置およびその製造方法に関するものである。
【0002】
【従来の技術】従来より、配線基板上に電子部品を実装
するための様々な方法が開発され、使用されている。例
えば、図10は、特開平8−8299号公報に開示され
た、従来の電子回路装置の断面構成を示している。同図
に示す装置では、絶縁性の配線基板3上に配線パターン
4が形成され、入力端子、出力端子それぞれにバンプ5
が形成された電子部品2が、そのバンプ5を配線パター
ン4と接合させて、この配線基板3上に実装されてい
る。
【0003】この従来の装置の場合、電子部品2の下面
部全体に接合材7(例えば、熱硬化性樹脂や異方性導電
性樹脂)を用いて、これらの樹脂の熱硬化作用によっ
て、電子部品2と配線基板3とを一体固定している。そ
の結果、バンプ5と配線基板3上の配線パターン4との
間に電気的な接続が形成される。なお、接合材7とし
て、特に異方性導電性樹脂を用いた場合、その導電性粒
子を介して、バンプ5と配線パターン4とを導通させる
ことになる。
【0004】異方性導電性樹脂6は、多くの場合、フィ
ルム形状にして使用されるため、特にACF(anis
otropic conductive film)と
呼ばれる。この樹脂については、ペースト状よりもフィ
ルム状にして使用する方が、以下の利点がある。 (1)樹脂自体の作業場での管理が容易である。 (2)樹脂厚を均一にできる。 (3)作業工程が簡素化できる。 (4)導電性粒子を均一化しやすく、補足粒子数を安定
化できる。
【0005】また、異方性導電性樹脂6は、フィルム状
にするためには、その粘度を高くする必要があり、多く
の場合、1000Pa・s以上となる。
【0006】
【発明が解決しようとする課題】しかしながら、上記従
来の電子回路装置には、以下に述べるような問題があ
る。すなわち、フィルム状の異方性導電性樹脂(AC
F)は、その形状がシート状であり、粘度が高いため、
図11の(a)に示すように、ACF20を貼り付けた
状態では、配線基板3上の配線パターン4の凸凹に空気
が封じ込まれ、それがボイド40となる。この場合、ボ
イド40は、図11の(b)に示すように、半導体チッ
プ2を実装したときにも外部へ押し出されず、そのま
ま、基板上に残存することになる。
【0007】なお、このようなボイドは、金属基板、A
LIVH基板、およびセラミック基板に多く発生する傾
向にある。
【0008】そして、このボイドに起因して、リフロー
時にクラックが発生したり、その発生を誘発するため、
電子回路装置の耐吸湿リフロー試験等の信頼性を確保す
ることが難しいという問題がある。
【0009】また、基板上に多数の半導体チップを接合
するMCM(multi−chipmodule)の場
合には、チップの配置制約があるため、チップをモジュ
ール内に分散して配置することになるので、工法制約
上、チップの寸法以上のACFが必要となり、部材コス
トがかさむという問題がある。
【0010】本発明は、上述の課題に鑑みてなされたも
ので、その目的とするところは、電子回路装置の製造コ
ストを安価に抑えるとともに、リフロー時のクラック発
生が全くない、信頼性の高い電子回路装置を提供するこ
とである。
【0011】また、本発明のさらなる目的は、リフロー
時におけるクラックの発生を抑制しつつ、製造コストを
安価にできる電子回路装置の製造方法を提供することで
ある。
【0012】
【課題を解決するための手段】上記の目的を達成するた
め、本発明は、1あるいはそれ以上の電子部品が基板上
に搭載され、この基板上に設けた配線パターンと上記電
子部品の接続端子であるバンプとが電気的な接続を維持
している電子回路装置において、上記バンプおよび配線
パターンを包囲するよう異方性導電性樹脂を充填し、こ
の異方性導電性樹脂の熱硬化によって、上記バンプと配
線パターンとの電気的な接続を維持するとともに、上記
電子部品と上記基板とを接合する。
【0013】好ましくは、上記異方性導電性樹脂が、上
記バンプとの接続に係る上記配線パターン全体を覆うよ
う上記基板上に滴下されるペースト状の樹脂である。ま
た、好ましくは、上記異方性導電性樹脂が、上記バンプ
との接続に係る上記配線パターンの幅に合わせて、この
配線パターン上に積層された所定厚のペースト状の樹脂
である。
【0014】本発明に係る電子回路装置は、さらに、上
記バンプおよび配線パターン周辺以外の上記基板上の所
定領域に、上記異方性導電性樹脂とは異なる熱硬化樹脂
を充填する。
【0015】他の発明は、1あるいはそれ以上の電子部
品が基板上に搭載され、この基板上に設けた配線パター
ンと上記電子部品の接続端子であるバンプとが電気的な
接続を維持している電子回路装置において、少なくとも
上記電子部品の所定面の面積に等しい上記基板上の範囲
に熱硬化樹脂を充填し、この樹脂の熱硬化によって、上
記バンプと配線パターンとの電気的な接続を維持すると
ともに、上記電子部品と上記基板とを接合する。
【0016】また、他の発明は、1あるいはそれ以上の
電子部品が基板上に搭載され、この基板上に設けた配線
パターンと上記電子部品の接続端子であるバンプとが電
気的な接続を維持している電子回路装置の製造方法にお
いて、上記バンプおよび配線パターン近傍の上記基板上
にペースト状の異方性導電性樹脂を充填する充填工程
と、上記配線パターンと上記バンプとの位置を合わせて
上記基板上に上記電子部品を載置する工程と、上記充填
された異方性導電性樹脂を熱硬化させる工程とを備え、
上記異方性導電性樹脂の熱硬化によって、上記バンプと
配線パターンとの電気的な接続を維持するとともに、上
記電子部品と上記基板とを接合する。
【0017】好ましくは、上記充填工程は、上記バンプ
との接続に係る上記配線パターン全体を覆うよう上記基
板上に上記異方性導電性樹脂を滴下する。また、上記充
填工程は、上記バンプとの接続に係る上記配線パターン
の幅に合わせて、この配線パターン上に上記異方性導電
性樹脂を所定厚で積層させる。
【0018】また、好ましくは、他の発明に係る電子回
路装置の製造方法は、さらに、上記バンプおよび配線パ
ターン周辺以外の上記基板上の所定領域に、上記異方性
導電性樹脂とは異なる熱硬化樹脂を充填する工程を備え
る。
【0019】さらに他の発明によれば、1あるいはそれ
以上の電子部品が基板上に搭載され、この基板上に設け
た配線パターンと上記電子部品の接続端子であるバンプ
とが電気的な接続を維持している電子回路装置の製造方
法において、少なくとも上記電子部品の所定面の面積に
等しい上記基板上の範囲に熱硬化樹脂を充填する工程
と、上記配線パターンと上記バンプとの位置を合わせて
上記基板上に上記電子部品を載置する工程と、上記充填
された熱硬化樹脂を熱硬化させる工程とを備え、上記熱
硬化樹脂の熱硬化によって、上記バンプと配線パターン
との電気的な接続を維持するとともに、上記電子部品と
上記基板とを接合する。
【0020】
【発明の実施の形態】以下、添付図面を参照して、本発
明に係る実施の形態について説明する。 実施の形態1.図1は、本発明の実施の形態1に係る電
子回路装置の断面構成を示す図である。同図に示すよう
に、本電子回路装置の配線基板3上には、フリップチッ
プ実装方式で半導体チップ2が実装されている。なお、
配線基板3は、絶縁性基板上に、所定の電子回路に応じ
た配線パターン4を形成したものである。また、この絶
縁性基板としては、例えば、ガラスクロスやガラスフィ
ラー、アラミド樹脂等の充填材に、エポキシ樹脂やイミ
ド樹脂等の形成材を含浸させたものを使用する。
【0021】本実施の形態に係る電子回路装置では、そ
の電気接合部にペースト状の異方性導電性樹脂(AC
P)30を使用する。すなわち、図1に示すように、電
子部品としての半導体チップ2の下面の一部分におい
て、バンプ5と配線パターン4の周囲にだけ異方性導電
性樹脂30を塗布し、その樹脂に分散させた導電性粒子
を介して、それらの間を電気的に導通させる。なお、バ
ンプ5そのものは、電気伝導度の高い導電性材料、例え
ば、金あるいは銅等で構成されている。
【0022】このペースト状の異方性導電性樹脂30の
粘度は、通常、10〜40Pa・s程度であるため、異
方性導電性樹脂30を塗布した際に空気を巻き込んで
も、配線パターン4と配線基板3との隙間に存在するボ
イドが、フリップチップ実装時に外部へ押し出され、基
板上からはボイドが消滅する。
【0023】なお、上記従来の装置のように、フィルム
状の異方性導電性樹脂を配線基板に貼り付け、それをバ
ンプと配線パターンとの接合に使用した場合、配線パタ
ーン、配線基板、異方性導電性樹脂の隙間にボイドが封
じ込まれる。そして、このようなボイドの発生は、使用
する異方性導電性樹脂の粘度(フィルム状の異方性導電
性樹脂の粘度は1000Pa・s以上で、ペースト状の
異方性導電性樹脂のそれは、10〜40Pa・s程度)
に大きく関係する。そこで、フィルム状にした場合の制
約や作業性を考慮して、本実施の形態に係る装置では、
上述したペースト状の異方性導電性樹脂30の有する粘
度が妥当となる。
【0024】そこで、以下、本実施の形態に係る電子回
路装置を製造する方法について説明する。 <第1の方法>図4は、本実施の形態に係る電子回路装
置を製造する第1の方法を、その工程順に示している。
すなわち、同図の(a)では、配線基板3全体を60゜
C程度に加熱する。また、続く同図(b)の工程では、
配線基板3上の配線パターン4を覆うように、ディスペ
ンサ50によって異方性導電性樹脂(ACP)30を滴
下塗布する。
【0025】なお、この場合、ディスペンサ50自体を
加熱して、ACP30を約40゜Cに暖めて使用しても
よい。そして、図4の(c)に示す工程では、上記の工
程で滴下したACP30の上に、バンプ5と配線パター
ン4とが一致するよう半導体チップ2を載置し、そのチ
ップに圧力をかけたり、加熱することで、半導体チップ
2と配線基板3とを接合する。
【0026】<第2の方法>図5は、本実施の形態に係
る電子回路装置を製造する第2の方法を工程順に示して
いる。同図の(a)では、配線基板3を約60゜Cに加
熱する。同図(b)の工程では、配線パターン4に対応
する部分が開口したメタルマスク51を、配線基板3上
に置く(これらの開口部を、参照符号53a,53bで
示す)。そして、同図の(c)において、スキージ52
によって、これら、メタルマスク51の開口部にACP
30を充填する。
【0027】図5の(d)に示す工程では、配線基板3
と垂直方向に低速で、配線基板3からメタルマスク51
を引き離す。その結果、配線パターン4上には、その幅
に一致した、一定量のACP30が残される。そして、
同図(e)の工程では、配線パターン4上に印刷された
ACP30の上に半導体チップ2を置き、そのチップに
圧力をかけたり、加熱することで、半導体チップ2と配
線基板3とを接合する。
【0028】以上説明したように、本実施の形態によれ
ば、半導体チップと配線基板の電気接合部にペースト状
の異方性導電性樹脂(ACP)を使用することで、局部
的に樹脂を配するとともに、その樹脂厚を均一にでき、
接合部周辺にボイドが発生しても、それらが容易に押し
出されるため、ボイドが原因となる、例えば、リフロー
時のクラック発生を抑制することができる。
【0029】また、本実施の形態によれば、電気接合部
において、配線パターン幅に合わせて、部分的にペース
ト状の異方性導電性樹脂(ACP)を使用することで、
高価な異方性導電性樹脂の使用量を、極力少量に抑える
ことができ、結果として、低コストで電子回路装置を生
産できる。
【0030】実施の形態2.以下、本発明の実施の形態
2に係る電子回路装置について説明する。図2は、本発
明の実施の形態2に係る電子回路装置の断面構成を示す
図である。なお、同図に示す装置において、上記実施の
形態1に係る装置と同一構成要素には同一符号を使用す
る。
【0031】本実施の形態に係る電子回路装置の配線基
板3上には、フリップチップ実装方式で半導体チップ2
が実装されている。また、配線基板3は、絶縁性の基板
上に、所定の電子回路に応じた配線パターン4が形成さ
れてなるものである。
【0032】なお、ここでも、絶縁性基板として、例え
ば、ガラスクロスやガラスフィラー、アラミド樹脂等の
充填材に、エポキシ樹脂やイミド樹脂等の形成材を含浸
させたものを使用する。
【0033】本実施の形態に係る電子回路装置では、図
2に示すように、配線パターン4とバンプ5の周辺にペ
ースト状の異方性導電性樹脂(ACP)30を使用し、
それら以外の部分には、熱硬化性樹脂6を充填する。な
お、ペースト状の異方性導電性樹脂30の粘度やボイド
の消滅等については、上記実施の形態1における場合と
同じであるため、ここでは、それらの説明を省略する。
【0034】次に、本実施の形態に係る電子回路装置を
製造する方法について説明する。 <第1の方法>図6は、本実施の形態に係る電子回路装
置を製造する第1の方法を工程順に示している。同図の
(a)では、配線基板3を約60゜Cに加熱する。
(b)に示す工程では、配線パターン4を覆うように、
ディスペンサ50aによって、異方性導電性樹脂(AC
P)30を滴下塗布する。なお、この場合、ディスペン
サ50a自体を加熱して、ACP30を約40゜Cに暖
めて使用してもよい。
【0035】図6の(c)に示す工程では、配線基板3
上において、上記の(b)に示す工程で滴下したACP
30以外の部分に、ディスペンサ50bによって、熱硬
化樹脂6を滴下塗布する。なお、この場合においても、
ディスペンサ50b自体を加熱して、熱硬化樹脂6を約
40゜Cに暖めて使用してもよい。
【0036】図6(d)の工程では、上記(b),
(c)に係る工程でそれぞれ滴下したACP30および
熱硬化樹脂6の上に、バンプ5と配線パターン4とが一
致するよう半導体チップ2を置く。そして、この半導体
チップ2に圧力を加えたり、加熱することで、半導体チ
ップ2と配線基板3とを接合する。
【0037】<第2の方法>図7は、本実施の形態に係
る電子回路装置を製造する第2の方法を工程順に示して
いる。なお、同図(a)〜(d)に示す工程は、図5に
示す、上記実施の形態1に係る「第2の方法」と同じ工
程を含んでいる。すなわち、図7(a)の工程では、配
線基板3を約60゜Cに加熱し、(b)の工程では、配
線パターン4に対応する部分が開口したメタルマスク5
1を、配線基板3上に置く。そして、同図(c)の工程
において、スキージ52によって、メタルマスク51の
開口部53a,53bにACP30を充填する。
【0038】図7(d)の工程では、配線基板3に垂直
にゆっくりと、配線基板3からメタルマスク51を引き
離すことで、配線パターン4上に、その幅に一致した一
定量のACP30が残留する。そして、同図(e)の工
程では、配線基板3上の、配線パターン4上に印刷され
たACP30以外の部分に、ディスペンサ50bで、熱
硬化樹脂6を滴下塗布する。なお、この場合、ディスペ
ンサ50b自体を加熱して、熱硬化樹脂6を約40゜C
に暖めて使用してもよい
【0039】最終工程である図7(f)の工程では、配
線パターン4上に印刷されたACP30の上に、バンプ
5と配線パターン4とが一致するよう半導体チップ2を
置く。そして、その半導体チップ2に圧力をかけたり、
加熱することで、半導体チップ2と配線基板3とを接合
する。
【0040】以上説明したように、本実施の形態によれ
ば、半導体チップと配線基板の接合部において、配線パ
ターンとバンプの周辺に、部分的にペースト状の異方性
導電性樹脂(ACP)を使用し、それ以外の接合部に
は、熱硬化性樹脂を充填することで、半導体チップと配
線基板の接着強度が増すとともに、樹脂厚を均一にでき
るため、接合部周辺にボイドが発生しても、それらが外
部へ押し出され、リフロー時のクラック発生を抑制でき
る。
【0041】また、本実施の形態においても、配線パタ
ーン幅に合わせてペースト状の異方性導電性樹脂を使用
することで、高価な異方性導電性樹脂の使用量を、極力
少量に抑えることができ、低コストで電子回路装置を生
産できる。
【0042】実施の形態3.以下、本発明の実施の形態
3に係る電子回路装置について説明する。図3は、本発
明の実施の形態3に係る電子回路装置の断面構成を示す
図である。なお、同図に示す装置において、上記実施の
形態1に係る装置と同一構成要素には同一符号を使用す
る。
【0043】図3に示す、本実施の形態に係る電子回路
装置は、配線基板3上に、半導体チップ2がフリップチ
ップ実装方式で実装されている。この配線基板3は、絶
縁性基板上に、所定の電子回路に応じた配線パターン4
が形成されてなるものである。なお、絶縁性基板として
の配線基板3の材質は、上記実施の形態1,2に係る基
板と同じ材質が使用されているため、ここでは、それら
の説明を省略する。
【0044】図3に示す電子回路装置では、半導体チッ
プ2の下面全体に、液状あるいはフィルム状の熱硬化性
樹脂6が充填されている。つまり、半導体チップ2は、
バンプ5を含めて、チップの下面全体が、そこに充填さ
れた熱硬化性樹脂6を介して配線基板3に接合されてい
る。
【0045】そこで、この電子回路装置を製造する方法
を説明する。図8は、本装置の一製造方法を示してお
り、同図(a)では、配線基板3を約60゜C程度に加
熱し、同図(b)では、基板上の配線パターン4および
それらの間に、ディスペンサ50で熱硬化性樹脂6を滴
下塗布する。この場合、ディスペンサ50自体を加熱し
て、熱硬化性樹脂6を約40゜Cに暖めて使用してもよ
い。
【0046】図8(c)の工程では、上記工程で滴下し
た熱硬化性樹脂6の上に半導体チップ2を置き、それに
加圧したり加熱することで、半導体チップ2と配線基板
3とを接合する。
【0047】また、本電子回路装置を製造する他の方法
として、図9に示す方法がある。すなわち、図9(a)
では、配線基板3を約60゜Cに加熱し、同図(b)で
は、配線パターン4を含む、基板上の一定領域を網羅す
る開口部55を有するメタルマスク54を配線基板3上
に置く。すなわち、開口部55の寸法は、搭載する部品
サイズと同等であることが望ましい。例えば、同図
(d)に示すように、搭載部品の最外部と熱硬化性樹脂
6との距離は、1mmを目安にする。この距離が長いと
樹脂がはい上がり、それが実装ツールやチップ上面に付
着して、それらを汚したりするという問題がある。ま
た、逆に距離が短い場合、フィレットができず、信頼性
の確保が難しくなる。
【0048】図9(c)の工程では、スキージ52によ
って、メタルマスク54の開口部55全体に熱硬化性樹
脂6を充填する。続く、図9(d)の工程で、メタルマ
スク54を低速で配線基板3から離す。その結果、配線
基板3上には、この開口部55の大きさに相当する面積
で、配線パターン4を覆うように熱硬化性樹脂6が塗布
される。
【0049】そして、図9(e)の工程において、バン
プ5と配線パターン4とが一致するよう、熱硬化性樹脂
6上に半導体チップ2を載置し、そのチップに圧力を加
えたり加熱することで、半導体チップ2と配線基板3と
を接合する。
【0050】このように、本実施の形態によれば、半導
体チップの下面全体において、基板上の配線パターンを
覆うよう一定領域に熱硬化性樹脂を塗布することで、高
価な異方性導電性樹脂を使用しなくても、低コストで電
子回路装置を生産できる。
【0051】また、半導体チップの下面全体が接合部に
なるよう熱硬化性樹脂を充填することで、半導体チップ
と配線基板との接着強度が増し、同時にリフロー時のク
ラック発生を抑制することができ、さらには、熱硬化性
樹脂を均一に塗布することで、ボイドの混入が防げ、電
子回路装置の信頼性が向上する。
【0052】
【発明の効果】本発明によれば、基板上に搭載された電
子部品の接続端子であるバンプと配線パターンとを包囲
するよう異方性導電性樹脂を充填し、この樹脂の熱硬化
によって、バンプと配線パターンとの電気的な接続を維
持するとともに、電子部品と上記基板とを接合すること
で、配線パターン間の隙間に封じ込まれるボイドを減少
させ、リフロー時のクラック等の発生を抑えて、電子回
路装置の信頼性を向上させることができる。
【0053】また、ペースト状の異方性導電性樹脂を、
バンプとの接続に係る配線パターン全体を覆うよう基板
上に滴下したり、あるいは、バンプとの接続に係る配線
パターンの幅に合わせて、この配線パターン上に所定厚
で積層することで、使用する樹脂の材料コストを低減で
きる。
【0054】さらに、バンプおよび配線パターン周辺以
外の基板上の所定領域に、異方性導電性樹脂とは異なる
熱硬化樹脂を充填することで、電子部品と基板との接合
強度を増大させることが可能となる。
【0055】他の発明によれば、基板上に搭載された電
子部品の接続端子であるバンプと配線パターンとが電気
的な接続を維持している電子回路装置において、少なく
とも電子部品の所定面の面積に等しい基板上の範囲に熱
硬化樹脂を充填し、この樹脂の熱硬化によって、バンプ
と配線パターンとの電気的な接続を維持するとともに、
電子部品と基板とを接合することで、半導体チップと配
線基板との接着強度を増大させ、かつ、低コストで電子
回路装置を生産できる。
【0056】また、他の発明によれば、基板上に搭載し
た電子部品の接続端子であるバンプと配線パターンとが
電気的な接続を維持している電子回路装置を製造する方
法において、バンプおよび配線パターン近傍の基板上に
ペースト状の異方性導電性樹脂を充填し、充填された異
方性導電性樹脂の熱硬化によって、バンプと配線パター
ンとの電気的な接続を維持し、電子部品と上記基板とを
接合することで、配線パターン間の隙間に封じ込まれる
ボイドを減少させ、リフロー時のクラック等の発生を抑
えた、信頼性の高い電子回路装置の製造方法を提供でき
る。
【0057】好ましくは、他の発明に係る充填工程が、
バンプとの接続に係る配線パターン全体を覆うよう基板
上にペースト状の異方性導電性樹脂を滴下したり、バン
プとの接続に係る配線パターンの幅に合わせて、この配
線パターン上にペースト状の異方性導電性樹脂を所定厚
で積層させることで、電子回路装置の製造に要する樹脂
の材料コストを低減できる。
【0058】また、好ましくは、他の発明に係る電子回
路装置の製造方法は、さらに、バンプおよび配線パター
ン周辺以外の基板上の所定領域に、異方性導電性樹脂と
は異なる熱硬化樹脂を充填する工程を備えることで、電
子部品と基板との接合強度を増大できる。
【0059】さらに他の発明によれば、基板上に搭載さ
れた電子部品の接続端子であるバンプと配線パターンと
が電気的な接続を維持している電子回路装置の製造方法
において、少なくとも電子部品の所定面の面積に等しい
基板上の範囲に熱硬化樹脂を充填する工程と、充填され
た熱硬化樹脂を熱硬化させる工程とを備え、この熱硬化
樹脂の熱硬化によって、バンプと配線パターンとの電気
的な接続を維持するとともに、電子部品と基板とを接合
することで、電子部品と配線基板との接着強度を増大さ
せ、低コストで電子回路装置を生産できる。
【図面の簡単な説明】
【図1】 本発明の実施の形態1に係る電子回路装置の
断面構成を示す図である。
【図2】 本発明の実施の形態2に係る電子回路装置の
断面構成を示す図である。
【図3】 本発明の実施の形態3に係る電子回路装置の
断面構成を示す図である
【図4】 実施の形態1に係る電子回路装置を製造する
第1の方法を示す図である。
【図5】 実施の形態1に係る電子回路装置を製造する
第2の方法を示す図である。
【図6】 実施の形態2に係る電子回路装置を製造する
第1の方法を示す図である。
【図7】 実施の形態2に係る電子回路装置を製造する
第2の方法を示す図である。
【図8】 実施の形態3に係る電子回路装置を製造する
第1の方法を示す図である。
【図9】 実施の形態3に係る電子回路装置を製造する
第2の方法を示す図である。
【図10】 従来の電子回路装置の断面構成を示す図で
ある。
【図11】 従来の電子回路装置における問題点を説明
するための図である。
【符号の説明】
2…半導体チップ、3…配線基板、4…配線パターン、
5…バンプ、6…熱硬化性樹脂、7…接合材、20…フ
ィルム状の異方性導電性樹脂(ACF)、30…ペース
ト状の異方性導電性樹脂(ACP)、40…ボイド、5
0,50a,50b,52…ディスペンサ、51,54
…メタルマスク、52…スキージ、53a,53b,5
5…開口部

Claims (10)

    【特許請求の範囲】
  1. 【請求項1】 1あるいはそれ以上の電子部品が基板上
    に搭載され、この基板上に設けた配線パターンと前記電
    子部品の接続端子であるバンプとが電気的な接続を維持
    している電子回路装置において、 前記バンプおよび配線パターンを包囲するよう異方性導
    電性樹脂を充填し、この異方性導電性樹脂の熱硬化によ
    って、前記バンプと配線パターンとの電気的な接続を維
    持するとともに、前記電子部品と前記基板とを接合する
    ことを特徴とする電子回路装置。
  2. 【請求項2】 前記異方性導電性樹脂は、前記バンプと
    の接続に係る前記配線パターン全体を覆うよう前記基板
    上に滴下されるペースト状樹脂であることを特徴とする
    請求項1記載の電子回路装置。
  3. 【請求項3】 前記異方性導電性樹脂は、前記バンプと
    の接続に係る前記配線パターンの幅に合わせて、この配
    線パターン上に積層された所定厚のペースト状樹脂であ
    ることを特徴とする請求項1記載の電子回路装置。
  4. 【請求項4】 さらに、前記バンプおよび配線パターン
    周辺以外の前記基板上の所定領域に、前記異方性導電性
    樹脂とは異なる熱硬化樹脂を充填することを特徴とする
    請求項1乃至3のいずれかに記載の電子回路装置。
  5. 【請求項5】 1あるいはそれ以上の電子部品が基板上
    に搭載され、この基板上に設けた配線パターンと前記電
    子部品の接続端子であるバンプとが電気的な接続を維持
    している電子回路装置において、 少なくとも前記電子部品の所定面の面積に等しい前記基
    板上の範囲に熱硬化樹脂を充填し、この樹脂の熱硬化に
    よって、前記バンプと配線パターンとの電気的な接続を
    維持するとともに、前記電子部品と前記基板とを接合す
    ることを特徴とする電子回路装置。
  6. 【請求項6】 1あるいはそれ以上の電子部品が基板上
    に搭載され、この基板上に設けた配線パターンと前記電
    子部品の接続端子であるバンプとが電気的な接続を維持
    している電子回路装置の製造方法において、 前記バンプおよび配線パターン近傍の前記基板上にペー
    スト状の異方性導電性樹脂を充填する充填工程と、 前記配線パターンと前記バンプとの位置を合わせて前記
    基板上に前記電子部品を載置する工程と、 前記充填された異方性導電性樹脂を熱硬化させる工程と
    を備え、 前記異方性導電性樹脂の熱硬化によって、前記バンプと
    配線パターンとの電気的な接続を維持するとともに、前
    記電子部品と前記基板とを接合することを特徴とする電
    子回路装置の製造方法。
  7. 【請求項7】 前記充填工程は、前記バンプとの接続に
    係る前記配線パターン全体を覆うよう前記基板上に前記
    異方性導電性樹脂を滴下することを特徴とする請求項6
    記載の電子回路装置の製造方法。
  8. 【請求項8】 前記充填工程は、前記バンプとの接続に
    係る前記配線パターンの幅に合わせて、この配線パター
    ン上に前記異方性導電性樹脂を所定厚で積層させること
    を特徴とする請求項6記載の電子回路装置の製造方法。
  9. 【請求項9】 さらに、前記バンプおよび配線パターン
    周辺以外の前記基板上の所定領域に、前記異方性導電性
    樹脂とは異なる熱硬化樹脂を充填する工程を備えること
    を特徴とする請求項6乃至8のいずれかに記載の電子回
    路装置の製造方法。
  10. 【請求項10】 1あるいはそれ以上の電子部品が基板
    上に搭載され、この基板上に設けた配線パターンと前記
    電子部品の接続端子であるバンプとが電気的な接続を維
    持している電子回路装置の製造方法において、 少なくとも前記電子部品の所定面の面積に等しい前記基
    板上の範囲に熱硬化樹脂を充填する工程と、 前記配線パターンと前記バンプとの位置を合わせて前記
    基板上に前記電子部品を載置する工程と、 前記充填された熱硬化樹脂を熱硬化させる工程とを備
    え、 前記熱硬化樹脂の熱硬化によって、前記バンプと配線パ
    ターンとの電気的な接続を維持するとともに、前記電子
    部品と前記基板とを接合することを特徴とする電子回路
    装置の製造方法。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6388321B1 (en) * 1999-06-29 2002-05-14 Kabushiki Kaisha Toshiba Anisotropic conductive film and resin filling gap between a flip-chip and circuit board
JP2007294916A (ja) * 2006-03-31 2007-11-08 Brother Ind Ltd 接続構造、およびバンプの形成方法等
KR100823699B1 (ko) 2006-11-29 2008-04-21 삼성전자주식회사 플립칩 어셈블리 및 그 제조 방법
US10008432B2 (en) 2015-08-11 2018-06-26 Socionext Inc. Semiconductor device, manufacturing method thereof, and electronic apparatus

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6388321B1 (en) * 1999-06-29 2002-05-14 Kabushiki Kaisha Toshiba Anisotropic conductive film and resin filling gap between a flip-chip and circuit board
JP2007294916A (ja) * 2006-03-31 2007-11-08 Brother Ind Ltd 接続構造、およびバンプの形成方法等
KR100823699B1 (ko) 2006-11-29 2008-04-21 삼성전자주식회사 플립칩 어셈블리 및 그 제조 방법
US7821139B2 (en) 2006-11-29 2010-10-26 Samsung Electronics Co., Ltd. Flip-chip assembly and method of manufacturing the same
US10008432B2 (en) 2015-08-11 2018-06-26 Socionext Inc. Semiconductor device, manufacturing method thereof, and electronic apparatus

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