JP2007294916A - 接続構造、およびバンプの形成方法等 - Google Patents
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Abstract
【解決手段】セラミックス配線板10に設けられた基板側パッド14とLSIパッケージ20に設けられたバンプパッド21とが、導電性材料の粒子を含む異方性導電ペーストにより形成されたバンプ15により接続されている。このような構成によれば、半田バンプと比べて柔らかい異方性導電ペーストが使用されているため、バンプ15と基板側パッド14との界面にかかる応力が緩和される。このため、表面凹凸や反りが大きく、バンプ15と基板側パッド14との接続部分にストレスが比較的発生しやすいセラミックス配線板10を用いた場合であっても、接続信頼性を確保できる。
【選択図】図1
Description
以下、本発明を具体化した第1実施形態について、図1〜図5を参照しつつ詳細に説明する。図1には、本実施形態の回路基板1(部品搭載基板)の部分拡大断面図を示した。回路基板1は、セラミックス配線板10(基板)にLSIパッケージ20(電子部品)を搭載したものである。
以下、本発明の第2実施形態について、図6〜図8を参照しつつ説明する。本実施形態の第1実施形態との主たる相違点は、バンプ31に導体膜34が設けられている点にある。なお、第1実施形態と同様の構成には同一の符号を付して説明を省略する。
以下、本発明の第3実施形態について、図9〜図11を参照しつつ説明する。本実施形態の第1実施形態との主たる相違点は、バンプ41が、第1の異方性導電ペーストP1により形成された基体42(第1部材)と、この第1の異方性導電ペーストP1よりも導電性材料の密度が高い第2の異方性導電ペーストP2により形成された高密度部43(第2部材、貫通部)とで構成されている点にある。なお、第1実施形態と同様の構成には同一の符号を付して説明を省略する。
以下、本発明の第4実施形態について、図12〜図14を参照しつつ説明する。本実施形態の第1実施形態との主たる相違点は、導電性材料の密度が異なる複数種の異方性導電ペーストPA、PB、PC、PDにより形成された複数種のバンプ51が設けられている点にある。なお、第1実施形態と同様の構成には同一の符号を付して説明を省略する。
以下、本発明の第5実施形態について、図15A〜図15Eを参照しつつ説明する。本実施形態の第1実施形態との主たる相違点は、バンプ61が、第1の異方性導電ペーストP1により形成された高密度部62(第1部材)と、第1の異方性導電ペーストよりも導電性材料の密度が低い第2の異方性導電ペーストP2により形成された基体63(第2部材)とで構成される点にある。さらに、高密度部62がバンプ61を貫通するように形成されていない点、つまり、高密度部62は基体63に覆われており、LSIパッケージ20のバンプパッド21に接触していない点が異なる。なお、第1実施形態と同様の構成には同一の符号を付して説明を省略する。
(1)セラミックス配線板
セラミックス配線板としては、セラミックスからなる複数の絶縁層と所定のパターンをなす導体層とが交互に積層され、層間がビアホールにより接続された周知の構造の多層セラミックス配線板を使用した。なお、このセラミックス配線板の表面には複数個の基板側パッドが形成され、各基板側パッドはビアホールおよび内層の導体層を介してセラミックス配線板の裏面側まで導通している。
異方性導電ペーストとしては、以下に示す6種類を調整した。
<予備実験>
セラミックス配線板の表面に研磨、洗浄等の表面処理を施した。このセラミックス配線板の基板側パッド上に、40℃でスクリーン印刷法により異方性導電ペーストAを印刷し、直径40〜650μmの円盤形のパターンを形成した。なお、パターンの高さは30μmとした、このパターンを150℃で40秒加熱し、次いで180℃で15秒加熱して異方性導電ペーストを硬化させ、バンプを形成した。
セラミックス配線板の表面に研磨、洗浄等の表面処理を施した。このセラミックス配線板の基板側パッド上に、40℃でスクリーン印刷法により異方性導電ペーストAを印刷し、直径300μm、高さ30μmの円盤形のパターンを形成した。このパターンを150℃で40秒加熱し、次いで180℃で15秒加熱して硬化させ、バンプを形成した。
異方性導電ペーストBを用いて、実施例1−1と同様にしてバンプを形成し、接触抵抗を測定した。
セラミックス配線板の表面に研磨、洗浄等の表面処理を施した。このセラミックス配線板の基板側パッド上に、40℃でスクリーン印刷法により異方性導電ペーストAを印刷し、直径300μm、高さ30μmの円盤形のパターンを形成した。このパターンを150℃で40秒加熱し、次いで180℃で15秒加熱して硬化させ、バンプの基体を形成した。次に、基体の上面側からレーザ照射を行うことにより、直径5μmの貫通孔を形成した。次いで、基板側パッドを一方の電極として電気メッキを行うことにより、貫通孔内に銅を充填して、導体部を形成した。さらに、導体部の上端面に無電解メッキによりNi/Auの保護膜を付けた。形成したバンプについて、実施例1−1と同様にして接触抵抗を測定した。
異方性導電ペーストBを用いて、実施例2−1と同様にしてバンプを形成し、接触抵抗を測定した。
セラミックス配線板の表面に研磨、洗浄等の表面処理を施した。このセラミックス配線板の基板側パッド上に、40℃でスクリーン印刷法により異方性導電ペーストBを印刷し、外径300μm、高さ30μmであって内径が異なる複数種の円環形のパターンを形成した。形成したパターンを150℃で40秒加熱し、次いで180℃で15秒加熱して硬化させ、バンプの基体を形成した。次いで、貫通孔の内部にスクリーン印刷法により異方性導電ペーストCを充填した。充填後のペーストを150℃で40秒加熱し、次いで180℃で15秒加熱して硬化させ、高密度部を形成した。形成したバンプについて、実施例1−1と同様にして接触抵抗を測定した。
セラミックス配線板の表面に研磨、洗浄等の表面処理を施した。このセラミックス配線板の基板側パッド上に、40℃でスクリーン印刷法により異方性導電ペーストB、D、E、Fをそれぞれ印刷し、外径300μm、内径30μm、高さ30μmの円盤形のパターンを形成した。このパターンを150℃で40秒加熱し、次いで180℃で15秒加熱して硬化させ、バンプを形成した。形成された各バンプについて、実施例1−1と同様にして接触抵抗を測定した。
(1)予備実験
図16には、予備実験におけるバンプの荷重と接触抵抗値との関係を表すグラフを示した。なお、相対値は、接触抵抗の飽和値に対する測定値の値の比とする。接触抵抗値は荷重400g/mm2で飽和し、安定した電気的接続性を示すようになった。図17には、予備実験におけるバンプサイズと接触抵抗の飽和値との関係を表すグラフを示した。なお、横軸のバンプサイズはバンプの断面積の逆数で示した。バンプの断面積が減少するにつれて接触抵抗の飽和値が増大することが分かる。これより、微細なバンプほど荷重のばらつきによる接触抵抗の増大を抑制しなければならないといえる。
図18には、実施例1−1(ペーストA)および実施例1−2(ペーストB)における、バンプの荷重と接触抵抗値との関係を表すグラフを示した。導電性材料の密度が高い(使用する導電性材料の粒子径が大きい)ペーストBを用いたバンプの方が、接触抵抗が小さく導通性が良いことが分かる。
図19には、実施例2−1(ペーストA)および実施例2−2(ペーストB)における、バンプの荷重と接触抵抗値との関係を表すグラフを示した。接触抵抗の許容値を200mΩとすると、実施例2−1では約2.9g/mm2、実施例2−2では約2.6g/mm2以上の荷重をかければ足りる。図18との比較より、導体部を設けることによって接触抵抗が大きく低下し、導通性を著しく向上できることが分かる。
図20には、実施例3において、高密度部の径を50μm、100μm、150μm、200μmとした場合の、各バンプの荷重と接触抵抗値との関係を表すグラフを示した。なお、比較のため、高密度部を設けないバンプについての実験結果を併せて示した。高密度部を設けないバンプと比較して、高密度部を設けたバンプでは同じ荷重での接触抵抗値が低下しており、導通性が向上していることが分かる。また、高密度部の径が大きいほど接触抵抗値が低下していることが分かる。
図21には、実施例4において、異方性導電ペーストB、D、E、Fを用いて形成したバンプについての、各バンプの荷重と接触抵抗値との関係を表すグラフを示した。導電性材料の密度が高いペーストを用いたバンプほど、接触抵抗が小さくなることがわかる。
本発明の技術的範囲は、上記した実施形態によって限定されるものではなく、例えば、次に記載するようなものも本発明の技術的範囲に含まれる。
10…セラミックス配線板(基板)
14…基板側パッド(接続端子)
15、31、41、51…バンプ
16、32、42…基体部
16A、32A、42A…接続面
16B、42B…接続面
17、33…導体部
18、35、44…貫通孔
20…LSIパッケージ(電子部品)
21…バンプパッド(接続部)
34…導体膜
32B…露出面
43…高密度部(貫通部)
Claims (17)
- 基板に設けられた接続端子と電子部品に設けられた接続部とを電気的に接続する接続構造であって、
導電性材料の粒子を含む第1の異方性導電ペーストにより形成される第1部材と、第1部材とは導電性が異なる第2部材とによって形成されたバンプを介して前記接続端子と前記接続部とが接続されている接続構造。 - 第2部材は、導電性材料からなり、第1部材における前記接続端子との接続面から前記接続部との接続面に至るまで貫通形成されている請求項1に記載の接続構造。
- 前記バンプが、導電性材料により形成された導体膜を備え、この導体膜が第1部材において少なくとも前記接続端子または前記接続部との接続面を覆い、かつ第2部材と接続されるものである、請求項2に記載の接続構造。
- 前記導体膜が第1部材の露出面全体を覆うものである、請求項3に記載の接続構造。
- 第2部材は、第1の異方性導電ペーストとは導電性材料の密度が異なる第2の異方性導電ペーストからなり、第1部材における前記接続端子との接続面から前記接続部との接続面に至るまで貫通形成されている請求項1に記載の接続構造。
- 複数の前記接続端子とこれらの接続端子と対となる複数の前記接続部との間をそれぞれ接続する複数の前記バンプからなるバンプ群を備え、バンプ群が、互いに第2部材の径が異なる複数種のバンプで構成されている請求項5に記載の接続構造。
- 第1部材は接続端子上に円盤状に形成され、第2部材は、第1の異方性導電ペーストよりも導電性材料の密度が低い第2の異方性導電ペーストからなり、第1部材の上面及び側面を覆うように形成されている請求項1に記載の接続構造。
- 請求項1に記載の接続構造を備える部品搭載基板。
- 基板に設けられた接続端子と電子部品に設けられた接続部とを電気的に接続する接続構造であって、
複数の接続端子とこれらの接続端子と対となる複数の接続部との間をそれぞれ接続する複数のバンプからなるバンプ群を備え、バンプ群が、導電性材料の密度が異なる複数種の異方性導電ペーストにより形成された複数種のバンプで構成される接続構造。 - 請求項9に記載の接続構造を備える部品搭載基板。
- 基板の表面に設けられた接続端子上に、前記基板上に搭載される電子部品の表面に設けられた接続部と接続端子とを電気的に接続するためのバンプを形成する方法であって、
接続端子上に導電性材料の粒子を含む異方性導電ペーストをスクリーン印刷する印刷工程と、
印刷後の異方性導電ペーストを硬化する硬化工程とを備えるバンプ形成方法。 - 硬化後の前記異方性導電ペーストを貫通して前記接続端子に到達する貫通孔を形成する貫通孔形成工程と、
接続端子を一方の電極として利用して貫通孔に電気メッキにより導電性金属を充填することにより導体部を形成するメッキ工程とをさらに備える請求項11に記載のバンプ形成方法。 - 硬化後の前記異方性導電ペーストを貫通して前記接続端子に到達する貫通孔を形成する貫通孔形成工程と、
無電解メッキにより貫通孔に導電性金属を充填して導体部を形成するとともに異方性導電ペーストの表面に導電性金属からなる導体膜を形成する無電解メッキ工程とをさらに備える請求項11に記載のバンプ形成方法。 - 前記印刷工程において、前記異方性導電ペーストからなり、前記接続端子に到達する貫通孔を備えた基体がさらに形成され、
前記異方性導電ペーストとは導電性材料の密度が異なる第2の異方性導電ペーストをスクリーン印刷により前記貫通孔に充填して貫通部を形成する充填工程と、
充填後の第2の異方性導電ペーストを硬化する第2の硬化工程とをさらに備える請求項11に記載のバンプ形成方法。 - 前記基板の表面に複数の前記接続端子が設けられ、前記電子部品の表面に複数の前記接続部が設けられ、
前記印刷工程において、それぞれの接続端子に印刷される異方性導電ペーストに含まれる導電性材料の密度が互いに異なる請求項11に記載のバンプ形成方法。 - 前記印刷工程で印刷される異方性導電ペーストとは導電性材料の密度が異なる第2の異方性導電ペーストをスクリーン印刷する第2の印刷工程と、
第2の異方性導電ペーストを硬化する第2の硬化工程とをさらに備える請求項11に記載のバンプ形成方法。 - 基板上に電子部品を搭載した部品搭載基板の製造方法であって、
請求項11に記載のバンプ形成方法で形成されたバンプを備える前記基板を提供する基板提供工程と、
前記接続端子と前記接続部とがバンプを挟んで対向するように電子部品を基板上に位置合わせする位置合わせ工程と、
前記基板に前記電子部品を押圧して接合する接合工程とを備える部品搭載基板の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
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Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006099088 | 2006-03-31 | ||
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JP2007076029A JP4761164B2 (ja) | 2006-03-31 | 2007-03-23 | 接続構造、および部品搭載基板 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2007294916A true JP2007294916A (ja) | 2007-11-08 |
JP4761164B2 JP4761164B2 (ja) | 2011-08-31 |
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JP2007076029A Active JP4761164B2 (ja) | 2006-03-31 | 2007-03-23 | 接続構造、および部品搭載基板 |
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---|---|
JP (1) | JP4761164B2 (ja) |
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Date | Code | Title | Description |
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A621 | Written request for application examination |
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|
RD02 | Notification of acceptance of power of attorney |
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RD04 | Notification of resignation of power of attorney |
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A977 | Report on retrieval |
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A131 | Notification of reasons for refusal |
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A521 | Written amendment |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
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R150 | Certificate of patent or registration of utility model |
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