KR20080031107A - 반도체 장치 - Google Patents

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KR20080031107A
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KR
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low elastic
semiconductor device
elastic resin
external connection
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기요시 오이
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신꼬오덴기 고교 가부시키가이샤
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Abstract

본 발명은 플립 칩 본딩 및 언더필 수지에 의해서 외부 접속 패드 또는 외부 접속 단자에 본딩된 반도체 칩을 가지며, 자신의 크기를 증가시키지 않으면서, 언더필 수지로 인한 휨을 줄일 수 있는 반도체 장치를 제공한다. 저 탄성 수지 부재가 복수의 전극 패드가 형성되는 반도체 칩의 표면에 대향하여서 배치되고, 언더필 수지는 반도체 칩과 저 탄성 수지 부재 사이 및 전극 패드와 외부 접속 패드 사이에 충전된다.
Figure P1020070095687
언더필 수지, 플립 칩 본딩, 에폭시 수지

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것으로, 구체적으로는, 플립 칩 본딩 및 언더필 수지에 의해서 반도체 칩이 외부 접속 패드에 본딩된 반도체 장치에 관한 것이다.
도 1은 종래의 반도체 장치의 단면도이다. 도 1에서, 참조 부호 L은 기판(106)의 상부 표면(106A)과 반도체 칩(102) 사이의 거리(이하, "거리 J"라 함)를 지시한다.
도 1을 참조하면, 종래의 반도체 장치(100)는 배선 기판(101), 반도체 칩(102), 및 언더필 수지(103)를 가진다. 배선 기판(101)은 관통홀(107)이 형성되는 기판(106), 관통홀(107)에 형성된 관통 비아(108), 기판(106)의 상부 표면(106A)에 설치된 배선(109), 및 기판(106)의 하부 표면(106B)에 설치된 배선(111)을 가진다. 배선(109)은 관통 비아(108)에 의해서 배선(111)에 전기적으로 접속된다.
반도체 칩(102)은 복수의 전극 패드(113)를 가진다. 각각의 복수의 전극 패드(113)에는 내부 접속 단자(114)(구체적으로, 예를 들면 범프)가 설치된다. 전극 패드(113)는 내부 접속 단자(114)에 의해서 배선(109)에 전기적으로 접속된다. 즉, 반도체 칩(102)은 플립 칩 본딩에 의해서 배선(109)에 접속된다. 반도체 칩(102)과 기판(106) 사이의 거리 J를, 예를 들면 50㎛로 설정할 수 있다.
언더필 수지(103)는 배선 기판(101)과 반도체 칩(102) 사이의 공간을 채우도록 설치된다. 언더필 수지(103)는 전극 패드(113), 배선(109), 및 내부 접속 단자(114) 사이의 접속을 강화하는 수지이다. 기판(106)과 반도체 칩(102) 사이에 샌드위치된 언더필 수지(103)의 두께를, 예를 들면 50㎛로 설정할 수 있다.
상술한 바와 같이 구성된 종래의 반도체 장치(100)에서는, 반도체 칩(102)의 두께 및/또는 기판(106)의 두께가 줄어들 경우, 언더필 수지(103)의 응력의 영향하에서 반도체 장치(100)에 휨이 일어나는 문제가 발생한다. 예를 들면, 도 2에 나타낸 반도체 장치는 이러한 문제를 해결한 반도체 장치로서 이용될 수 있다.
도 2는 다른 종래의 반도체 장치의 단면도이다. 도 2에서는, 도 1에 나타낸 반도체 장치(100)와 동일 구성 부분에는 동일 참조 부호를 부가한다.
도 2를 참조하면, 종래의 반도체 장치(120)는 배선 기판(121), 반도체 칩(102, 125), 및 언더필 수지(103)를 가진다. 배선 기판(121)은 기판(122), 기판(122)의 상부 표면(122A)에 설치된 배선(123), 및 기판(122)의 하부 표면(122B)에 설치된 배선(124)을 가진다.
반도체 칩(102)은 각각의 전극 패드(113)에 설치된 내부 접속 단자(114)에 의해서 배선(123)에 전기적으로 접속된다. 반도체 칩(102)은 플립 칩 본딩에 의해서 배선(123)에 본딩된다.
반도체 칩(125)은 복수의 전극 패드(126)를 가진다. 각각의 복수의 전극 패드(126)는 내부 접속 단자(114)(구체적으로, 예를 들면 범프)를 가진다. 전극 패드(126)는 내부 접속 단자(114)에 의해서 배선(124)에 전기적으로 접속된다. 반도체 칩(125)은 플립 칩 본딩에 의해서 배선(124)에 본딩된다.
언더필 수지(103)는 배선 기판(121)의 상부 표면과 반도체 칩(102)의 사이의 공간, 및 배선 기판의 하부 표면(121)과 반도체 칩(125)의 사이의 공간을 충전하도록 설치된다.
상술한 바와 같이, 두개의 반도체 칩(102, 125)은 그들 사이에서 기판(122)을 샌드위치하면서, 서로 대향하여 배치된다. 언더필 수지(103)는 배선 기판(121)과 반도체 칩(102)의 사이, 및 배선 기판(121)과 반도체 칩(125)의 사이에 설치된다. 배선 기판(121)의 양면에 설치된 언더필 수지들(103)은 그 두께가 서로 실질적으로 동일하기 때문에, 배선 기판(121)의 양면에 설치된 언더필 수지들(103)의 응력은 서로 상쇄된다. 따라서, 언더필 수지(103)로 인한 반도체 기판(120)의 휨을 줄일 수 있다(예를 들면, 일본국 특허공개공보 : JP-A-11-265967호 참조).
그러나, 종래의 반도체 장치(120)는 언더필 수지(103)로 인한 반도체 장치(120)의 휨을 줄일 수 있지만, 반도체 칩(102, 125)이 배선 기판(121)의 양면에 설치되기 때문에, 반도체 장치(120)가 대형화하는 문제가 발생하였다.
본 발명의 예시적인 실시예들은 언더필 수지로 인한 휨의 정도를 줄일 수 있는 반도체 장치를 제공한다.
본 발명의 하나 이상의 측면에 따르면, 복수의 전극 패드를 가지는 반도체 칩과, 복수의 전극 패드 상에 설치되는 내부 접속 단자와, 내부 접속 단자를 통해서 전극 패드에 전기적으로 접속되는 외부 접속 패드와, 복수의 전극 패드가 형성되는 반도체 칩의 표면에 대향하여 배치되는 저 탄성 수지 부재와, 반도체 칩과 저 탄성 수지 부재 사이, 및 전극 패드와 외부 접속 패드 사이에 충전되는 언더필 수지를 포함하며, 저 탄성 수지 부재는 언더필 수지보다 낮은 탄성율을 가지고, 반도체 칩과 저 탄성 수지 부재 사이의 제 1 거리는 전극 패드와 외부 접속 패드 사이의 제 2 거리보다 협소한 것을 특징으로 하는 반도체 장치가 제공된다.
본 발명의 하나 이상의 측면에 따르면, 반도체 칩과 저 탄성 수지 부재 사이의 제 1 거리는 각각의 전극 패드와 각각의 외부 접속 패드 사이의 제 2 거리보다 협소하여서, 반도체 칩과 저 탄성 수지 부재 사이에서 샌드위치된 언더필 수지의 두께는 종래의 언더필 수지의 두께와 비교하여 줄어들 수 있다. 따라서, 언더필 수지로 인한 반도체 장치의 휨은 줄어들 수 있다.
저 탄성 수지 부재는 언더필 수지에 의해서 반도체 칩에 설치된다. 결과적으로, 저 탄성 수지 부재는 언더필 수지의 경화 및 수축으로 인한 응력 및, 반도체 칩의 열 팽창 계수와 언더필 수지의 열 팽창 계수 사이의 차로 인한 응력을 작게 한다. 따라서, 반도체 장치의 휨을 줄일 수 있다.
본 발명의 다른 측면에 따르면, 복수의 전극 패드를 가지는 반도체 칩과, 복수의 전극 패드 상에 설치된 내부 접속 단자와, 내부 접속 단자를 통해서 전극 패드에 전기적으로 접속되는 외부 접속 패드와, 복수의 전극 패드가 형성되는 반도체 칩의 표면 상에 설치되는 저 탄성 수지 부재와, 전극 패드와 외부 접속 패드 사이에 충전되는 언더필 수지를 포함하며, 저 탄성 수지 부재는 언더필 수지보다도 탄성율이 낮은 것을 특징으로 하는 반도체 장치가 제공된다.
본 발명의 다른 측면에 따르면, 저 탄성 수지 부재는 복수의 전극 패드가 형성되는 반도체 칩의 표면 상에 설치된다. 따라서, 언더필 수지는 저 탄성 수지 부재와 복수의 반도체 칩이 형성되는 반도체 칩의 표면 사이에 존재하지 않는다. 따라서, 언더필 수지로 인한 반도체 장치의 휨은 줄어들 수 있다.
또한, 반도체 칩과 언더필 수지 사이에, 탄성율, 열 팽창 계수 등과 관련한 차이로 인해서 응력이 발생할 경우에, 저 탄성 수지 부재는 이 응력을 완화할 수 있다. 따라서, 반도체 장치의 휨은 줄어들 수 있다.
본 발명에 따르면, 반도체 장치의 대형화를 수반하지 않으면서, 언더필 수지 로 인한 반도체 장치의 휨을 줄일 수 있다.
이하, 본 발명의 실시예를 도면을 참조하여 기술한다.
제 1의 예시적인 실시예
도 3은 본 발명의 제 1의 예시적인 실시예의 반도체 장치의 단면도이다.
도 3을 참조하면, 제 1의 예시적인 실시예의 반도체 장치(10)는 저 탄성 수지 부재(11), 외부 접속 패드(12), 배선(13), 반도체 칩(14), 내부 접속 단자(15) 및 언더필 수지(16)를 가진다.
도 4는 본 발명의 제 1의 예시적인 실시예의 반도체 장치에 설치된 저 탄성 수지 부재의 평면도이다. 도 4에 있어서, 제 1의 예시적인 실시예의 반도체 소자(10)와 동일 구성 부분에는 동일 참조 부호를 부가한다.
도 3 및 도 4를 참조하면, 저 탄성 수지 부재(11)는 판(plate)형으로 형성되고, 복수의 전극 패드(28)가 형성되는 반도체 칩(14)의 표면(14A)과 대향하도록 배치된다.
저 탄성 수지 부재(11)는 반도체 칩(14)의 표면(14A)과 저 탄성 수지 부재(11)의 상부 표면(11A) 사이의 거리 B(제 1 거리)를, 전극 패드(28)(후술하는 바와 같음)와 외부 접속 패드(12) 사이의 거리C(제 2 거리)보다 협소하게 하는 부재이다. 거리 B를, 예를 들면 10㎛로 설정할 수 있다. 또한, 저 탄성 수지 부재(11)의 두께 M1을, 예를 들면 25㎛로 설정할 수 있다.
상술한 바와 같이, 저 탄성 수지 부재(11)는 복수의 전극 패드(28)가 설치되 는 반도체 칩(14)의 표면(14A)과 대향하도록 설치된다. 반도체 칩(14)과 저 탄성 수지 부재(11) 사이의 거리 B를 협소하게 하여서, 반도체 칩(14)과 저 탄성 수지 부재(11) 사이에 개재된 언더필 수지(16)의 두께를 줄일 수 있다. 따라서, 언더필 수지(16)로 인한 반도체 장치(10)의 휨을 줄일 수 있다.
예를 들면, 저 탄성 수지 부재(11)를 형성하는 수지로서 에폭시 수지, 우레탄 수지, 실리콘 수지 등을 이용할 수 있다. 저 탄성 수지 부재(11)의 탄성율은, 바람직하게는 0.1MPa ~ 100MPa 범위일 수 있다.
상술한 바와 같이, 저 탄성 수지 부재(11)의 탄성율은 0.1MPa ~ 100MPa(더 바람직하게는, 0.1MPa ~ 10MPa) 범위로 설정되어서, 저 탄성 수지 부재(11)는 언더필 수지(16)의 경화 및 수축으로 인한 응력 및, 반도체 칩(14)의 열 팽창 계수와 언더필 수지(16)의 열 팽창 계수 사이의 차로 인한 응력을 완화할 수 있다. 이로써, 반도체 장치(10)의 휨을 줄일 수 있다. 탄성율이 0.1MPa보다 작은 저 탄성 수지 부재(11)를 제조하는 것은 기술적으로 어렵다. 저 탄성 수지 부재(11)의 탄성율이 100MPa보다 큰 경우에는, 응력을 충분히 완화할 수 없다. 또한, 저 탄성 수지 부재(11)는 언더필 수지(16)보다 낮은 탄성율을 가진다.
관통부(21, 22)는 저 탄성 수지 부재(11)에 형성된다. 관통부(21)는 저 탄성 수지 부재(11)의 외주(外周)부에 형성된다. 관통부(21)는, 위에서 바라볼 때 실질적으로 원형으로 형성된다(도 4 참조). 위에서 바라볼 때, 관통부(21)는 관통부(22)보다 넓게 된다. 각각의 관통부(21)에는 외부 접속 패드(12)가 설치되고, 전극 패드(28)에 대향하는 외부 접속 패드(12)의 부분은 관통부(21)로부터 노출된 다.
관통부(22)는 관통부(21)가 형성되는 위치보다 더 내측에 위치하는 영역의 저 탄성 수지 부재(11)에 형성된다. 관통부(22)는 복수의 관통부(21)를 상호 접속시키고, 복수의 관통부(21)와 일체로 형성된다. 관통부(22)는 배선의 경로를 지정하는데 이용된다. 배선(13)의 상부 표면은 관통부(22)로부터 노출된다.
도 5는 도 3에 나타낸 반도체 장치를 화살표 A로부터 바라본 도면이다.
도 3 ~ 도 5를 참조하면, 외부 접속 패드(12)는 각각의 관통부(21)에 설치된다. 외부 접속 패드(12)는 제 1 금속층(24), 제 2 금속층(25) 및 제 3 금속층(26)을 연속적으로 포개 쌓아서 형성된다.
제 1 금속층(24)은 관통부(21)의 하단에 형성된다. 제 1 금속층(24)의 하부 표면(24A)은 저 탄성 수지 부재(11)의 하부 표면(11B)과 실질적으로 동일면을 이룬다. 예를 들면, Au 층을 제 1 금속층(24)으로서 이용할 수 있다. 제 1 금속층(24)의 두께는, 예를 들면 1㎛로 설정할 수 있다. 반도체 장치(10)가 마더 보드 등의 실장 기판에 접속되는 경우에, 솔더 볼(도시 생략)은 제 1 금속층(24)의 하부 표면(24A)에 접속된다.
제 2 금속층(25)은 제 1 금속층(24)의 상부 표면을 덮도록 각각의 관통부(21)에 설치된다. 예를 들면, Cu 층을 제 2 금속층(25)으로서 이용할 수 있다. 제 2 금속층(25)의 두께를 8㎛로 설정할 수 있다.
제 3 금속층(26)은 제 2 금속층(25)의 상부 표면을 덮도록 각각의 관통부(21)에 설치된다. 제 3 금속층(26)은 반도체 칩(14)에 전기적으로 접속되는 내 부 접속 단자(15)에 접속된다. 결과적으로, 외부 접속 패드(12)는 반도체 칩(14)에 전기적으로 접속된다. 예를 들면, Au 층을 제 3 금속층(26)으로서 이용할 수 있다. 제 3 금속층(26)의 두께를, 예를 들면 1㎛로 설정할 수 있다.
상술한 구조의 외부 접속 패드(12)의 두께 M2는, 바람직하게는 저 탄성 수지 부재(11)의 두께 M1보다 작을 수 있다. 따라서, 외부 접속 패드(12)의 두께 M2는 저 탄성 수지 부재(11)의 두께 M1보다 작아서, 전극 패드(28)와 외부 접속 패드(12) 사이의 거리 C를 거리 B보다 넓게 만드는 것을 가능하게 한다. 결과적으로, 충분한 양의 언더필 수지(16)가 전극 패드(28)와 외부 접속 패드(12) 사이에 개재될 수 있다. 따라서, 충분한 접속 강도를 전극 패드(28), 외부 접속 패드(12), 및 내부 접속 단자(15) 사이에서 보장할 수 있다.
배선(13)은 제 1 금속층(24), 제 2 금속층(25), 및 제 3 금속층(26)을 연속적으로 포개 설치하여서 형성된다. 배선(13)은 관통부(22)에 설치된다. 배선(13)은 외부 접속 패드(12)와 일체로 형성된다. 배선(13)은 복수의 외부 접속 패드(12) 사이의 전기적 접속을 이루는데 이용된다.
도 3을 참조하면, 반도체 칩(14)은 반도체 기판(도시 생략), 반도체 기판에 제조된 반도체 집적 회로(도시 생략), 반도체 집적 회로에 전기적으로 접속되는 복수의 전극 패드(28)를 가진다. 복수의 전극 패드(28)는 내부 접속 단자(15)에 의해서 외부 접속 패드(12)에 전기적으로 접속된다. 반도체 칩(14)은 플립 칩 본딩에 의해서 외부 접속 패드(12)에 접속된다.
내부 접속 단자(15)는 각각 복수의 전극 패드(28)에 설치된다. 내부 접속 단자(15)의 하단은 외부 접속 패드(12)(구체적으로는, 제 3 금속층(26))에 접속된다. 내부 접속 단자(15)는 외부 접속 패드(12), 배선(13), 및 반도체 칩(14)과 전기적 접속을 이루는데 이용된다. 예를 들면, 범프를 내부 접속 단자(15)로서 이용할 수 있다.
언더필 수지(16)는 저 탄성 수지 부재(11)와 반도체 칩(14) 사이의 공간, 및 외부 접속 패드(12), 배선(13), 및 반도체 칩(14) 사이의 공간을 충전하도록 설치된다. 예를 들면, 이방성 도전 수지, 절연성 수지, 절연 수지 등을 언더필 수지(16)로서 이용할 수 있다.
예시적인 실시예의 반도체 장치에 따르면, 저 탄성 수지 부재(11)는 전극 패드(28)가 설치되는 반도체 칩(14)의 면(14A)에 대향하도록 설치된다. 저 탄성 수지 부재(11)와 반도체 칩(14) 사이의 거리 B는 외부 접속 패드(12)와 전극 패드(28) 사이의 거리 C보다 협소하게 되어서, 저 탄성 수지 부재(11)와 반도체 칩(14)의 면(14A) 사이에 샌드위치된 언더필 수지(16)의 두께를 줄일 수 있다. 결과적으로, 언더필 수지(16)로 인한 반도체 장치(10)의 휨이 줄어들 수 있다.
저 탄성 수지 부재(11)의 탄성율은 0.1MPa ~ 100MPa 범위로 설정되어서, 언더필 수지(16)의 경화 및 수축으로 인한 응력와, 반도체 칩(14)의 열 팽창 계수와 언더필 수지(16)의 열 팽창 계수 사이의 차로 인한 응력 등을 완화시킬 있다. 따라서, 반도체 장치(10)의 휨을 줄일 수 있다.
외부 접속 패드(12)의 두께 M2를 저 탄성 수지 부재(11)의 두께 M1보다 작게 하여서, 전극 패드(28)와 외부 접속 패드(12) 사이의 거리 C를 넓게 한다. 결과적 으로, 충분한 양의 언더필 수지(16)를 전극 패드(28)와 외부 접속 패드(12) 사이에 개재시킬 수 있다. 따라서, 충분한 접속 강도를 전극 패드(28), 외부 접속 패드(12), 및 내부 접속 단자(15) 사이에 확보할 수 있다.
도 6은 본 발명의 제 1의 예시적인 실시예의 변형에 따른 반도체 장치의 단면도이다. 도 6에서, 제 1의 예시적인 실시예의 반도체 장치(10)와 동일한 구성 부분에는 동일한 참조 부호를 부가한다.
도 6을 참조하면, 제 1의 예시적인 실시예의 변형에 따른 반도체 장치(30)에는 제 1의 예시적인 실시예의 반도체 장치(10)에 설치된 저 탄성 수지 부재(11)를 대신하여 저 탄성 수지 부재(31)가 설치된다. 반도체 장치(30)는 반도체 장치(10)에 설치된 배선(13)을 구성 요소에서 제거하는 것을 제외하면, 반도체 장치(10)와 동일하게 형성된다.
도 7은 도 6의 본 발명의 제 1의 예시적인 실시예의 변형에 따른 반도체 장치에 설치된 저 탄성 수지 부재의 평면도이다.
도 6 및 도 7을 참조하면, 저 탄성 수지 부재(31)가 전술한 저 탄성 수지 부재(11)(도 4 참조)에 형성된 관통부(22)를 가지지 않는 것을 제외하면, 저 탄성 수지 부재(31)는 저 탄성 수지 부재(11)와 동일하게 형성된다. 저 탄성 수지 부재(31)의 두께 M3는 외부 접속 패드(12)의 두께 M2보다 크도록 설정된다. 외부 접속 패드(12)의 두께 M2가 10㎛일 때, 저 탄성 수지 부재(31)의 두께(M3)를, 예를 들면 25㎛로 설정할 수 있다.
저 탄성 수지 부재(31)와 반도체 칩(14) 사이의 거리(D)(제 1 거리)는 전극 패드(28)와 외부 접속 패드(12) 사이의 거리(C)보다 협소해지도록 설정된다. 거리(C)가 35㎛일 때, 거리(D)는, 예를 들면 10㎛로 설정할 수 있다. 외부 접속 패드(12)의 하부 표면(구체적으로, 제 1 금속층(24)의 하부 표면(24A))은 저 탄성 수지 부재(31)의 하부 표면(31B)과 실질적으로 동일면을 이룬다.
상술한 바와 같이 구성되는 반도체 장치(30)는 제 1의 예시적인 실시예의 반도체 장치(10)와 동일한 이점을 얻을 수 있다.
도 8 ~ 도 13은 본 발명의 제 1의 예시적인 실시예의 반도체 장치를 제조하는 공정을 나타내는 도면이다. 도 8 ~ 도 13에서는, 제 1의 예시적인 실시예의 반도체 장치(10)와 동일한 구성 부분에는 동일 참조 부호를 부가한다.
본 발명의 제 1의 전형적의 실시예에 따른 반도체 장치(10)를 제조하는 방법을 도 8 ~ 도 13을 참조하여 설명한다. 우선, 반도체 장치(10)를 제조할 때, 지지판으로서의 금속판(35)이 도 8에 나타낸 공정에서 준비된다. 예를 들면, Cu 판은 금속판(35)으로서 이용될 수 있다. 금속판(35)의 두께 M4는, 예를 들면 200㎛로 설정될 수 있다.
도 9에 나타낸 공정에서, 관통부(21, 22)를 가지는 저 탄성 수지 부재(11)는 금속판(35) 상에 형성된다. 구체적으로, 예를 들면 0.1MPa ~ 100MPa의 탄성율을 가지는 에폭시 수지는 금속판(35) 상에 형성되고, 이어서 레이저를 사용하여서 에폭시 수지 내에 관통부(21, 22)를 형성하여서, 저 탄성 수지 부재(11)를 형성한다. 저 탄성 수지 부재(11)의 기재(base material)로서 역할하는 수지의 필수 요구 조건은 이 수지가 0.1MPa ~ 100MPa의 탄성율을 가지는 것이고, 이 기재는 에폭시 수 지로만 한정되지 않는다. 구체적으로, 0.1MPa ~ 100MPa의 탄성율을 가지는 우레탄 수지, 실리콘 수지 등은 저 탄성 수지 부재의 재료로서 이용될 수 있다. 저 탄성 수지 재료(11)의 두께 M1을, 예를 들면 25㎛로 설정할 수 있다.
도 10에 나타낸 공정에서는, 전해 도금법을 통하여 금속판(35)을 급전층(feeding layer)으로 하부 표면서, 관통부(21, 22)로부터 노출되는 금속판(35) 상에, 제 1 금속층(24), 제 2 금속층(25) 및 제 3 금속층(26)을 연속해서 형성한다. 그러므로, 제 1 ~ 제 3 금속층(24 ~ 26)으로 형성되는 외부 접속 패드(12)가 관통부(21) 내에 형성된다. 제 1 ~ 제 3 금속층(24 ~ 26)으로 형성되는 배선(13)은 관통부(22) 내에 형성된다.
예를 들면, Au 층은 제 1 금속층(24)으로 이용될 수 있고, 제 1 금속층의 두께는, 예를 들면 1㎛로 설정될 수 있다. 예를 들면, Cu 층은 제 2 금속층(25)으로 이용될 수 있고, 제 2 금속층의 두께는, 예를 들면 8㎛로 설정될 수 있다. 예를 들면, Au 층은 제 3 금속층(26)으로 이용될 수 있고, 금속층의 두께는, 예를 들면 1㎛로 설정될 수 있다. 또한, 외부 접속 패드(12)의 두께 M2는 저 탄성 수지 부재(11)의 두께 M1보다 작아지도록 설정된다. 예를 들면, 저 탄성 수지 부재(11)의 두께 M1가 25㎛일 경우, 외부 접속 패드(12)의 두께 M2를 10㎛로 설정할 수 있다.
이어서, 언더필 수지(16)는 저 탄성 수지 부재(11)의 상부 표면, 외부 접속 패드(12)의 상부 표면, 및 배선(13)의 상부 표면을 덮도록 도 11에 나타낸 공정에서 형성된다. 구체적으로, 예를 들면 막형 이방성 도전 수지(예를 들면, 이방성 도전막(ACF))가 저 탄성 수지 부재(11)의 상부 표면, 내부 접속 패드(12)의 상부 표면, 및 배선(13)의 상부 표면에 부착된다. 막형 절연 수지(예를 들면, 비도전 막(NCF))가 또한 막형 이방성 도전 수지를 대신하여서 이용될 수 있다.
이어서, 내부 접속 단자(15)가 각각의 전극 패드(28)에 설치되는 반도체 칩(14)이 도 12에 나타낸 공정에서 준비된다. 도 11에 나타낸 구조체가 가열되고, 반도체 칩(14)이 언더필 수지(16)에 대해 가압되며, 이로써 내부 접속 단자(15)의 하단이 외부 접속 패드(12)에 대해 가압된다. 이 때, 전극 패드(28)와 외부 접속 패드(12) 사이의 거리(C)를, 예를 들면 35㎛로 설정할 수 있다. 또한, 반도체 칩(14)과 저 탄성 수지 부재(11) 사이의 거리(B)를 거리(C)보다 협소하게 할 수 있다. 구체적으로, 거리(B)를, 예를 들면 10㎛로 설정할 수 있다.
상술한 바와 같이, 반도체 칩(14)의 면(14A)과 저 탄성 수지 부재(11) 사이의 거리(B)는 전극 패드(28)와 외부 접속 패드(12) 사이의 거리(C)보다 협소해져서, 반도체 칩(14)과 저 탄성 수지 부재(11) 사이의 공간에 충전된 언더필 수지(16)의 두께는 종래에 이루어진 것보다 더 협소해질 수 있다. 따라서, 언더필 수지(16)로 인한 반도체 장치(10)의 휨은 줄어들 수 있다.
금속판(35)은 도 13에 나타낸 공정에서 제거된다. 구체적으로, 금속판(35)은, 예를 들면 습식 에칭에 의해서 제거된다. 결과적으로, 반도체 장치(10)가 제조된다.
제 2의 예시적인 실시예
도 14는 본 발명의 제 2의 예시적인 실시예에 따른 반도체 장치의 단면도이다. 도 14에서, 제 1의 예시적인 실시예의 반도체 장치(10)와 동일한 구성 부분에 는 동일 참조 부호를 부가한다.
도 14를 참조하면, 제 2의 예시적인 실시예의 반도체 장치(40)는 제 1의 예시적인 실시예의 반도체 장치(10)에 설치된 저 탄성 수지 부재(11)를 대신하여 저 탄성 수지 부재(41)가 설치되는 것을 제외하면, 반도체 장치(10)와 동일하게 형성된다.
도 15는 외부 접속 패드와 배선이 형성된 도 14에 나타낸 저 탄성 수지 부재의 평면도이다. 도 15에서, 도 14에 나타낸 반도체 장치(40)와 동일한 구성 부분에는 동일 참조 부호를 부가한다.
도 14 및 도 15를 참조하면, 저 탄성 수지 부재(41)는 제 1의 예시적인 실시예에서 기술된 저 탄성 수지 부재(11)에 형성된 관통부(22)를 대신하여서 홈부(44)가 설치된 것을 제외하면, 반도체 장치(10)와 동일하게 형성된다.
홈부(44)는 저 탄성 수지 부재(41)의 하부 표면(41B)에 형성된다. 홈부(44)는 배선(13)의 경로를 지정하는데 이용된다. 홈부(44)에 설치된 배선(13)의 상부 표면 및 측면은 저 탄성 수지 부재(41)로 덮어진다. 배선(13)의 하부 표면은 저 탄성 수지 부재(41)의 하부 표면(41B)과 실질적으로 동일면을 이룬다.
제 1의 예시적인 실시예의 반도체 장치(10)와 비교하면, 배선(13)의 상부 표면은 저 탄성 수지 부재(41)로 덮어져서, 배선(13) 위에 제공되는 언더필 수지(16)의 두께를 감소시킬 수 있다. 따라서, 언더필 수지(16)로 인한 반도체 장치(40)의 휨 발생을 방지할 수 있다.
저 탄성 수지 부재(41)의 두께 M5는 배선(13)의 두께 M2 및 외부 접속 패 드(12)의 두께 M6보다 커지도록 설정된다. 구체적으로, 배선(13)의 두께 M2와 외부 접속 패드(12)의 두께 M6을 10㎛로 설정하는 경우에, 저 탄성 수지 부재(41)의 두께 M5를 25㎛로 설정할 수 있다.
반도체 칩(14)의 표면(14A)과 저 탄성 수지 부재(41) 사이의 거리(E)는 전극 패드(28)와 외부 접속 패드(12) 사이의 거리(C)보다 협소해지도록 설정된다. 거리(C)가 35㎛일 때, 반도체 칩(14)의 표면(14A)과 저 탄성 수지 부재(41) 사이의 거리(E)를, 예를 들면 10㎛로 설정할 수 있다.
본 실시예의 반도체 장치에 따르면, 배선(13)의 상부 표면은 저 탄성 수지 부재(41)로 덮어진다. 결과적으로, 배선(13) 위에 제공되는 언더필 수지(16)의 두께는 제 1의 예시적인 실시예의 반도체 장치(10)에 설치된 언더필 수지의 두께보다도 박형화 된다. 따라서, 언더필 수지(16)로 인한 반도체 장치(40)의 휨 발생이 방지될 수 있다.
본 실시예의 반도체 장치(40)는 제 1의 예시적인 실시예의 반도체 장치(10)와 동일한 이점을 얻을 수 있다.
도 16 ~ 도 20은 본 발명의 제 2의 예시적인 실시예의 반도체 장치를 제조하는 공정을 나타내는 도면이다. 도 16 ~ 도 20에서, 제 2의 예시적인 실시예의 반도체 장치(40)와 동일한 구성 부분에는 동일 참조 부호를 부가한다.
우선, 도 8에 나타낸 공정에서 금속판(35)이 준비된다. 이어서, 도 16에 나타낸 공정에서는, 개구부(47A)를 가지는 레지스트 막(47)을 금속판(35) 상에 형성한다. 개구부(47A)는 외부 접속 패드(12) 및 배선(13)이 형성되는 영역에 대응하 는 금속판(35)의 상부 표면(35A)이 노출되도록 형성된다.
도 17에 나타낸 공정에서, 제 1 금속층(24), 제 2 금속층(25) 및 제 3 금속층(26)은 전해 도금법을 통하여 금속판(35)을 급전층으로 하면서, 개구부(47A)로부터 노출된 금속판(35) 상에 연속적으로 형성된다. 결과적으로, 제 1 ~ 제 3 금속층(24 ~ 26)으로 형성되는 외부 접속 패드(12)와, 제 1 ~ 제 3 금속층(24 ~26)으로 형성되는 배선(13)을 동시에 형성한다.
예를 들면, Au 층을 제 1 금속층(24)으로서 이용할 수 있고, 제 1 금속층의 두께를, 예를 들면 1㎛로 설정할 수 있다. 예를 들면, Cu 층은 제 2 금속층(25)으로서 이용될 수 있고, 제 2 금속층의 두께를, 예를 들면 8㎛로 설정할 수 있다. 예를 들면, Au 층은 제 3 금속층(26)으로서 이용될 수 있고, 금속층의 두께를, 예를 들면 1㎛로 설정할 수 있다. 또한, 배선(13)의 두께 M2 및 외부 접속 패드(12)의 두께 M6을 10㎛로 설정할 수 있다.
이어서, 레지스트 막(47)은 도 18에 나타낸 공정에서 제거된다. 이어서, 도 19에 나타낸 공정에서는, 금속판(35) 상에 외부 접속 패드(12)의 측면과 배선(13)의 상부 표면과 측면을 덮고, 각각의 외부 접속 패드(12)의 상부 표면을 노출시키는 저 탄성 수지 부재(41)가 형성된다. 구체적으로, 예를 들면 0.1MPa ~ 100 MPa의 탄성율을 가지는 에폭시 수지가 외부 접속 패드(12) 및 배선(13)이 설치된 금속판(25) 상에 형성된다. 이어서, 에폭시 수지로부터 외부 접속 패드(12)의 상부 표면을 노출시키는 개구부(관통부(21) 부분을 구성함)가 레이저를 이용하여 형성되어서, 저 탄성 수지 부재(41)가 형성된다. 관통부(21) 및 홈부(44) 부분들은 에폭시 수지를 외부 접속 패드(12) 및 배선(13)에 가압하여서 형성된다.
저 탄성 수지 부재(41)의 기재로서 역할을 하는 수지의 필수 요구 조건은 수지가 0.1MPa ~ 100MPa의 탄성율을 가지는 것이다. 기재는 에폭시 수지에 한정되지 않는다. 구체적으로, 0.1MPa ~ 100MPa의 탄성율을 가지는 우레탄 수지, 실리콘 수지 등은 저 탄성 수지 부재(41)의 기재로서 이용될 수 있다. 저 탄성 수지 부재(41)의 두께 M5를 배선(13)의 두께 M2 및 외부 접속 패드(12)의 두께 M6보다 크게 한다. 구체적으로, 배선(13)의 두께 M2 및 외부 접속 패드(12)의 두께 M6을 10㎛로 설정할 때, 저 탄성 수지 부재(41)의 두께 M5를 25㎛로 설정할 수 있다.
이어서, 도 20에 나타낸 공정에서, 언더필 수지(16)는 외부 접속 패드(12)의 상부 표면과 저 탄성 수지 부재(41)의 상부 표면(41A)을 덮도록 형성된다. 구체적으로, 예를 들면, 막형 이방성 도전 수지(예를 들면, 이방성 도전막(ACF))를 외부 접속 패드(12)의 상부 표면 및 저 탄성 수지 부재(41)의 상부 표면에 부착하여서, 언더필 수지(16)를 형성한다. 막형 절연 수지(예를 들면, 비도전막(NCF))는, 또한 막형 이방성 도전 수지를 대신하여 이용될 수 있다.
이어서, 제 1의 예시적인 실시예와 함께 기술된 도 12 및 도 13에 나타낸 것과 동일한 공정을 수행하여서, 반도체 장치(40)를 제조한다.
제 3의 예시적인 실시예
도 21은 본 발명의 제 3의 예시적인 실시예에 따른 반도체 장치의 단면도이다. 도 21에서, 제 2의 예시적인 실시예의 반도체 장치(40)와 동일한 구성 부분에는 동일 참조 부호를 부가한다.
도 21을 참조하면, 제 3의 예시적인 실시예의 반도체 장치(50)는 제 2의 예시적인 실시예의 반도체 장치(40)에 솔더(51)가 설치되는 것을 제외하면 제 2의 전형적의 실시예의 반도체 장치(40)와 동일하게 형성된다.
솔더(51)는 내부 접속 단자(15)의 측벽으로부터 외부 접속 패드(12)의 상부 표면으로 연장되도록 설치된다. 솔더(51)는 내부 접속 단자(15)와 외부 접속 패드(12) 사이의 접속 강도를 강화하는데 이용된다.
본 발명의 반도체 장치에 따르면, 언더필 수지(16)에 의한 휨 발생이 방지될 수 있고, 내부 접속 단자(15)와 외부 접속 패드(12) 사이의 접속 강도는 솔더(51)에 의해서 강화될 수 있다.
도 22 ~ 도 25는 본 발명의 제 3의 예시적인 실시예의 반도체 장치를 제조하는 공정을 나타내는 도면이다. 도 22 ~ 도 25에서, 제 3의 예시적인 실시예의 반도체 장치(50)와 동일 구성 부분에는 동일 참조 부호를 부가한다.
본 발명의 제 3의 예시적인 실시예의 반도체 장치(50)를 제조하는 방법을 도 22 ~ 도 25를 참조하여 기술한다. 우선, 도 19에 나타낸 구조체를 제 2의 예시적인 실시예와 함께 기술된 도 16 ~ 도 19에 나타낸 것과 동일 공정으로 형성한다.
도 22에 나타낸 공정에서, 솔더(51)를 저 탄성 수지 부재(41)로부터 노출되는 외부 접속 패드(12) 상에 형성한다. 이어서, 도 23에 나타낸 공정에서는, 내부 접속 단자(15)를 반도체 칩(14)의 각각의 복수의 전극 패드(28) 상에 설치한다. 내부 접속 단자(15)의 하단과 외부 접속 패드(12)는 도 22에 나타낸 구조체가 가열되는 동안에 서로 접촉하게 된다. 이로써, 내부 접속 단자(15)와 외부 접속 패 드(12)는 서로 솔더(51)에 의해서 본딩된다. 결과적으로, 반도체 칩(14)은 플립 칩 본딩에 의해서 외부 접속 패드(12)에 접속된다. 반도체 칩(14)과 저 탄성 수지 부재(41) 사이의 거리(E)는, 예를 들면 10㎛로 설정될 수 있다. 전극 패드(28)와 외부 접속 패드(12) 사이의 거리(C)는, 예를 들면 35㎛로 설정될 수 있다.
도 24에 나타낸 공정에서, 저 탄성 수지 부재(41), 솔더(51) 및 반도체 칩(14) 사이의 공간은 모세관 작용에 의해서 언더필 수지(16)로 충전된다. 본 실시예에 따르면, 페이스트형 이방성 도전 수지(예를 들면, 이방성 도전 페이스트(ACP)), 페이스트형 절연 수지(예를 들면, 비도전 페이스트(NCP)) 등은 언더필 수지(16)로서 이용될 수 있다. 특히, 에폭시 수지는 언더필 수지(16)로서 이용될 수 있고, 탄성율은 복수의 MPa의 범위에 있을 수 있다.
도 25에 나타낸 공정에서는, 금속판(35)이 제거된다. 구체적으로, 금속판(35)은, 예를 들면 웹 에칭에 의해서 제거된다. 그러므로, 반도체 장치(50)가 제조된다.
제 4의 예시적인 실시예
도 26은 본 발명의 제 4의 예시적인 실시예에 따른 반도체 장치의 단면도이다. 도 26에서, 제 3의 예시적인 실시예의 반도체 장치(50)와 동일 구성 부분에는 동일 참조 부호를 부가한다.
도 26을 참조하면, 제 4의 예시적인 실시예의 반도체 장치(60)는 제 3의 예시적인 실시예의 반도체 장치(50)에 설치된 저 탄성 수지 부재(41)를 대신하여 저 탄성 수지 부재(61)가 설치되는 것과, 반도체 칩(14)의 면(14A)이 저 탄성 수지 부 재(61)의 상부 표면에 본딩되는 것을 제외하면, 반도체 장치(50)와 동일하게 형성된다.
저 탄성 수지 부재(61)는 이 저 탄성 수지 부재(61)가 제 3의 전형적의 실시예에서 기술된 저 탄성 수지 부재(41)의 두께 M5보다 두껍고, 관통부(21)보다 깊은 관통부(62)가 저 탄성 수지 부재(41)에 형성된 관통부(21)를 대신하여 설치되는 것을 제외하면, 저 탄성 수지 부재(41)와 동일하게 형성된다.
저 탄성 수지 부재(61)는 접착성을 가지는 수지이다. 반도체 칩(14)의 면(14A)은 저 탄성 수지 부재(61)에 본딩된다.
상술한 바와 같이, 반도체 칩(14)의 면(14A)은 저 탄성 수지 부재(61)에 본딩되어서, 반도체 칩(14)의 면(14A)과 저 탄성 수지 부재(61) 사이에서의 언더필 수지(16)의 설치를 방지한다. 따라서, 언더필 수지(16)로 인한 반도체 장치(60)의 휨 발생이 방지될 수 있다.
0.1MPa ~ 100MPa의 탄성율을 가지는 수지는 저 탄성 수지 부재(61)의 기재로 역할을 하는 수지로서 이용될 수 있다. 구체적으로, 0.1MPa ~ 100MPa(바람직하게는, 0.1MPa ~ 10MPa)의 탄성율을 가지는 에폭시 수지, 우레탄 수지 및 실리콘 수지를 이용할 수 있다. 저 탄성 수지 부재(61)의 두께 M7를, 예를 들면 45㎛로 설정할 수 있다.
관통부(62)는 외부 접속 패드(12)를 노출하도록 저 탄성 수지 부재(61)에 형성된다. 외부 접속 패드(12)에 위치되는 일부의 관통부(62)의 깊이 G는 전극 패드(28)와 외부 접속 패드(12) 사이의 거리 C와 실질적으로 동일하다. 관통부(62) 는 내부 접속 단자(15)를 수용하고 언더필 수지(16)와 솔더(51)의 위치를 조정하는데 이용된다.
본 실시예의 반도체 장치에 따르면, 반도체 칩(14)의 면(14A)은 저 탄성 수지 부재(61)에 본딩되어서, 반도체 칩(14)의 면(14A)과 저 탄성 수지 부재(61) 사이에서의 언더필 수지(16)의 설치를 방지한다. 따라서, 언더필 수지(16)로 인한 반도체 장치(60)의 휨 발생을 방지할 수 있다.
도 27 ~ 도 31은 본 발명의 제 4의 예시적인 실시예의 반도체 장치를 제조하는 공정을 나타내는 도면이다. 도 27 ~ 도 31에서, 제 4의 예시적인 실시예의 반도체 장치(60)와 동일한 구성 부분에는 동일 참조 부호를 부가한다.
도 27 ~ 도 31을 참조하면, 본 발명의 제 4의 예시적인 실시예의 반도체 장치(60)를 제조하는 방법을 기술한다.
우선, 도 27에 나타낸 공정에서는, 도 2의 예시적인 실시예와 함께 기술된 도 16 ~ 19에 나타낸 것과 동일 공정이 수행된다. 외부 접속 패드(12), 배선(13) 및 저 탄성 수지 부재(61)는 금속판(35) 상에 형성된다. 외부 접속 패드(12)의 깊이(M2) 및 배선(13)의 깊이(M6)를, 예를 들면 10㎛로 설정할 수 있다.
접착성을 가지고 0.1 MPa ~ 100 MPa의 탄성율을 가지는 수지가 저 탄성 수지 부재(61)의 기재로 역할하는 수지로서 이용될 수 있다. 구체적으로, 각각 0.1 MPa ~ 100 MPa의 탄성율을 가지는 에폭시 수지, 우레탄 수지 및 실리콘 수지가 이용될 수 있다. 저 탄성 수지 부재(61)의 두께(M7)를, 예를 들면 45㎛로 설정할 수 있다. 또한, 외부 접속 패드(12)에 위치하는 관통부(62) 부분의 깊이 G를, 예를 들면 35㎛로 설정할 수 있다.
이어서, 도 28에 나타낸 공정에서, 솔더(51)는 외부 접속 패드(12)의 상부 표면(제 3 금속층(26)의 상부 표면) 상에 형성된다.
도 29에 나타낸 공정에서, 내부 접속 단자(15)는 반도체 칩(14)의 각각의 복수의 전극 패드(28) 상에 설치된다. 반도체 칩(14)의 면(14A)은 도 28에 나타낸 구조체가 가열되는 동안에 저 탄성 수지 부재(61)와 접촉되고, 반도체 칩(14)은 저 탄성 수지 부재(61)에 본딩된다. 또한, 내부 접속 단자(15)의 하단은 외부 접속 패드(12)와 접촉하게 되어, 내부 접속 단자(15)를 외부 접속 패드(12)와 본딩시킨다. 결과적으로, 반도체 칩(14)은 플립 칩 본딩에 의해서 외부 접속 패드(12)에 접속된다. 전극 패드(28)와 외부 접속 패드(12)의 거리(C)를, 예를 들면 35㎛로 설정할 수 있다.
이어서, 도 30에 나타낸 공정에서, 모세관 형상에 의해서 언더필 수지(16)는 반도체 칩(14)과 솔더(51) 사이의 공간에 충전된다. 본 실시예에 따르면, 페이스트형 이방성 도전 수지(예를 들면, 이방성 도전 페이스트(ACP)), 페이스트형 절연 수지(예를 들면, 비도전 페이스트(NCP)) 등이 언더필 수지(16)로서 이용될 수 있다.
도 31에 나타낸 공정에서는, 금속판(35)이 제거된다. 구체적으로, 금속판(35)은, 예를 들면 습식 에칭에 의해서 제거된다. 결과적으로, 반도체 장치(60)가 제조된다.
제 5의 예시적인 실시예
도 32는 본 발명의 제 5의 예시적인 실시예에 따른 반도체 장치의 단면도이다. 도 32에서, 제 1의 예시적인 실시예의 반도체 장치(30)와 동일 구성 부분에는 동일 참조 부호를 부가한다.
도 32를 참조하면, 제 5의 예시적인 실시예의 반도체 장치(70)는 제 1의 예시적인 실시예의 변형의 반도체 장치(30)에 설치된 외부 접속 패드(12)를 대신하여 외부 접속 단자(71)가 설치되는 것을 제외하면, 반도체 장치(30)와 동일하게 형성된다.
외부 접속 단자(71)는 금속막(72) 및 금속층(73, 74)을 포함한다. 금속막(72)은 각각의 관통부(21) 상에 설치된다. 금속막(72)의 상부 표면은 저 탄성 수지 부재(31)의 상부 표면(31A)보다 낮은 위치에 설치된다. 금속막(72)의 하단은 저 탄성 수지 부재(31)의 하부 표면(31B)으로부터 돌출한다. 예를 들면, Cu 막은 금속막(72)으로서 이용될 수 있다. 금속막(72)의 두께를, 예를 들면 20㎛로 설정할 수 있다.
금속층(73)은 금속막(72)의 상부 표면을 덮도록 설치된다. 금속층(73)의 상부 표면은 저 탄성 수지 부재(31)의 상부 표면(31A)보다 낮은 위치에 위치된다. 예를 들면, Au 층은 금속층(73)으로서 이용될 수 있다. 금속층(73)의 두께를, 예를 들면 0.5㎛로 설정할 수 있다.
금속층(74)은 저 탄성 수지 부재(31)의 하부 표면(31B)으로부터 돌출하는 금속막(72)의 일부를 덮도록 설치된다. 예를 들면, Au 층은 금속층(74)으로서 이용될 수 있다. 금속층(74)의 두께를, 예를 들면 0.5㎛로 설정할 수 있다.
상술한 바와 같이 구성된 외부 접속 단자(71)는 마더 보드 등의 실장 기판 상에 설치된 패드와 접속을 이루는 단자이다.
본 실시예에 따른, 즉 반도체 장치(70), 외부 접속 패드(12)를 대신하여 외부 접속 단자(71)를 가지는 반도체 장치도 제 1의 예시적인 실시예의 반도체 장치(10)와 동일한 이점을 얻을 수 있다.
도 33 ~ 도 36은 본 발명의 제 5의 예시적인 실시예의 반도체 장치를 제조하는 공정을 나타낸 도면이다. 도 33 ~ 도 36에서, 제 5의 예시적인 실시예의 반도체 장치(70)와 동일 구성 부분에는 동일 참조 부호를 부가한다.
먼저, 도 33에 나타낸 공정에서, 개구부(76A)를 가지는 레지스트 막(76)은 제 1의 예시적인 실시예의 도 8에 나타낸 공정에서 기술된 금속판(35) 상에 형성된다.
이어서, 도 34에 나타낸 공정에서, 오목부(77)는 레지스트 막(76)이 마스크로서 이용되는 습식 에칭에 의해서 금속판(35)에 형성된다.
도 35에 나타낸 공정에서, 금속층(73), 금속층(72) 및 금속층(74)이 전해 도금법에 의해서, 오목부(77)에 대응하고 급전층이 되는 금속판(35)의 영역 상에 연속해서 형성된다. 이로써, 외부 접속 단자(71)가 금속막(72) 및 금속층(73, 74)으로 형성된다.
예를 들면, Cu 막은 금속막(72)으로서 이용될 수 있다. 금속막(72)의 두께를, 예를 들면 20㎛로 설정할 수 있다. 예를 들면, Au 층은 금속층(73)으로서 이용될 수 있다. 금속층(73)의 두께를, 예를 들면 0.5㎛로 설정할 수 있다. 예를 들면, Au 층은 금속층(74)으로서 이용될 수 있다. 금속층(74)의 두께를, 예를 들면 0.5㎛로 설정할 수 있다.
레지스트 막(76)은 도 36에 나타낸 공정에서 제거된다. 이어서, 제 2의 전형적의 실시예에서 기술된 도 19 ~ 21에 나타낸 것과 동일한 공정이 수행된다. 이로써, 반도체 장치(70)가 제조된다.
본 발명의 바람직한 실시예를 기술하였지만, 본 발명은 이들 특정 실시예에로만 한정되지 않으며, 본 발명의 범위 내에서 다양한 변형 또는 수정이 이루어질 수 있다.
본 발명은 플립 칩 본딩 및 언더필 수지에 의해서 외부 접속 패드 또는 외부 접속 단자에 본딩되는 반도체 칩을 갖는 반도체 장치에서 사용될 수 있다.
도 1은 종래의 반도체 장치의 단면도.
도 2는 다른 종래의 반도체 장치의 단면도.
도 3은 본 발명의 제 1의 예시적인 실시예의 반도체 장치의 단면도.
도 4는 본 발명의 제 1의 예시적인 실시예의 반도체 장치에 설치된 저 탄성 수지 부재의 평면도.
도 5는 화살표 A에서 바라본, 도 3에 나타낸 반도체 장치의 도면.
도 6은 본 발명의 제 1의 예시적인 실시예의 변형에 따른 반도체 장치의 단면도.
도 7은 본 발명의 제 1의 예시적인 실시예의 변형에 따른 반도체 장치에 설치된 저 탄성 수지 부재의 평면도.
도 8은 본 발명의 제 1의 예시적인 실시예의 반도체 장치를 제조하는 제 1 공정을 나타내는 도면.
도 9는 본 발명의 제 1의 예시적인 실시예의 반도체 장치를 제조하는 제 2 공정을 나타내는 도면.
도 10은 본 발명의 제 1의 예시적인 실시예의 반도체 장치를 제조하는 제 3 공정을 나타내는 도면.
도 11은 본 발명의 제 1의 예시적인 실시예의 반도체 장치를 제조하는 제 4 공정을 나타내는 도면.
도 12는 본 발명의 제 1의 예시적인 실시예의 반도체 장치를 제조하는 제 5 공정을 나타내는 도면.
도 13은 본 발명의 제 1의 예시적인 실시예의 반도체 장치를 제조하는 제 6 공정을 나타내는 도면.
도 14는 본 발명의 제 2의 예시적인 실시예의 반도체 장치의 단면도.
도 15는 외부 접속 패드는 배선이 형성되는 도 14에 나타낸 저 탄성 수지 부재의 평면도.
도 16은 본 발명의 제 2의 예시적인 실시예의 반도체 장치를 제조하는 제 1 공정을 나타내는 도면.
도 17은 본 발명의 제 2의 예시적인 실시예의 반도체 장치를 제조하는 제 2 공정을 나타내는 도면.
도 18은 본 발명의 제 2의 예시적인 실시예의 반도체 장치를 제조하는 제 3 공정을 나타내는 도면.
도 19는 본 발명의 제 2의 예시적인 실시예의 반도체 장치를 제조하는 제 4 공정을 나타내는 도면.
도 20은 본 발명의 제 2의 예시적인 실시예의 반도체 장치를 제조하는 제 5 공정을 나타내는 도면.
도 21은 본 발명의 제 3의 예시적인 실시예의 반도체 장치의 단면도.
도 22는 본 발명의 제 3의 예시적인 실시예의 반도체 장치를 제조하는 제 1 공정을 나타내는 도면.
도 23은 본 발명의 제 3의 예시적인 실시예의 반도체 장치를 제조하는 제 2 공정을 나타내는 도면.
도 24는 본 발명의 제 3의 예시적인 실시예의 반도체 장치를 제조하는 제 3 공정을 나타내는 도면.
도 25는 본 발명의 제 3의 예시적인 실시예의 반도체 장치를 제조하는 제 4 공정을 나타내는 도면.
도 26은 본 발명의 제 4의 예시적인 실시예의 반도체 장치의 단면도.
도 27은 본 발명의 제 4의 예시적인 실시예의 반도체 장치를 제조하는 제 1 공정을 나타내는 도면.
도 28은 본 발명의 제 4의 예시적인 실시예의 반도체 장치를 제조하는 제 2 공정을 나타내는 도면.
도 29는 본 발명의 제 4의 예시적인 실시예의 반도체 장치를 제조하는 제 3 공정을 나타내는 도면.
도 30은 본 발명의 제 4의 예시적인 실시예의 반도체 장치를 제조하는 제 4 공정을 나타내는 도면.
도 31은 본 발명의 제 4의 예시적인 실시예의 반도체 장치를 제조하는 제 5 공정을 나타내는 도면.
도 32는 본 발명의 제 5의 예시적인 실시예의 반도체 장치의 단면도.
도 33은 본 발명의 제 5의 예시적인 실시예의 반도체 장치를 제조하는 제 1 공정을 나타내는 도면.
도 34는 본 발명의 제 5의 예시적인 실시예의 반도체 장치를 제조하는 제 2 공정을 나타내는 도면.
도 35는 본 발명의 제 5의 예시적인 실시예의 반도체 장치를 제조하는 제 3 공정을 나타내는 도면.
도 36은 본 발명의 제 5의 예시적인 실시예의 반도체 장치를 제조하는 제 4 공정을 나타내는 도면.
* 도면의 주요 부분에 대한 부호의 간단한 설명 *
10, 40, 50, 70 : 반도체 장치
11, 41, 61 : 저 탄성 수지 부재
12 : 외부 접속 패드
13 : 배선
14 : 반도체 칩
15 : 내부 접속 단자
16 : 언더필 수지
22 : 관통부
24 : 제 1 금속층
25 : 제 2 금속층
26 : 제 3 금속층
28 : 전극 패드
35 : 금속판
44 : 홈부
47A : 개구부
51 : 솔더
71 : 외부 접속 단자
72 : 금속막
72 : 금속층
B : 제 1 거리
C : 제 2 거리

Claims (11)

  1. 복수의 전극 패드를 가지는 반도체 칩과;
    상기 복수의 전극 패드 상에 설치되는 내부 접속 단자와;
    상기 내부 접속 단자를 통해서 상기 전극 패드에 전기적으로 접속되는 외부 접속 패드와;
    상기 복수의 전극 패드가 형성되는 상기 반도체 칩의 표면에 대향하여서 배치되는 저 탄성 수지 부재와;
    상기 반도체 칩과 상기 저 탄성 수지 부재 사이 및, 상기 전극 패드와 상기 외부 접속 패드 사이에 충전되는 언더필 수지를 포함하고,
    상기 저 탄성 수지 부재는 상기 언더필 수지보다 낮은 탄성율을 가지는 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 반도체 칩과 상기 저 탄성 수지 부재 사이의 제 1 거리는 상기 전극 패드와 상기 외부 접속 패드 사이의 제 2 거리보다 협소한 것을 특징으로 하는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 저 탄성 수지 부재의 탄성율은 0.1MPa ~ 100 MPa 범위인 것을 특징으로 하는 반도체 장치.
  4. 제 1 항에 있어서,
    상기 외부 접속 패드는 상기 저 탄성 수지 부재 상에 설치되고;
    상기 저 탄성 수지 부재는 상기 내부 접속 단자가 접속되는 상기 외부 접속 패드의 표면을 노출시키는 것을 특징으로 하는 반도체 장치.
  5. 제 1 항에 있어서,
    상기 저 탄성 수지 부재에는 상기 복수의 외부 접속 패드 사이의 전기적 접속을 이루는 배선이 설치되는 것을 특징으로 하는 반도체 장치.
  6. 제 5 항에 있어서,
    상기 반도체 칩에 대향하는 상기 배선의 표면은 저 탄성 수지 부재로 덮이는 것을 특징으로 하는 반도체 장치.
  7. 복수의 전극 패드를 가지는 반도체 칩과;
    상기 복수의 전극 패드 상에 설치되는 내부 접속 단자와;
    상기 내부 접속 단자를 통해서 상기 전극 패드에 전기적으로 접속되는 외부 접속 패드와;
    상기 복수의 전극 패드가 형성되는 상기 반도체 칩의 표면 상에 설치되는 저 탄성 수지 부재와;
    상기 전극 패드와 상기 외부 접속 패드 사이에 충전되는 언더필 수지를 포함하고,
    상기 저 탄성 수지 부재는 상기 언더필 수지보다 낮은 탄성율을 가지는 것을 특징으로 하는 반도체 장치.
  8. 제 7 항에 있어서,
    상기 저 탄성 수지 부재의 탄성율은 0.1MPa ~ 100MPa 범위인 것을 특징으로 하는 반도체 장치.
  9. 제 7 항에 있어서,
    상기 외부 접속 패드는 상기 저 탄성 수지 부재 상에 설치되고;
    상기 내부 접속 단자가 접속되는 상기 외부 접속 패드의 표면은 상기 저 탄성 수지 부재로부터 노출되는 것을 특징으로 하는 반도체 장치.
  10. 제 7 항에 있어서,
    상기 저 탄성 수지 부재에는 상기 복수의 외부 접속 패드 사이의 전기적 접속을 이루는 배선이 설치되는 것을 특징으로 하는 반도체 장치.
  11. 제 10 항에 있어서,
    상기 반도체 칩에 대향하는 상기 배선의 표면은 상기 저 탄성 수지 부재로 덮이는 것을 특징으로 하는 반도체 장치.
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5220766B2 (ja) * 2007-12-26 2013-06-26 株式会社フジクラ 実装基板
JP2009302427A (ja) * 2008-06-17 2009-12-24 Shinko Electric Ind Co Ltd 半導体装置および半導体装置の製造方法
US8519522B2 (en) * 2010-10-15 2013-08-27 SK Hynix Inc. Semiconductor package
KR20120039464A (ko) * 2010-10-15 2012-04-25 에스케이하이닉스 주식회사 반도체 패키지
CN107112289B (zh) * 2014-12-25 2020-01-07 大口电材株式会社 半导体装置用基板、半导体装置用布线构件及它们的制造方法、以及利用半导体装置用基板进行的半导体装置的制造方法
DE102017126028B4 (de) 2017-06-30 2020-12-10 Taiwan Semiconductor Manufacturing Co., Ltd. Gehäuse und Herstellungsverfahren mit einem Trennfilm als Isolierfilm
US10170341B1 (en) 2017-06-30 2019-01-01 Taiwan Semiconductor Manufacturing Company, Ltd. Release film as isolation film in package
US11710672B2 (en) * 2019-07-08 2023-07-25 Intel Corporation Microelectronic package with underfilled sealant

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6169328B1 (en) * 1994-09-20 2001-01-02 Tessera, Inc Semiconductor chip assembly
JPH11265967A (ja) 1998-03-17 1999-09-28 Nec Corp Ｌｓｉ実装基板の構造及びその製造方法
GB9917099D0 (en) * 1999-07-22 1999-09-22 Koninkl Philips Electronics Nv Cellular trench-gate field-effect transistors
JP2003007921A (ja) * 2001-06-19 2003-01-10 Sanyo Electric Co Ltd 回路装置およびその製造方法
JP2003100809A (ja) * 2001-09-27 2003-04-04 Harima Chem Inc フリップチップ実装方法
TW557521B (en) * 2002-01-16 2003-10-11 Via Tech Inc Integrated circuit package and its manufacturing process
JP3591524B2 (ja) * 2002-05-27 2004-11-24 日本電気株式会社 半導体装置搭載基板とその製造方法およびその基板検査法、並びに半導体パッケージ
US7294879B2 (en) * 2003-07-18 2007-11-13 International Business Machines Corporation Vertical MOSFET with dual work function materials

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