JP2009302427A - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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Abstract

【課題】基板を有さなくても製造工程中において容易にハンドリングすることが可能な半導体装置の構成と、このような構成を有する半導体装置の製造方法を提供する。
【解決手段】半導体素子60を封止して樹脂成形された封止樹脂部70と、封止樹脂部70の一方の面を被覆する絶縁層30と、封止樹脂部70に封止され、絶縁層30に積層して形成された配線パターン14と、絶縁層30に形成された開口部32に配設され、配線パターン14に接続して設けられた外部接続端子80と、配線パターン14にフリップチップ接続された半導体素子60の接続部を保護するアンダーフィル樹脂50と、を有していることを特徴とする半導体装置100である。
【選択図】図3

Description

本発明は、半導体装置および半導体装置の製造方法に関する。
従来の半導体装置は、ガラスエポキシ樹脂等によりなる基板上に配線パターンを形成した配線基板に半導体素子を搭載し、搭載した半導体素子と配線パターンとを電気的に接続した構成が一般的である。
図9、図10に従来の従来技術における半導体装置の構成例を示す。図9は、スルーホール110を経由して基板Kの一方側の面に形成された接続パッド112と他方側の面に形成された外部接続端子114とを電気的に接続する配線パターン116を有する配線基板において、配線基板の一方側の面に半導体素子120を搭載し、半導体素子120に形成された電極パッド122と配線基板の接続パッド112間とをボンディングワイヤ130により電気的に接続した後、封止樹脂140により半導体素子120およびボンディングワイヤ130を樹脂封止するいわゆるワイヤボンディング接続方式により形成された半導体装置200の構造を示す断面図である。また、図10は、配線基板の一方側の面に形成された接続パッド112に半導体素子120の電極126(電極パッド122とバンプ124)を接合し、接続パッド112と電極126との間にアンダーフィル樹脂150を注入した、いわゆるフリップチップ接続方式により形成された半導体装置200の構造を示す断面図である。
これらのような半導体装置200については、例えば特許文献1(ワイヤボンディング接続方式)および特許文献2(フリップチップ接続方式)において開示されている。
特開平9−97860号公報 特開2003−152001号公報
図9に示すようなワイヤボンディング接続方式の半導体装置の構成に代えて、図10に示すようなフリップチップ接続方式の半導体装置の構成を採用することによって、半導体装置の厚さ寸法を大幅に薄くすることが可能になった。
近年における半導体装置には更なる薄型化が望まれており、フリップチップ接続形式の半導体装置における薄型化は限界に達しつつある。
そこで本願発明者は、配線パターンを保持する基板を省略することにより半導体装置の厚さ寸法を薄くすることに着目し、基板を有さなくても製造工程中において容易にハンドリングすることが可能な半導体装置の構成と、このような構成を有する半導体装置の製造方法の提供を目的としている。
以上の課題を解決するため本発明は、以下の構成を備える。
すなわち、半導体素子を封止して樹脂成形された封止樹脂部と、前記封止樹脂部の一方の面を被覆する絶縁層と、前記封止樹脂部に封止され、前記絶縁層に積層して形成された配線パターンと、前記絶縁層に形成された開口部に配設され、前記配線パターンに接続して設けられた外部接続端子と、前記配線パターンにフリップチップ接続された前記半導体素子の接続部を保護するアンダーフィル樹脂と、を有していることを特徴とする半導体装置である。このような半導体装置における配線パターンの材料としては、銅箔等の金属箔により形成すれば好適である。
また、前記アンダーフィル樹脂は、非導電性フィルム材により形成されていて、前記半導体素子は、前記半導体素子に取り付けられた電極により前記被導電性フィルムを貫通させることにより前記配線パターンと電気的に接続されていることを特徴とする。
また、前記アンダーフィル樹脂は、異方性導電フィルムにより形成されていて、前記半導体素子は、前記異方性導電フィルム材を介して前記配線パターンに電気的に接続されていることを特徴とする。
これらにより、半導体素子と配線パターンとの隙間寸法を可及的に狭くすることができるため半導体装置をさらに薄型にすることができる。また、アンダーフィル樹脂にフィルム材を用いることにより、半導体装置の厚さ寸法のばらつきを抑えることができ、フィルム材をラミネートするだけでよいので製造工程における作業効率を向上させることができる。
また、他の発明は、金属箔に第1のキャリアテープを接着する工程と、前記金属箔に絶縁層を積層し、該絶縁層に開口部を形成する工程と、前記絶縁層の表面に第2のキャリアテープを積層する工程と、前記第1のキャリアテープを除去する工程と、前記金属箔をエッチングし、配線パターンを形成する工程と、前記配線パターンにアンダーフィル樹脂を積層する工程と、半導体素子をフェースダウンにより前記アンダーフィル樹脂の上から前記配線パターンと電気的に接続するように搭載する工程と、前記半導体素子が搭載された一方の面側を樹脂封止する工程と、前記第2のキャリアテープを除去する工程と、前記開口部から露出した前記配線パターンに外部接続端子を接合する工程と、を有していることを特徴とする半導体装置の製造方法がある。
さらにまた、他の発明として、金属箔にキャリアテープを接着する工程と、前記金属箔をエッチングし、配線パターンを形成する工程と、前記配線パターンにアンダーフィル樹脂を積層する工程と、半導体素子をフェースダウンにより前記アンダーフィル樹脂の上から前記配線パターンと電気的に接続するように搭載する工程と、前記半導体素子が搭載された一方の面側を樹脂封止する工程と、前記キャリアテープを除去する工程と、前記キャリアテープを除去して露出した前記配線パターンに絶縁層を積層し、該絶縁層に開口部を形成する工程と、前記開口部から露出した前記配線パターンに外部接続端子を接合する工程と、を有していることを特徴とする半導体装置の製造方法がある。
また、前記金属箔にキャリアテープを接着する工程においては、前記金属箔のシャイニー面にアクリル系接着剤を用いて接着していることを特徴とする。これにより金属箔からのキャリアテープ除去を容易に行うことができる。
また、前記金属箔からキャリアテープを剥離した後から前記開口部から露出した前記配線パターンに外部接続端子を接合するまでの間に、前記金属箔をプラズマエッチングする工程を有していることを特徴とする。これにより、キャリアテープ除去時に金属箔表面に接着剤または変質した接着剤が残存した場合であっても、金属箔表面を清浄な状態にすることができる。
また、前記金属箔は、サブトラクティブ法またはセミアディティブ法のいずれかによりパターニングされることを特徴とする。これにより、必要な配線パターンの詳細度に応じて適切に配線パターンを形成することができる。
本発明にある半導体装置の構成を採用することにより、きわめて薄い半導体装置を提供することができる。またこのような基板を有さない半導体装置を製造する際において、各段階における製造工程品を円滑にハンドリングすることができるため、生産効率が向上し、半導体装置を低コストで提供することが可能になる。
(第1実施形態)
以下、本発明にかかる半導体装置の実施形態について、図面に基づいて説明する。図1〜図3は、本実施形態における半導体装置の製造方法における各段階の状態を示す断面図である。なお、図1〜図3においては単体の半導体装置が示されているが、複数個の半導体素子を搭載し、半導体装置を同時に複数個製造することももちろん可能である。
まず、図1(a)に示すように、金属箔である銅箔10に第1のキャリアテープ20を接着し、銅箔10と第1のキャリアテープ20とを積層する。本実施形態においては、12〜15μmの膜厚さに形成された銅箔10を用い、銅箔10のシャイニー面12(平滑度が高い側の面)に第1のキャリアテープ20を積層させている。
本実施形態における第1のキャリアテープ20には、PETフィルムからなる基材の片側面にアクリル系接着剤が塗布されたものが用いられている。接着剤にアクリル系接着剤を用いているので、第1のキャリアテープ20を後に除去する際に、容易にピールすることができ、接着剤が銅箔10に残存しないため好都合である。
次に図1(b)に示すように、銅箔10に絶縁層であるソルダーレジスト30を積層する。本実施形態においては、フィルムタイプのソルダーレジスト30を積層した後、ソルダーレジスト30の所定の部位にレーザ光を照射することにより開口部32を形成している。
次に、図1(c)に示すように、ソルダーレジスト30の表面に第2のキャリアテープ40を積層する。第2のキャリアテープ40の積層は、例えばロールラミネータを用いることができる。第2のキャリアテープ40をローラで押圧することで、第2のキャリアテープ40をソルダーレジスト30の表面形状に倣った状態でラミネートすることができる。したがって、図1(c)に示すように、第2のキャリアテープ40は、開口部32に入り込んだ状態(充填された状態)となる。本実施形態においては、第1のキャリアテープ20の構成と同様の構成を有する第2のキャリアテープ40を用いた。
第2のキャリアテープ40をソルダーレジスト30の表面にラミネートした後、第1のキャリアテープ20を除去する(図1(d))。第1のキャリアテープ20は手でピールして除去することができる。
次に、図2(a)に示すように、銅箔10とソルダーレジスト30と第2のキャリアテープ40との積層体を銅箔10が上側面になるようにフリップした後、銅箔10をサブトラクティブ法によりパターニングし、配線パターン14を形成する。
次に、図2(b)に示すように、配線パターン14の所定位置にノンコンダクティブフィルム等の樹脂シートを貼付してアンダーフィル樹脂50を形成する。アンダーフィル樹脂50を構成する樹脂シートは、ノンコンダクティブフィルムに替えて異方性導電樹脂フィルムやダイアタッチフィルムなどを用いることもできる。
次に、図2(c)に示すように、電極としてのバンプ62が形成された半導体素子60をフェースダウンさせた状態でアンダーフィル樹脂50にバンプ62を押圧し、バンプ62をアンダーフィル樹脂50に貫通させることにより半導体素子60と配線パターン14とを電気的に接続させるように、バンプ62と配線パターン14とが直接接続する状態となるように搭載する。
次に、図2(d)に示すように、配線パターン14とアンダーフィル樹脂50と半導体素子60(半導体素子60が搭載されている側の面)を封止樹脂72により樹脂成形し、封止樹脂部70を形成する。樹脂封止部70を形成する際は、トランスファーモールド装置を用いればよい。
次に、図3(a)に示すように、樹脂封止された積層体90から第2のキャリアテープ40を除去する。第2のキャリアテープ40もまた手作業等で簡単にピールすることができる。第2のキャリアテープ40の接着剤には先述のとおりアクリル系接着剤が用いられているため剥離しやすいものの、樹脂封止する際に接着剤が加熱されることによって接着剤が変質する等により、ソルダーレジスト30の開口部32に入り込んでいた部位の配線パターン14に接着剤または変質した接着剤が残留することがある。このような場合においては、図3(b)に示すように、開口部32から露出する配線パターン14(接続パッド)の表面にプラズマ処理を施せば、配線パターン14の露出面(接続パッド面)を洗浄することができる。プラズマ処理には、アルゴンプラズマエッチングや酸素プラズマエッチングを用いることができる。
開口部32から露出する配線パターン14の洗浄を終えた後、配線パターン14の露出部にはんだバンプ等の外部接続端子80を取り付けることにより、図3(c)に示すような半導体装置100を得ることができる。半導体装置100は必要に応じてダイサー等により個片化する。
本実施形態における半導体装置100は、絶縁層30上に配線パターン14が直接積層されていて、半導体素子60が搭載される配線パターン14領域に配設されたアンダーフィル樹脂50に、半導体素子60を押圧し、半導体素子60の電極であるバンプ62にアンダーフィル樹脂50を貫通させることにより配線パターン14に電気的に接続させた状態に半導体素子60を搭載し、半導体素子60とアンダーフィル樹脂50と配線パターン14の一部を封止樹脂72により樹脂成形した封止樹脂部70を形成し、絶縁層30に形成された開口部32から露出した配線パターン14に外部接続端子80を取り付けて形成したものであるから、従来の基板を有するフリップチップ接続方式により製造される半導体装置に比べてきわめて薄型の半導体装置100に形成することが可能である。
(第2実施形態)
第1実施形態の図3(c)で示した半導体装置100の他の製造方法について説明する。図4と図5は、第2実施形態にかかる半導体装置の製造方法における各工程での状態を示す断面図である。
まず、図4(a)に示すように、厚さ寸法が12〜15μmに形成された銅箔10のシャイニー面12にキャリアテープ22をラミネートする。キャリアテープ22は第1実施形態における第1,2のキャリアテープ20,40と同様にPETフィルムからなる基材の片側面にアクリル系接着剤が塗布されたものが用いられている。
次に、図4(b)に示すように、サブトラクティブ法により銅箔10をパターニングし、配線パターン14を形成する。
次に、図4(c)に示すように、配線パターン14の所定位置にノンコンダクティブフィルム等の樹脂シートを貼付してアンダーフィル樹脂50を形成する。アンダーフィル樹脂50を構成する樹脂シートもまた、第1実施形態と同様に、ノンコンダクティブフィルムに替えて異方性導電樹脂フィルムやダイアタッチフィルムなどを用いることができる。
次に、図4(d)に示すように、電極としてのバンプ62が形成された半導体素子60をフェースダウンでアンダーフィル樹脂50に押圧させた状態で搭載し、半導体素子60のバンプ62をアンダーフィル樹脂50に貫通させることにより半導体素子60と配線パターン14とを電気的に接続する。バンプ62は配線パターン14に直接接続した状態になっている。
次に、図5(a)に示すように、配線パターン14とアンダーフィル樹脂50と半導体素子60とを(半導体素子60が搭載されている側の面を)封止樹脂72により樹脂成形し、封止樹脂部70を形成する。封止樹脂部70を形成する際は、トランスファーモールド装置を用いればよい。
次に、図5(b)に示すように、樹脂封止された積層体90からキャリアテープ22を除去する。キャリアテープ22は手作業等により簡単にピールして除去することができる。キャリアテープ22の接着剤には先述のとおりアクリル系接着剤が用いられているから、接着面から容易に剥離することができるが、配線パターン14との接着面にキャリアテープ22の接着剤や加熱により変質した接着剤成分が残留することがある。したがって図5(c)に示すように、キャリアテープ22を除去することで露出した配線パターン14(接続パッド)の表面にプラズマ処理を施すことにより、配線パターン14の表面(接続パッドの表面となる部位を当然に含む)を洗浄することができる。プラズマ処理には、アルゴンプラズマエッチングや酸素プラズマエッチングを用いることができる。
配線パターン14のプラズマ処理(洗浄処理)が完了した後、絶縁層としてソルダーレジスト30を配線パターン14の下面に積層する。このとき、外部接続端子80を取り付ける部位には開口部32が形成される。
本実施形態においても絶縁層にフィルム状に形成されたソルダーレジスト30を用いている。また、開口部32は、ソルダーレジスト30の所定部位にレーザ光を照射することにより形成している。
図5(d)に示すように、ソルダーレジスト30に開口部32を形成した後、開口部32から露出した配線パターン14にはんだバンプ等の外部接続端子80を取り付ける。必要に応じてダイサー等により個片化することにより、図3(c)に示した半導体装置100と同じ構成を有した半導体装置100を得ることができる。
本実施形態による半導体装置100の製造方法によれば、製造工程中に使用するキャリアテープ22を1枚にすることができるので、製造工程の短縮や、省資源化が可能になり、低コストで半導体装置100を製造することができる。
(第3実施形態)
第1実施形態および第2実施形態においては、銅箔10をパターニングする際にサブトラクティブ法を用いた形態について説明しているが、使用する銅箔10によっては、セミアディティブ法により配線パターン14を形成することができる。本実施形態においては、第1実施形態の配線パターン形成工程において、サブトラクティブ法に代えてセミアディティブ法を適用した場合の実施形態を説明する。図6〜図8は第3実施形態にかかる半導体装置の製造方法における各工程での状態を示す断面図である。
本実施形態においては厚さ寸法が2〜3μmに形成された銅箔10が用いられている。まず、図6(a)に示すように、銅箔10のシャイニー面12側に第1のキャリアテープ20を積層する。続いて、絶縁層としてフィルムタイプのソルダーレジスト30を銅箔10側にラミネートし、外部接続端子形成位置にレーザ光を照射してソルダーレジスト30に開口部32を形成する(図6(b))。図6(c)に示すように、ソルダーレジスト30の表面に第2のキャリアテープ40を積層する。続いて第1のキャリアテープ20をピールして除去する(図6(d))。
第1のキャリアテープ20を除去した後、図6(e)に示すように銅箔10とソルダーレジスト30と第2のキャリアテープ40とからなる積層体の上下面を入れ替えて銅箔10を上側面にした後、図7(a)に示すようにめっきレジスト25を銅箔10の表面にラミネートする。本実施形態におけるめっきレジスト25にはフィルム状に形成された感光性樹脂を用いた。銅箔10の表面に積層しためっきレジスト25をフォトリソグラフィー法により露光および現像し、図7(b)に示すようにめっきマスク27を形成する。めっきマスク27を形成した後、銅箔10をシードメタルとして電解銅めっきを施し、図7(c)に示すようにめっきマスク27の開口部に銅めっき層16を形成する。銅めっき層16を形成した後、図7(d)に示すようにめっきマスク27をウェットエッチング等により除去する。
次に、めっきマスク27により覆われていた部位の銅箔10(めっきマスク27を除去したことにより露出した銅箔10の部分)をエッチングすることで、銅めっき層16を独立させて図8(a)に示すような配線パターン14を形成する。配線パターン14を形成した後は、図8(b)に示すように、配線パターン14の所要の部位(半導体素子60を搭載する部位)にノンコンダクティブフィルム等のアンダーフィル樹脂50を形成し、バンプ62が形成された半導体素子60をアンダーフィル樹脂50に押圧し、バンプ62をアンダーフィル樹脂50に貫通させて配線パターン14に電気的に接続するように搭載し、半導体素子60と配線パターン14を封止樹脂72により樹脂成形し封止樹脂部70を形成する。これらの一連の工程は先の実施形態と同様にして行うことができる。図8(b)は樹脂封止された積層体90を示す。
続いて、図8(c)に示すように、樹脂封止された積層体90から第2のキャリアテープ40をピールすることにより除去する。第2のキャリアテープ40を除去しても硬化した封止樹脂部70(封止樹脂72)による剛性があるから以降の製造工程におけるハンドリングについては何ら問題ない。第2のキャリアテープ40を除去することにより、ソルダーレジスト30の開口部32から配線パターン14が露出するので、露出した配線パターン14(接続パッドとなる部分)にプラズマ処理(プラズマエッチング)を行い、配線パターン14の露出面を洗浄する。プラズマ処理は先の実施形態で説明した方法を適用することができる。プラズマ処理により洗浄された開口部32から露出した配線パターン14の部位(接続パッド)にはんだバンプ等からなる外部接続端子80を取り付ける。必要に応じてダイサー等により個片化することにより図8(d)に示すような半導体装置100を得ることができる。
本実施形態における半導体装置100の基本構成は、先に説明した実施形態における半導体装置100と同様であるが、配線パターン14がセミアディティブ法により形成されているので、配線パターン14が銅箔10および銅めっき層16の二層構造である点で相違する。また、先に説明した実施形態に比べて微細な配線パターン14を形成することができる点で有利である。
以上に本願発明にかかる半導体装置100および半導体装置100の製造方法について実施形態に基づいて詳細に説明したが、本願発明は以上に示した実施形態に限定されるものではないのはもちろんである。例えば、第3実施形態においては、第1実施形態における配線パターン14の形成方法をサブトラクティブ法に代えてセミアディティブ法により形成した実施形態について説明しているが、第2実施形態における配線パターン14の形成方法についても、サブトラクティブ法に代えてセミアディティブ法により形成しても良いのはもちろんである。
また、以上の実施形態においては、金属箔として銅箔10を用いているが、他の金属箔を用いても良いのはもちろんである。そして、配線パターン14の形成方法に応じて銅箔10の厚さ寸法を12〜15μm(サブトラクティブ法の場合)や2〜3μm(セミアディティブ法の場合)を採用しているが、金属箔の厚さ寸法は適宜調整することができるのはもちろんである。
また上記第1実施形態ないし第3実施形態においては、アンダーフィル樹脂50にノンコンダクティブフィルムを用いた形態における配線パターン14とバンプ62との電気的接続方法について説明しているが、アンダーフィル樹脂50にダイアタッチフィルムを用いた場合もノンコンダクティブフィルムと同様の接続方法が適用できる。これらに対して、アンダーフィル樹脂50として異方性導電フィルムを採用した場合には、配線パターン14とバンプ62とは、異方性導電性フィルム内の導電フィラーを中継して導通をとることができるため、配線パターン14とバンプ62とを直接接続しなくても良いのはもちろんである。
第1実施形態における半導体装置の製造方法における各段階の状態を示す断面図である。 第1実施形態における半導体装置の製造方法における各段階の状態を示す断面図である。 第1実施形態における半導体装置の製造方法における各段階の状態を示す断面図である。 第2実施形態にかかる半導体装置の製造方法における各工程での状態を示す断面図である。 第2実施形態にかかる半導体装置の製造方法における各工程での状態を示す断面図である。 第3実施形態にかかる半導体装置の製造方法における各工程での状態を示す断面図である。 第3実施形態にかかる半導体装置の製造方法における各工程での状態を示す断面図である。 第3実施形態にかかる半導体装置の製造方法における各工程での状態を示す断面図である。 従来技術における半導体基板の製造方法での各工程における状態を示す断面図である。 従来技術における半導体基板の製造方法での各工程における状態を示す断面図である。
符号の説明
10 銅箔
12 シャイニー面
14 配線パターン
16 銅めっき層
20 第1のキャリアテープ
22 キャリアテープ
25 めっきレジスト
27 めっきマスク
30 ソルダーレジスト
32 開口部
40 第2のキャリアテープ
50 アンダーフィル樹脂
60 半導体素子
62 バンプ
70 封止樹脂部
72 封止樹脂
80 外部接続端子
90 樹脂封止された積層体
100 半導体装置
110 スルーホール
112 接続パッド
114 外部接続端子
116 配線パターン
120 半導体素子
122 電極パッド
124 バンプ
126 電極
130 ボンディングワイヤ
140 封止樹脂
150 アンダーフィル樹脂
200 半導体装置
K 基板

Claims (10)

  1. 半導体素子を封止して樹脂成形された封止樹脂部と、
    前記封止樹脂部の一方の面を被覆する絶縁層と、
    前記封止樹脂部に封止され、前記絶縁層に積層して形成された配線パターンと、
    前記絶縁層に形成された開口部に配設され、前記配線パターンに接続して設けられた外部接続端子と、
    前記配線パターンにフリップチップ接続された前記半導体素子の接続部を保護するアンダーフィル樹脂と、
    を有していることを特徴とする半導体装置。
  2. 前記アンダーフィル樹脂は、非導電性フィルム材により形成されていて、
    前記半導体素子は、前記半導体素子に取り付けられた電極により前記被導電性フィルムを貫通させることにより前記配線パターンと電気的に接続されていることを特徴とする請求項1記載の半導体装置。
  3. 前記アンダーフィル樹脂は、異方性導電フィルムにより形成されていて、
    前記半導体素子は、前記異方性導電フィルム材を介して前記配線パターンに電気的に接続されていることを特徴とする請求項1記載の半導体装置。
  4. 前記配線パターンは銅によって形成されていることを特徴とする請求項1〜3のうちのいずれか一項に記載の半導体装置。
  5. 金属箔に第1のキャリアテープを接着する工程と、
    前記金属箔に絶縁層を積層し、該絶縁層に開口部を形成する工程と、
    前記絶縁層の表面に第2のキャリアテープを積層する工程と、
    前記第1のキャリアテープを除去する工程と、
    前記金属箔をエッチングし、配線パターンを形成する工程と、
    前記配線パターンにアンダーフィル樹脂を積層する工程と、
    半導体素子をフェースダウンにより前記アンダーフィル樹脂の上から前記配線パターンと電気的に接続するように搭載する工程と、
    前記半導体素子が搭載された一方の面側を樹脂封止する工程と、
    前記第2のキャリアテープを除去する工程と、
    前記開口部から露出した前記配線パターンに外部接続端子を接合する工程と、
    を有していることを特徴とする半導体装置の製造方法。
  6. 金属箔にキャリアテープを接着する工程と、
    前記金属箔をエッチングし、配線パターンを形成する工程と、
    前記配線パターンにアンダーフィル樹脂を積層する工程と、
    半導体素子をフェースダウンにより前記アンダーフィル樹脂の上から前記配線パターンと電気的に接続するように搭載する工程と、
    前記半導体素子が搭載された一方の面側を樹脂封止する工程と、
    前記キャリアテープを除去する工程と、
    前記キャリアテープを除去して露出した前記配線パターンに絶縁層を積層し、該絶縁層に開口部を形成する工程と、
    前記開口部から露出した前記配線パターンに外部接続端子を接合する工程と、
    を有していることを特徴とする半導体装置の製造方法。
  7. 前記金属箔にキャリアテープを接着する工程においては、前記金属箔のシャイニー面にアクリル系接着剤を用いて接着していることを特徴とする請求項5または6記載の半導体装置の製造方法。
  8. 前記金属箔からキャリアテープを剥離した後から前記開口部から露出した前記配線パターンに外部接続端子を接合するまでの間に、前記金属箔をプラズマエッチングする工程を有していることを特徴とする請求項5〜7のうちのいずれか一項に記載の半導体装置の製造方法。
  9. 前記金属箔は、サブトラクティブ法によりパターニングされることを特徴とする請求項5〜8のうちのいずれか一項に記載の半導体装置の製造方法。
  10. 前記金属箔は、セミアディティブ法によりパターニングされることを特徴とする請求項5〜8のうちのいずれか一項に記載の半導体装置の製造方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014022705A (ja) * 2012-07-24 2014-02-03 Citizen Holdings Co Ltd 半導体発光装置及びその製造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001291801A (ja) * 2000-03-16 2001-10-19 Texas Instr Inc <Ti> 直接取付けチップスケール・パッケージ
JP2004134779A (ja) * 2002-09-20 2004-04-30 Toray Ind Inc 電子部品実装回路基板の製造方法および電子部品実装回路基板用部材の製造方法
JP2007281301A (ja) * 2006-04-10 2007-10-25 Hitachi Cable Ltd 電子装置用基板およびその製造方法、並びに電子装置およびその製造方法
JP2007335541A (ja) * 2006-06-13 2007-12-27 Mitsui Mining & Smelting Co Ltd フレキシブルプリント配線基板および半導体装置

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6794273B2 (en) * 2002-05-24 2004-09-21 Fujitsu Limited Semiconductor device and manufacturing method thereof
JP4271590B2 (ja) * 2004-01-20 2009-06-03 新光電気工業株式会社 半導体装置及びその製造方法
JP4204989B2 (ja) * 2004-01-30 2009-01-07 新光電気工業株式会社 半導体装置及びその製造方法
JP4108643B2 (ja) * 2004-05-12 2008-06-25 日本電気株式会社 配線基板及びそれを用いた半導体パッケージ
US20090001604A1 (en) * 2005-03-01 2009-01-01 Daisuke Tanaka Semiconductor Package and Method for Producing Same
JP3914239B2 (ja) * 2005-03-15 2007-05-16 新光電気工業株式会社 配線基板および配線基板の製造方法
US7838779B2 (en) * 2005-06-17 2010-11-23 Nec Corporation Wiring board, method for manufacturing same, and semiconductor package
JP4551321B2 (ja) * 2005-07-21 2010-09-29 新光電気工業株式会社 電子部品実装構造及びその製造方法
JP4819471B2 (ja) * 2005-10-12 2011-11-24 日本電気株式会社 配線基板及び配線基板を用いた半導体装置並びにその製造方法
JP2007123524A (ja) * 2005-10-27 2007-05-17 Shinko Electric Ind Co Ltd 電子部品内蔵基板
KR100892935B1 (ko) * 2005-12-14 2009-04-09 신꼬오덴기 고교 가부시키가이샤 칩 내장 기판 및 칩 내장 기판의 제조방법
JP2007207872A (ja) * 2006-01-31 2007-08-16 Nec Electronics Corp 配線基板および半導体装置ならびにそれらの製造方法
JP4874005B2 (ja) * 2006-06-09 2012-02-08 富士通セミコンダクター株式会社 半導体装置、その製造方法及びその実装方法
JP2008091719A (ja) * 2006-10-03 2008-04-17 Shinko Electric Ind Co Ltd 半導体装置
US7595553B2 (en) * 2006-11-08 2009-09-29 Sanyo Electric Co., Ltd. Packaging board and manufacturing method therefor, semiconductor module and mobile apparatus

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001291801A (ja) * 2000-03-16 2001-10-19 Texas Instr Inc <Ti> 直接取付けチップスケール・パッケージ
JP2004134779A (ja) * 2002-09-20 2004-04-30 Toray Ind Inc 電子部品実装回路基板の製造方法および電子部品実装回路基板用部材の製造方法
JP2007281301A (ja) * 2006-04-10 2007-10-25 Hitachi Cable Ltd 電子装置用基板およびその製造方法、並びに電子装置およびその製造方法
JP2007335541A (ja) * 2006-06-13 2007-12-27 Mitsui Mining & Smelting Co Ltd フレキシブルプリント配線基板および半導体装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014022705A (ja) * 2012-07-24 2014-02-03 Citizen Holdings Co Ltd 半導体発光装置及びその製造方法

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