JP2019057590A - 半導体素子用基板及びその製造方法、半導体装置及びその製造方法 - Google Patents

半導体素子用基板及びその製造方法、半導体装置及びその製造方法 Download PDF

Info

Publication number
JP2019057590A
JP2019057590A JP2017180608A JP2017180608A JP2019057590A JP 2019057590 A JP2019057590 A JP 2019057590A JP 2017180608 A JP2017180608 A JP 2017180608A JP 2017180608 A JP2017180608 A JP 2017180608A JP 2019057590 A JP2019057590 A JP 2019057590A
Authority
JP
Japan
Prior art keywords
resin
semiconductor element
substrate
element mounting
terminal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2017180608A
Other languages
English (en)
Other versions
JP6964477B2 (ja
Inventor
金子 健太郎
Kentaro Kaneko
健太郎 金子
晴信 佐藤
Harunobu Sato
晴信 佐藤
元 中西
Hajime Nakanishi
元 中西
中村 順一
Junichi Nakamura
順一 中村
孝治 渡邊
Koji Watanabe
孝治 渡邊
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shinko Electric Industries Co Ltd
Original Assignee
Shinko Electric Industries Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shinko Electric Industries Co Ltd filed Critical Shinko Electric Industries Co Ltd
Priority to JP2017180608A priority Critical patent/JP6964477B2/ja
Priority to US16/051,878 priority patent/US10943857B2/en
Priority to TW107132390A priority patent/TWI801417B/zh
Publication of JP2019057590A publication Critical patent/JP2019057590A/ja
Application granted granted Critical
Publication of JP6964477B2 publication Critical patent/JP6964477B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49579Lead-frames or other flat leads characterised by the materials of the lead frames or layers thereon
    • H01L23/49586Insulating layers on lead frames
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4803Insulating or insulated parts, e.g. mountings, containers, diamond heatsinks
    • H01L21/481Insulating layers on insulating parts, with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814Conductive parts
    • H01L21/4821Flat leads, e.g. lead frames with or without insulating supports
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814Conductive parts
    • H01L21/4821Flat leads, e.g. lead frames with or without insulating supports
    • H01L21/4828Etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814Conductive parts
    • H01L21/4821Flat leads, e.g. lead frames with or without insulating supports
    • H01L21/4839Assembly of a flat lead with an insulating support, e.g. for TAB
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814Conductive parts
    • H01L21/4821Flat leads, e.g. lead frames with or without insulating supports
    • H01L21/4842Mechanical treatment, e.g. punching, cutting, deforming, cold welding
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49503Lead-frames or other flat leads characterised by the die pad
    • H01L23/4951Chip-on-leads or leads-on-chip techniques, i.e. inner lead fingers being used as die pad
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49503Lead-frames or other flat leads characterised by the die pad
    • H01L23/49513Lead-frames or other flat leads characterised by the die pad having bonding material between chip and die pad
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49541Geometry of the lead-frame
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49541Geometry of the lead-frame
    • H01L23/49548Cross section geometry
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49541Geometry of the lead-frame
    • H01L23/49558Insulating layers on lead frames, e.g. bridging members
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49579Lead-frames or other flat leads characterised by the materials of the lead frames or layers thereon
    • H01L23/49582Metallic layers on lead frames
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68345Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during the manufacture of self supporting substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68381Details of chemical or physical process used for separating the auxiliary support from a device or wafer
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/13099Material
    • H01L2224/131Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16245Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16245Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/16258Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic the bump connector connecting to a bonding area protruding from the surface of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001Core members of the layer connector
    • H01L2224/29099Material
    • H01L2224/29198Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29199Material of the matrix
    • H01L2224/29294Material of the matrix with a principal constituent of the material being a liquid not provided for in groups H01L2224/292 - H01L2224/29291
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001Core members of the layer connector
    • H01L2224/29099Material
    • H01L2224/29198Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29298Fillers
    • H01L2224/29299Base material
    • H01L2224/293Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29338Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/29339Silver [Ag] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001Core members of the connector
    • H01L2224/45099Material
    • H01L2224/451Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144Gold (Au) as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001Core members of the connector
    • H01L2224/45099Material
    • H01L2224/451Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45147Copper (Cu) as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48257Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a die pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/4905Shape
    • H01L2224/49051Connectors having different shapes
    • H01L2224/49052Different loop heights
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Thin Film Transistor (AREA)

Abstract

【課題】半導体素子用基板において樹脂と金属との密着性を向上すると共に、反りを抑制すること。【解決手段】本半導体素子用基板は、一方の面、他方の面、及び側面を備えた端子部と、前記端子部の一方の面を露出し、側面を被覆する樹脂部と、を有し、前記樹脂部は、第1樹脂と第2樹脂を備えた多層構造であり、前記第1樹脂が、前記端子部の側面に接して設けられ、前記第1樹脂及び前記第2樹脂はフィラーを含有し、前記第1樹脂が含有するフィラーの量は、前記第2樹脂が含有するフィラーの量よりも少ない。【選択図】図2

Description

本発明は、半導体素子用基板及びその製造方法、半導体装置及びその製造方法に関する。
半導体素子が搭載されて半導体装置の一部となる半導体素子用基板が知られている。半導体素子用基板は、例えば、金属板の一方の側に配線となる溝状の構造を形成し、溝状の構造に液状のプリモールド樹脂を埋め込んだ後、液状のプリモールド樹脂を加熱して硬化させる工程を経て作製される。
特許第5526575号
しかしながら、上記の構造の半導体素子用基板では、プリモールド樹脂と金属板との密着性が悪く、かつ、プリモールド樹脂と金属板との熱膨張係数の違いにより半導体素子用基板に反りが発生することが懸念される。
本発明は、上記の点に鑑みてなされたものであり、半導体素子用基板において樹脂と金属との密着性を向上すると共に、反りを抑制することを目的とする。
本半導体素子用基板は、一方の面、他方の面、及び側面を備えた端子部と、前記端子部の一方の面を露出し、側面を被覆する樹脂部と、を有し、前記樹脂部は、第1樹脂と第2樹脂を備えた多層構造であり、前記第1樹脂が、前記端子部の側面に接して設けられ、前記第1樹脂及び前記第2樹脂はフィラーを含有し、前記第1樹脂が含有するフィラーの量は、前記第2樹脂が含有するフィラーの量よりも少ないことを要件とする。
開示の技術によれば、半導体素子用基板において樹脂と金属との密着性を向上すると共に、反りを抑制することができる。
第1の実施の形態に係る半導体素子用基板を例示する平面図である。 第1の実施の形態に係る半導体素子用基板を構成する単位基板を例示する図である。 第1の実施の形態に係る半導体素子用基板を構成する単位基板を例示する底面図である。 第1の実施の形態に係る半導体素子用基板の製造工程を例示する図(その1)である。 第1の実施の形態に係る半導体素子用基板の製造工程を例示する図(その2)である。 第1の実施の形態に係る半導体素子用基板の製造工程を例示する図(その3)である。 第1の実施の形態に係る半導体装置の製造工程を例示する図である。 第1の実施の形態の変形例1に係る半導体素子用基板を構成する単位基板を例示する図である。 第1の実施の形態の変形例1に係る半導体素子用基板の製造工程を例示する図である。 第1の実施の形態の変形例1に係る半導体装置の製造工程を例示する図である。 第1の実施の形態の変形例2に係る半導体素子用基板を構成する単位基板を例示する図である。 第1の実施の形態の変形例2に係る半導体素子用基板の製造工程を例示する図(その1)である。 第1の実施の形態の変形例2に係る半導体装置の製造工程を例示する図である。 第1の実施の形態の変形例2に係る半導体素子用基板の製造工程を例示する図(その2)である。 第1の実施の形態の変形例3に係る半導体素子用基板を構成する単位基板を例示する図である。 第1の実施の形態の変形例3に係る半導体装置の製造工程を例示する図である。 第1の実施の形態の変形例4に係る半導体素子用基板を構成する単位基板を例示する図である。 第1の実施の形態の変形例4に係る半導体素子用基板の製造工程を例示する図である。 第1の実施の形態の変形例5に係る半導体素子用基板を構成する単位基板を例示する図である。 第1の実施の形態の変形例5に係る半導体素子用基板の製造工程を例示する図である。 第1の実施の形態の変形例5に係る半導体装置の製造工程を例示する図である。 第1の実施の形態の変形例6に係る半導体素子用基板を構成する単位基板を例示する図である。 第1の実施の形態の変形例6に係る半導体装置の製造工程を例示する図である。
以下、図面を参照して発明を実施するための形態について説明する。なお、各図面において、同一構成部分には同一符号を付し、重複した説明を省略する場合がある。
〈第1の実施の形態〉
[半導体素子用基板の構造]
図1は、第1の実施の形態に係る半導体素子用基板を例示する平面図である。図1を参照するに、半導体素子用基板1は、平面視略矩形状の基板フレーム10に、複数の単位基板群20が離間して配列された構造を有している。
なお、図1の例では、3つの単位基板群20を1列に配列しているが、配列する単位基板群20の数は任意に決定することができる。又、単位基板群20を複数列に配列しても構わない。又、図1の例では、隣接する単位基板群20間にスリット10xを設けているが、これは必須ではない。
半導体素子用基板1の材料としては、例えば、銅(Cu)、Cuをベースにした合金、鉄−ニッケル(Fe−Ni)、Fe−Niをベースにした合金、又はステンレス等を用いることができる。
単位基板群20には、複数の単位基板30がマトリクス状に配列されている。単位基板30は、最終的に半導体素子が搭載され、切断位置Cで切断されて、個々の半導体装置の一部となる領域である。なお、図1の例では、単位基板群20が6行6列に配列された単位基板30から構成されているが、単位基板群20を構成する単位基板30の数は任意に決定することができる。
図2は、第1の実施の形態に係る半導体素子用基板を構成する単位基板を例示する図であり、図2(a)は平面図、図2(b)は図2(a)のA−A線に沿う断面図、図2(c)は図2(a)のB−B線に沿う断面図である。図3は、第1の実施の形態に係る半導体素子用基板を構成する単位基板を例示する底面図である。
図2及び図3を参照するに、単位基板30は、ダイパッド31と、リード32と、樹脂部33と、金属膜34及び35と、枠部38と、サポートバー39とを有している。
なお、本実施の形態では、便宜上、単位基板30の金属膜34及び35が形成されている側を上側又は一方の側、金属膜34及び35が形成されていない側を下側又は他方の側とする。又、各部位の金属膜34及び35が形成されている側の面を一方の面又は上面、金属膜34及び35が形成されていない側の面を他方の面又は下面とする。但し、単位基板30は天地逆の状態で用いることができ、又は任意の角度で配置することができる。又、平面視とは対象物をダイパッド31の上面31aの法線方向から視ることを指し、平面形状とは対象物をダイパッド31の上面31aの法線方向から視た形状を指すものとする。
ダイパッド31は、半導体素子を搭載する上面31a及び上面31aの反対面である下面31bを備えた半導体素子搭載部である。ダイパッド31は、例えば、単位基板30の略中央部に平面形状が矩形状に形成されている。隣接する単位基板30間には枠部38が設けられており、平面視において、枠部38の内側の四隅とダイパッド31の外側の四隅は、斜めに設けられた4本の細長状のサポートバー39により接続されている。ダイパッド31の上面31aと、リード32の上面32aと、枠部38の上面と、サポートバー39の上面とは、例えば、面一とすることができる。
ダイパッド31の外周部の下面31b側には、切り欠き部311が、例えば環状に設けられている。切り欠き部311が設けられていない部分(薄化されていない部分)のダイパッド31の厚さTは、例えば、75〜200μm程度とすることができる。切り欠き部311が設けられている部分(薄化された部分)のダイパッド31の厚さTは、例えば、厚さTの半分程度とすることができる。なお、枠部38及びサポートバー39の下面側はハーフエッチングされており、枠部38及びサポートバー39の厚さは、切り欠き部311が設けられている部分のダイパッド31の厚さTと略同一である。
平面視において、枠部38の内側の所定領域からダイパッド31に向かって、細長状の複数のリード32が設けられている。なお、各々のリード32は、半導体装置(後述)の製造工程において切断位置Cで切断される際に枠部38から分離され、互いに電気的に絶縁される。
リード32は、ダイパッド31の外周部と離間して配置された端子部である。リード32は、ダイパッド31の周囲に互いに離間されて複数配列されている。リード32のダイパッド31の外周部側の端部の下面32b側には、切り欠き部321が設けられている。切り欠き部321が設けられていない部分(薄化されていない部分)のリード32の厚さTは、例えば、75〜200μm程度とすることができる。切り欠き部321が設けられている部分(薄化された部分)のリード32の厚さTは、例えば、厚さTの半分程度とすることができる。なお、厚さTと厚さTとは略同一であり、厚さTと厚さTとは略同一である。
樹脂部33は、ダイパッド31の上面31a及びリード32の上面32aを露出した状態でダイパッド31及びリード32を保持し、切り欠き部311及び切り欠き部321を埋めるように設けられている。
より詳しくは、樹脂部33は、平面視において、ダイパッド31、リード32、枠部38、及びサポートバー39が形成されていない領域を埋めるように設けられている。又、樹脂部33は、切り欠き部311及び321を埋めると共に、ハーフエッチングされた枠部38及びサポートバー39の下面を被覆するように設けられている。言い換えれば、枠部38及びサポートバー39は、樹脂部33上に設けられている。従って、図3に示す単位基板30の底面図において、切り欠き部311及び321の内壁面、並びに枠部38及びサポートバー39の下面は、樹脂部33からは露出しない。樹脂部33は、ダイパッド31の下面31b及びリード32の下面32bを露出している。
樹脂部33は、第1樹脂331と第2樹脂332とを備えた多層構造である。第1樹脂331は、切り欠き部311の内壁面及び切り欠き部321の内壁面と接して配置されている。第2樹脂332は、切り欠き部311の内壁面及び切り欠き部321の内壁面との間に第1樹脂331を挟んで配置されている。すなわち、第2樹脂332と切り欠き部311の内壁面及び切り欠き部321の内壁面との間には第1樹脂331が存在しており、第2樹脂332は切り欠き部311の内壁面及び切り欠き部321の内壁面とは接していない。
第1樹脂331は、切り欠き部311内からダイパッド31の側面の一部(側面の下方側)に延伸してダイパッド31の側面の一部を直接被覆している。又、第1樹脂331は、切り欠き部321内からリード32の側面の一部(側面の下方側)に延伸してリード32の側面の一部を直接被覆している。第2樹脂332は、切り欠き部311内からダイパッド31の側面の一部(側面の下方側)を直接被覆する第1樹脂331上に延伸している。又、第2樹脂332は、切り欠き部321内からリード32の側面の一部(側面の下方側)を直接被覆する第1樹脂331上に延伸している。
ダイパッド31の切り欠き部311形成部分より上面31a側の側面は、樹脂部33より露出している。又、リード32の切り欠き部321形成部分より上面32a側の側面は、樹脂部33より露出している。
リード32は、樹脂部33の上面に沿って平面方向に延出するリード本体を有する。リード32のリード本体の上面と側面が樹脂部33から露出し、リード本体の下面は樹脂部33(第1樹脂331)に接している。リード32の上面32aは、リード本体の上面となる。
リード32は、リード本体から下方に突出し、樹脂部33の下面から露出する外部接続部を有する。外部接続部の側面は樹脂部33(第1樹脂331)に接し、外部接続部の下面は樹脂部33の下面から露出している。樹脂部33から露出するリード32の下面32bは、外部接続部の下面となる。
このように、樹脂部33は、切り欠き部311内及び切り欠き部321内に充填され、ダイパッド31及びリード32の側面の下方側を被覆している。言い換えれば、ダイパッド31及びリード32の上面側は、樹脂部33の上面から突起している。又、第1樹脂331はダイパッド31及びリード32と接する部分を有しているが、第2樹脂332はダイパッド31及びリード32と接する部分を有していない。
又、第1樹脂331は、枠部38の下面及びサポートバー39の下面と接して配置されている。第2樹脂332は、枠部38の下面及びサポートバー39の下面との間に第1樹脂331を挟んで配置されている。すなわち、第2樹脂332と枠部38の下面及びサポートバー39の下面との間には第1樹脂331が存在しており、第2樹脂332は枠部38の下面及びサポートバー39の下面とは接していない。
樹脂部33の下面(第1樹脂331の下面及び第2樹脂332の下面)は、例えば、ダイパッド31の下面31b及びリード32の下面32bと面一とすることができる。
第1樹脂331及び第2樹脂332としては、例えば、エポキシ系樹脂やポリイミド系樹脂等を用いることができる。第1樹脂331及び第2樹脂332は、例えば、シリカやアルミナ等のフィラーを含有している。第1樹脂331が含有するフィラーの量は、第2樹脂332が含有するフィラーの量よりも少ない。第1樹脂331が含有するフィラーの種類は、第2樹脂332が含有するフィラーの種類と同一であってもよいし、異なっていてもよい。
ダイパッド31、リード32、枠部38、及びサポートバー39と接する第1樹脂331が含有するフィラーの量を少なくすることにより、ダイパッド31、リード32、枠部38、及びサポートバー39と第1樹脂331を構成する樹脂部分(フィラーを除く部分)との接触面積が増える。そのため、樹脂部33とダイパッド31、リード32、枠部38、及びサポートバー39との密着性を向上することができる。
一方、第2樹脂332が含有するフィラーの量を多くすることにより、樹脂部33の熱膨張係数の調整が容易となる。例えば、第2樹脂332が含有するフィラーの量を調整し、樹脂部33の熱膨張係数をダイパッド31、リード32、枠部38、及びサポートバー39の熱膨張係数と近くすることにより、半導体素子用基板1の反りを低減できる。
ダイパッド31の上面31aの、ダイパッド31の外周部に位置する領域には、環状の金属膜34が形成されている。又、リード32は、長手方向の略中央部よりダイパッド31の外周部側が縮幅しており、リード32の上面32aの縮幅する領域の端部(ダイパッド31の外周部側の端部)には、金属膜35が形成されている。但し、リード32の長手方向の略中央部よりダイパッド31側が縮幅することは必須ではなく、リード32は一定幅であってもよい。
金属膜34及び35は、ダイパッド31に搭載される半導体素子の電極と金属線で接続されるボンディングパッドとして用いることができる。金属膜34及び35としては、例えば、Ag膜、Au膜、Sn膜、Ni/Au膜(Ni膜とAu膜をこの順番で積膜した金属膜)、Ni/Pd/Au膜(Ni膜とPd膜とAu膜をこの順番で積膜した金属膜)等を用いることができる。
[半導体素子用基板の製造方法]
次に、第1の実施の形態に係る半導体素子用基板の製造方法について、単位基板30を図示しながら説明する。図4〜図6は、第1の実施の形態に係る半導体素子用基板の製造工程を例示する図であり、図2(b)に対応する断面を示している。
まず、図4(a)に示す工程では、図1に示す基板フレーム10と同形状の金属製の板材10A(金属板)を準備する。板材10Aの材料としては、例えば、銅(Cu)、Cuをベースにした合金、鉄−ニッケル(Fe−Ni)、Fe−Niをベースにした合金、又はステンレス等を用いることができる。板材10Aの厚さは、例えば、75〜200μm程度とすることができる。
次に、板材10Aの上面の全面に感光性のレジスト300を形成し、板材10Aの下面の全面に感光性のレジスト310を形成する。レジスト300及び310としては、例えば、ドライフィルムレジスト等を用いることができる。そして、レジスト310を露光及び現像し、ハーフエッチングする領域を露出するようにパターニングする。レジスト310は、切り欠き部311及び321が設けられる領域、並びに枠部38及びサポートバー39となる領域を露出するようにパターニングされる。なお、レジスト300は、板材10Aの上面の全面を被覆したままである。
次に、図4(b)に示す工程では、レジスト300及び310をエッチングマスクとして板材10Aをハーフエッチングする。レジスト310に被覆されていない領域が板材10Aの下面側からハーフエッチングされ、板材10Aの下面側から上面側に窪む凹部10yが形成される。板材10Aが銅である場合には、例えば、塩化第二銅水溶液を用いたウェットエッチングにより、凹部10yを形成することができる。凹部10yは、切り欠き部311及び321が設けられる領域、並びに枠部38及びサポートバー39となる領域に形成される。言い換えれば、枠部38及びサポートバー39となる領域の下面側は、この工程でハーフエッチングされる。
次に、図4(c)に示す工程では、図4(b)に示すレジスト300及び310を除去する。レジスト300及び310を除去後、必要に応じ、凹部10yの内壁面を含む板材10Aの上面及び下面に粗化処理を施してもよい。粗化処理としては、特に限定されないが、一例として、酸化処理やブラスト処理等が挙げられる。粗化処理を施すことにより、板材10Aと第1樹脂331との密着性を一層向上することができる。
次に、図4(d)に示す工程では、金属箔400上に設けられたフィルム状の樹脂部33を準備する。樹脂部33は、金属箔400上に第2樹脂332及び第1樹脂331が順次積層された多層構造である。第2樹脂332及び第1樹脂331は、この段階ではBステージ状態(半硬化状態)である。なお、金属箔400の両面の粗度が異なる場合には、後工程において樹脂部33に対する金属箔400の剥離を容易にするため、粗度の小さい面に樹脂部33を積層することが好ましい。
金属箔400としては、例えば、厚さ12〜25μm程度の銅箔を用いることができる。第1樹脂331及び第2樹脂332としては、例えば、エポキシ系樹脂やポリイミド系樹脂等を用いることができる。第1樹脂331の厚さは、例えば、10〜30μm程度とすることができる。第2樹脂332の厚さは、例えば、30〜50μm程度とすることができる。第1樹脂331及び第2樹脂332は、例えば、シリカやアルミナ等のフィラーを含有している。第1樹脂331が含有するフィラーの量は、第2樹脂332が含有するフィラーの量よりも少ない。
なお、図4(d)の工程において、金属箔400上に第2樹脂332及び第1樹脂331が順次積層された樹脂部33に代えて、支持フィルム上に第2樹脂332及び第1樹脂331が順次積層された樹脂部33を用いてもよい。支持フィルムとしては、例えば、ポリエチレンテレフタレート、ポリエチレン等の樹脂フィルムを用いることができる。支持フィルムの厚さは、例えば、30〜40μm程度とすることができる。支持フィルムは、後述の図5(d)の工程において、例えば、機械的に剥離される。
次に、図4(d)の矢印下側に示すように、樹脂部33を板材10Aの下面に貼り付けると共に凹部10yを樹脂部33で埋める。具体的には、樹脂部33が積層された金属箔400を、第1樹脂331が板材10Aの下面と対向するように配置し、板材10Aを金属箔400側に押圧する。Bステージ状態の第1樹脂331及び第2樹脂332は、凹部10yの形状に沿って変形し、凹部10yを埋める。この時、樹脂部33の上層である第1樹脂331のみが、凹部10yの内壁面を含む板材10Aの下面と接する。その後、第1樹脂331及び第2樹脂332を硬化温度以上に加熱して硬化させることにより、樹脂部33が板材10Aの下面側に貼り付けられる。板材10Aを金属箔400側に押圧しながら、第1樹脂331及び第2樹脂332を加熱してもよい。なお、図4(d)の矢印下側に示す構造体が金属箔400を備えることで、製造工程内の製品剛性を上げることが可能となり、以降の製造工程を安定して行うことができる。
次に、図5(a)に示す工程では、板材10Aの上面の全面に感光性のレジスト320を形成し、金属箔400の下面の全面に感光性のレジスト330を形成する。レジスト320及び330としては、例えば、ドライフィルムレジスト等を用いることができる。そして、レジスト320を露光及び現像し、エッチングする領域を露出するようにパターニングする。レジスト320は、平面視において、図2(a)のダイパッド31、リード32、枠部38、及びサポートバー39が形成されている領域を被覆するようにパターニングされる。なお、レジスト330は、金属箔400の下面の全面を被覆したままである。
次に、図5(b)に示す工程では、レジスト320及び330をエッチングマスクとして板材10Aをエッチングする。これにより、板材10Aの凹部10yの底部をなす領域の一部が除去され、図2(a)に示した平面形状のダイパッド31、リード32、枠部38、及びサポートバー39が形成される。このとき、ダイパッド31の外周部の下面31b側に凹部10yが分離された切り欠き部311が設けられると共に、リード32のダイパッド31側の領域の下面32b側に凹部10yが分離された切り欠き部321が設けられる。
板材10Aが銅である場合には、例えば、塩化第二銅水溶液を用いたウェットエッチングにより、切り欠き部311を含むダイパッド31、切り欠き部321を含むリード32、枠部38、及びサポートバー39を形成することができる。なお、図4(b)に示す工程のハーフエッチングで凹部10yの底部が薄化されており、容易にエッチングできるため、狭ピッチで配置されたリード32を作製できる。リード32のピッチは、例えば、30〜70μm程度とすることができる。
次に、図5(c)に示す工程では、図5(b)に示すレジスト320及び330を除去する。
次に、図5(d)に示す工程では、まず、金属箔400を除去する。金属箔400と接している第2樹脂332はフィラーの含有量が多いため、金属箔400との密着性が低い。そのため、金属箔400は第2樹脂332から機械的に剥離することで容易に除去できる。但し、金属箔400は、バフ研磨やウェットブラスト処理により除去してもよい。
金属箔400を除去後、ダイパッド31の下面31b及びリード32の下面32bよりも下側に形成された樹脂部33を除去し、ダイパッド31の下面31b及びリード32の下面32bを露出する。不要部を除去された樹脂部33の下面は、例えば、ダイパッド31の下面31b及びリード32の下面32bと面一とすることができる。樹脂部33の不要部の除去は、例えば、バフ研磨やウェットブラスト処理により行うことができる。
ダイパッド31の下面31b及びリード32の下面32bに研磨剤が残留する場合には、ダイパッド31の下面31b及びリード32の下面32bにソフトエッチングを施して研磨剤を除去することが好ましい。ソフトエッチングとは、対象物の表面を数μm程度均一にエッチングすることである。ダイパッド31及びリード32が銅である場合には、例えば、塩化第二銅水溶液を用いてソフトエッチングを行うことができる。なお、研磨剤除去のソフトエッチングを施す場合、ダイパッド31の下面31b及びリード32の下面32bが、樹脂部33の下面から僅かに凹む。
次に、図6(a)に示す工程では、ダイパッド31の上面31a、リード32の上面32a、枠部38の上面、及びサポートバー39の上面に感光性のレジスト340を形成する。同様に、ダイパッド31の下面31b、リード32の下面32b、及び樹脂部33の下面に感光性のレジスト350を形成する。レジスト340及び350としては、例えば、ドライフィルムレジスト等を用いることができる。そして、レジスト340を露光及び現像し、金属膜34及び35を形成する領域を露出するようにパターニングする。なお、レジスト350は、ダイパッド31の下面31b、リード32の下面32b、及び樹脂部33の下面の全面を被覆したままである。
次に、図6(b)に示す工程では、レジスト340に被覆されていない領域のダイパッド31の上面31aに金属膜34を形成し、レジスト340に被覆されていない領域のリード32の上面32aに金属膜35を形成する。金属膜34及び35の材料は、前述の通りである。金属膜34及び35は、例えば、電解めっき法により形成できる。各々の単位基板30のダイパッド31及びリード32は、枠部38及びサポートバー39により相互に電気的に接続されているため、枠部38及びサポートバー39を電解めっきの際の給電経路とすることができる。
次に、図6(c)に示す工程では、図6(b)に示すレジスト340及び350を除去する。これにより、単位基板30が行列状に配置された半導体素子用基板1(図1参照)が完成する。
引き続き、単位基板30に半導体素子を搭載して半導体装置を作製する工程について説明する。まず、図7(a)に示す工程では、各単位基板30のダイパッド31の上面31aに半導体素子40をフェイスアップ状態で搭載する。半導体素子40は、例えば、銀ペースト等の導電性の接着材50を介してダイパッド31の上面31aに搭載(ダイボンディング)することができる。
次に、図7(b)に示す工程では、半導体素子40の回路形成面側に形成された電極端子41を、金線や銅線等である金属線60を介して、金属膜34及び35と電気的に接続する。金属線60は、例えば、ワイヤボンディング法により、半導体素子40の電極端子41と金属膜34及び35とを接続できる。
次に、図7(c)に示す工程では、各単位基板30、半導体素子40、及び金属線60を封止する封止樹脂70を形成する。封止樹脂70としては、例えば、エポキシ系樹脂等の絶縁性樹脂にフィラーを含有させた所謂モールド樹脂等を用いることができる。封止樹脂70は、例えば、トランスファーモールド法やコンプレッションモールド法等により形成できる。封止樹脂70は、単位基板30の上面側に設けられる。
次に、図7(d)に示す工程では、リード32の下面32bに外部接続用の金属膜36を形成後、個片化する。金属膜36としては、金属膜34、35と同じ金属膜を適用できる。一例として、金属膜36としてSn膜を用いることができる。
金属膜36を形成するには、ダイパッド31の下面31b、リード32の下面32b、及び樹脂部33の下面に感光性のレジストを形成し、露光及び現像して金属膜36を形成する領域を露出するようにパターニングする。そして、レジストに被覆されていない領域のリード32の下面32bに、例えば、枠部38及びサポートバー39を給電経路とする電解めっき法により金属膜36を形成し、その後レジストを除去する。なお、ダイパッド31の下面31bにも金属膜36を設けても良い。この場合、レジスト形成を省いて電解めっきを施すことにより、リード32の下面32bへの金属膜36の形成と同時に、ダイパッド31の下面31bに金属膜36と同じ金属膜を形成することができる。
金属膜36を形成後、切断位置Cで切断して個片化することにより、複数の半導体装置2が完成する。切断は、例えば、スライサー等により実行できる。なお、金属線60を介して金属膜34と接続される電極端子41は、例えば、ダイパッド31をGNDに接続することにより、GND電位に固定することができる。
半導体装置2において、ダイパッド31の上面31aと、ダイパッド31の上面31a側の側面は、封止樹脂70に被覆されている。又、リード32の上面32aと、リード32の上面32a側の側面は、封止樹脂70に被覆されている。又、切断により形成されたリード32の側面が、切断により形成された封止樹脂70の側面及び樹脂部33の側面に露出している。
なお、半導体装置2を1つの製品として出荷してもよいし、図2及び図3に示した単位基板30を備えた個片化前の半導体素子用基板1(図1)を1つの製品として出荷してもよい。後者の場合には、半導体素子用基板1を製品として入手した者が図7に示す各工程を実行し、複数の半導体装置2を作製することができる。
〈第1の実施の形態の変形例1〉
第1の実施の形態の変形例1では、下面側に金属箔を備えた半導体素子用基板の例を示す。なお、第1の実施の形態の変形例1において、既に説明した実施の形態と同一構成部についての説明は省略する場合がある。
図8は、第1の実施の形態の変形例1に係る半導体素子用基板を構成する単位基板を例示する図であり、図8(a)は平面図、図8(b)は図8(a)のA−A線に沿う断面図、図8(c)は図8(a)のB−B線に沿う断面図である。
図8を参照するに、単位基板30Aは、ダイパッド31の下面31b及びリード32の下面32bに金属箔400、第2樹脂332、及び第1樹脂331の積層体が貼り付けられた点が、単位基板30(図2等参照)と相違する。
単位基板30Aでは、単位基板30と同様に、樹脂部33は、平面視において、ダイパッド31、リード32、枠部38、及びサポートバー39が形成されていない領域を埋めるように設けられている。又、樹脂部33は、切り欠き部311及び321を埋めると共に、ハーフエッチングされた枠部38及びサポートバー39の下面を被覆するように設けられている。但し、単位基板30Aでは、単位基板30とは異なり、樹脂部33は、ダイパッド31の下面31b及びリード32の下面32bを被覆している。
具体的には、第2樹脂332は金属箔400上に形成され、第1樹脂331は第2樹脂332上に形成されている。そして、第1樹脂331は、切り欠き部311内からダイパッド31の下面31bに延伸してダイパッド31の下面31bの全面を直接被覆すると共に、切り欠き部321内からリード32の下面32bに延伸してリード32の下面32bの全面を直接被覆している。又、第2樹脂332は、切り欠き部311内からダイパッド31の下面31bを直接被覆する第1樹脂331上に延伸すると共に、切り欠き部321内からリード32の下面32bを直接被覆する第1樹脂331上に延伸している。
図9は、第1の実施の形態の変形例1に係る半導体素子用基板の製造工程を例示する図であり、図8(b)に対応する断面を示している。単位基板30Aが行列状に配置された半導体素子用基板1を作製するには、まず、第1の実施の形態の図4(a)〜図5(c)と同様の工程を実行し、図9(a)に示す構造体を作製する。
次に、図9(b)に示す工程では、図6(a)〜図6(c)の工程と同様にして、ダイパッド31の上面31aの所定領域に金属膜34を形成し、リード32の上面32aの所定領域に金属膜35を形成する。これにより、単位基板30Aが行列状に配置された半導体素子用基板1(図1参照)が完成する。なお、本実施の形態では、半導体素子用基板1の製造工程において、図5(d)に相当する工程は実行しない。
引き続き、単位基板30Aに半導体素子を搭載して半導体装置を作製する工程について説明する。まず、単位基板30に代えて単位基板30Aを用いる以外は第1の実施の形態の図7(a)〜図7(c)と同様の工程を実行し、図10(a)に示す構造体を作製する。
次に、図10(b)に示す工程では、図5(d)に示す工程と同様にして、金属箔400を除去する。そして、ダイパッド31の下面31b及びリード32の下面32bよりも下側に形成された樹脂部33を除去し、ダイパッド31の下面31b及びリード32の下面32bを露出する。不要部を除去された樹脂部33の下面は、例えば、ダイパッド31の下面31b及びリード32の下面32bと面一とすることができる。
次に、図10(c)に示す工程では、図7(d)に示す工程と同様にして、リード32の下面32bに外部接続用の金属膜36を形成後、切断位置Cで切断して個片化することにより、複数の半導体装置2Aが完成する。半導体装置2Aは、半導体装置2と同一構造である。
なお、半導体装置2Aを1つの製品として出荷してもよいし、図8に示した単位基板30Aを備えた個片化前の半導体素子用基板1を1つの製品として出荷してもよい。後者の場合には、半導体素子用基板1を製品として入手した者が図10に示す各工程を実行し、複数の半導体装置2Aを作製することができる。
このように、半導体装置を作製する工程の終盤まで金属箔400を備えることにより、それまでの製造工程内の製品剛性を上げることが可能となるため、各々の製造工程を安定して行うことができる。
〈第1の実施の形態の変形例2〉
第1の実施の形態の変形例2では、他の樹脂部を備えた半導体素子用基板の例を示す。なお、第1の実施の形態の変形例2において、既に説明した実施の形態と同一構成部についての説明は省略する場合がある。
図11は、第1の実施の形態の変形例2に係る半導体素子用基板を構成する単位基板を例示する図であり、図11(a)は平面図、図11(b)は図11(a)のA−A線に沿う断面図、図11(c)は図11(a)のB−B線に沿う断面図である。
図11を参照するに、単位基板30Bは、ダイパッド31、リード32、枠部38、及びサポートバー39が形成されていない領域の樹脂部33上に他の樹脂部37が形成された点が、単位基板30A(図8等参照)と相違する。
樹脂部37は、平面視において、ダイパッド31、リード32、枠部38、及びサポートバー39が形成されていない領域を埋めるように樹脂部33の上面に設けられている。具体的には、樹脂部37は、第3樹脂371と第4樹脂372とを備えた多層構造である。そして、第3樹脂371は、樹脂部33から露出するダイパッド31の側面、樹脂部33から露出するリード32の長手方向の側面、樹脂部33から露出するリード32のダイパッド31と対向する端面、枠部38の内側面、サポートバー39の側面、及び第1樹脂331の上面と接して配置されている。
又、第4樹脂372は、樹脂部33から露出するダイパッド31の側面、樹脂部33から露出するリード32の長手方向の側面、樹脂部33から露出するリード32のダイパッド31と対向する端面、枠部38の内側面、サポートバー39の側面、及び第1樹脂331の上面との間に第3樹脂371を挟んで配置されている。なお、樹脂部37は、ダイパッド31の上面31a、リード32の上面32a、枠部38の上面、及びサポートバー39の上面を露出している。
第3樹脂371及び第4樹脂372としては、例えば、エポキシ系樹脂やポリイミド系樹脂等を用いることができる。第3樹脂371及び第4樹脂372は、例えば、シリカやアルミナ等のフィラーを含有している。第3樹脂371が含有するフィラーの量は、第4樹脂372が含有するフィラーの量よりも少ない。第3樹脂371が含有するフィラーの種類は、第4樹脂372が含有するフィラーの種類と同一であってもよいし、異なっていてもよい。
ダイパッド31、リード32、枠部38、及びサポートバー39と接する第3樹脂371が含有するフィラーの量を少なくすることにより、ダイパッド31、リード32、枠部38、及びサポートバー39と第3樹脂371を構成する樹脂部分(フィラーを除く部分)との接触面積が増える。そのため、樹脂部37とダイパッド31、リード32、枠部38、及びサポートバー39との密着性を向上することができる。
一方、第4樹脂372が含有するフィラーの量を多くすることにより、樹脂部37の熱膨張係数の調整が容易となる。例えば、第4樹脂372が含有するフィラーの量を調整し、樹脂部37の熱膨張係数をダイパッド31、リード32、枠部38、及びサポートバー39の熱膨張係数と近くすることにより、半導体素子用基板1の反りを低減できる。
図12は、第1の実施の形態の変形例2に係る半導体素子用基板の製造工程を例示する図であり、図11(b)に対応する断面を示している。単位基板30Bが行列状に配置された半導体素子用基板1を作製するには、まず、第1の実施の形態の図4(a)〜図5(c)と同様の工程を実行し、図9(a)に示す構造体を作製する。
次に、図12(a)に示す工程では、金属箔450上に設けられたフィルム状の樹脂部37を準備する。樹脂部37は、金属箔450上に第4樹脂372及び第3樹脂371が順次積層された多層構造である。第4樹脂372及び第3樹脂371は、この段階ではBステージ状態(半硬化状態)である。なお、金属箔450の両面の粗度が異なる場合には、後工程において樹脂部37に対する金属箔450の剥離を容易にするため、粗度の小さい面に樹脂部37を積層することが好ましい。
金属箔450としては、例えば、厚さ12〜25μm程度の銅箔を用いることができる。第3樹脂371及び第4樹脂372としては、例えば、エポキシ系樹脂やポリイミド系樹脂等を用いることができる。第3樹脂371の厚さは、例えば、10〜30μm程度とすることができる。第4樹脂372の厚さは、例えば、30〜50μm程度とすることができる。第3樹脂371及び第4樹脂372は、例えば、シリカやアルミナ等のフィラーを含有している。第3樹脂371が含有するフィラーの量は、第4樹脂372が含有するフィラーの量よりも少ない。
次に、樹脂部37をダイパッド31の上面31a、リード32の上面32a、枠部38の上面、及びサポートバー39の上面に貼り付けると共に、樹脂部37で樹脂部33上のダイパッド31、リード32、枠部38、及びサポートバー39が形成されていない領域を埋める。具体的には、樹脂部37が積層された金属箔450を第3樹脂371がダイパッド31の上面31a、リード32の上面32a、枠部38の上面、及びサポートバー39の上面と対向するように配置し、金属箔450を金属箔400側に押圧する。Bステージ状態の第3樹脂371及び第4樹脂372は、変形して樹脂部33上のダイパッド31、リード32、枠部38、及びサポートバー39が形成されていない領域を埋める。
この時、樹脂部37の上層である第3樹脂371のみが、樹脂部33から露出するダイパッド31の側面、樹脂部33から露出するリード32の長手方向の側面、樹脂部33から露出するリード32のダイパッド31と対向する端面、枠部38の内側面、サポートバー39の側面、及び第1樹脂331の上面と接して配置される。その後、第3樹脂371及び第4樹脂372を硬化温度以上に加熱して硬化させる。金属箔450を金属箔400側に押圧しながら、第3樹脂371及び第4樹脂372を加熱してもよい。
次に、図12(b)に示す工程では、まず、金属箔450を除去する。金属箔450と接している第4樹脂372はフィラーの含有量が多いため、金属箔450との密着性が低い。そのため、金属箔450は第4樹脂372から機械的に剥離することで容易に除去できる。但し、金属箔450は、バフ研磨やウェットブラスト処理により除去してもよい。
金属箔450を除去後、ダイパッド31の上面31a、リード32の上面32a、枠部38の上面、及びサポートバー39の上面よりも上側に形成された樹脂部37を除去し、ダイパッド31の上面31a、リード32の上面32a、枠部38の上面、及びサポートバー39の上面を露出する。不要部を除去された樹脂部37の上面は、例えば、ダイパッド31の上面31a、リード32の上面32a、枠部38の上面、及びサポートバー39の上面と面一とすることができる。樹脂部37の除去は、例えば、図5(d)に示す工程と同様に、バフ研磨やウェットブラスト処理により行うことができる。
ダイパッド31の上面31a、リード32の上面32a、枠部38の上面、及びサポートバー39の上面に研磨剤が残留する場合には、ダイパッド31の上面31a、リード32の上面32a、枠部38の上面、及びサポートバー39の上面にソフトエッチングを施して研磨剤を除去することが好ましい。ダイパッド31、リード32、枠部38、及びサポートバー39が銅である場合には、例えば、塩化第二銅水溶液を用いてソフトエッチングを行うことができる。なお、研磨剤除去のソフトエッチングを施す場合、ダイパッド31の上面31a、リード32の上面32a、枠部38の上面、及びサポートバー39の上面が、樹脂部37の上面から僅かに凹む。
次に、図12(c)に示す工程では、図6(a)〜図6(c)の工程と同様にして、ダイパッド31の上面31aの所定領域に金属膜34を形成し、リード32の上面32aの所定領域に金属膜35を形成する。これにより、単位基板30Bが行列状に配置された半導体素子用基板1(図1参照)が完成する。
引き続き、単位基板30Bに半導体素子を搭載して半導体装置を作製する工程について説明する。まず、単位基板30に代えて単位基板30Bを用いる以外は第1の実施の形態の図7(a)〜図7(c)と同様の工程を実行し、図13(a)に示す構造体を作製する。
次に、図13(b)に示す工程では、図5(d)に示す工程と同様にして、金属箔400を剥離した後、ダイパッド31の下面31b及びリード32の下面32bよりも下側に形成された樹脂部33を除去する。不要部を除去された樹脂部33の下面は、例えば、ダイパッド31の下面31b及びリード32の下面32bと面一とすることができる。
次に、図13(c)に示す工程では、図7(d)に示す工程と同様にして、リード32の下面32bに外部接続用の金属膜36を形成後、切断位置Cで切断して個片化することにより、複数の半導体装置2Bが完成する。
なお、半導体装置2Bを1つの製品として出荷してもよいし、図11に示した単位基板30Bを備えた個片化前の半導体素子用基板1を1つの製品として出荷してもよい。後者の場合には、半導体素子用基板1を製品として入手した者が図13に示す各工程を実行し、複数の半導体装置2Bを作製することができる。
このように、樹脂部37が樹脂部33上のダイパッド31、リード32、枠部38、及びサポートバー39が形成されていない領域を埋めることで、製品剛性を向上することが可能となると共に、反りを一層抑制できる。
又、半導体装置を作製する工程の終盤まで金属箔400を備えることにより、それまでの製造工程内の製品剛性を上げることが可能となるため、各々の製造工程を安定して行うことができる。
なお、図12(c)に示す工程の後、図14に示すように、第1の実施の形態と同様に、金属箔400を剥離し、ダイパッド31の下面31b及びリード32の下面32bよりも下側に形成された樹脂部33を除去してもよい。この場合には、半導体装置を作製する工程では金属箔400を備えないことになるが、樹脂部37を備えることで製品剛性が向上されているため、各々の製造工程を安定して行うことができる。
〈第1の実施の形態の変形例3〉
第1の実施の形態の変形例3では、ダイパッドの上面に多数の金属膜が形成された半導体素子用基板の例を示す。なお、第1の実施の形態の変形例3において、既に説明した実施の形態と同一構成部についての説明は省略する場合がある。
図15は、第1の実施の形態の変形例3に係る半導体素子用基板を構成する単位基板を例示する図であり、図15(a)は平面図、図15(b)は図15(a)のA−A線に沿う断面図、図15(c)は図15(a)のB−B線に沿う断面図である。
図15を参照するに、単位基板30Cは、ダイパッド31の上面31aに複数の金属膜34Aが形成された点が、単位基板30(図2等参照)と相違する。
ダイパッド31の上面31aには、多数の金属膜34Aが縦横(エリアアレイ状)に配列されている。単位基板30Cは、第1の実施の形態の図4(a)〜図6(c)と同様の工程により形成できる。但し、図6(a)に示す工程では、図15(a)の金属膜34Aが形成された領域に対応するようにレジスト340をパターニングする。金属膜34Aの材料は、例えば、金属膜34の材料と同様とすることができる。金属膜34A及び35は、はんだバンプ等を介して半導体素子の電極とフリップチップ接続されるパッドとして用いることができる。
引き続き、単位基板30Cに半導体素子を搭載して半導体装置を作製する工程について説明する。図16は、第1の実施の形態の変形例3に係る半導体装置の製造工程を例示する図である。まず、図16(a)に示す工程では、各単位基板30C上に半導体素子40をフェイスダウン状態で搭載する。具体的には、半導体素子40の回路形成面側に形成された電極端子41を、はんだバンプ80を介して、金属膜34A及び35と電気的に接続する。
次に、図16(b)に示す工程では、図7(c)に示す工程と同様にして、各単位基板30C、半導体素子40、及びはんだバンプ80を封止する封止樹脂70を形成する。なお、半導体素子40の裏面が露出するように封止樹脂70を形成してもよい。又、半導体素子40と単位基板30Cとの間にアンダーフィル樹脂を充填し、その後、封止樹脂70を形成しても良い。
次に、図16(c)に示す工程では、図7(d)に示す工程と同様にして、リード32の下面32bに外部接続用の金属膜36を形成後、切断位置Cで切断して個片化することにより、複数の半導体装置2Cが完成する。なお、はんだバンプ80を介して金属膜34Aと接続される電極端子41は、例えば、ダイパッド31をGNDに接続することにより、GND電位に固定することができる。
なお、半導体装置2Cを1つの製品として出荷してもよいし、図15に示した単位基板30Cを備えた個片化前の半導体素子用基板1を1つの製品として出荷してもよい。後者の場合には、半導体素子用基板1を製品として入手した者が図16に示す各工程を実行し、複数の半導体装置2Cを作製することができる。
このように、単位基板30Cに半導体素子をフリップチップ実装した半導体装置を実現することができる。
なお、第1の実施の形態の変形例1と同様に、単位基板30Cにおいて、ダイパッド31の下面31b及びリード32の下面32bに金属箔400、第2樹脂332、及び第1樹脂331の積層体を貼り付けてもよい。この場合には、半導体装置2Cの製造工程において、金属箔400を剥離後、ダイパッド31の下面31b及びリード32の下面32bよりも下側に形成された樹脂部33を除去することになる。
〈第1の実施の形態の変形例4〉
第1の実施の形態の変形例4では、ダイパッドやサポートバーを有していない半導体素子用基板の例を示す。なお、第1の実施の形態の変形例4において、既に説明した実施の形態と同一構成部についての説明は省略する場合がある。
図17は、第1の実施の形態の変形例4に係る半導体素子用基板を構成する単位基板を例示する図であり、図17(a)は平面図、図17(b)は図17(a)のA−A線に沿う断面図、図17(c)は図17(a)のB−B線に沿う断面図である。
図17を参照するに、単位基板30Dは、ダイパッド31、金属膜34A、及びサポートバー39を有していない点が、単位基板30C(図15等参照)と相違する。単位基板30Dは、ダイパッド31を有していないため、切り欠き部311もなく、単位基板30Cにおいてダイパッド31の下面31b側が配置されていた領域は樹脂部33で埋められている。
図18は、第1の実施の形態の変形例4に係る半導体素子用基板の製造工程を例示する図であり、図17(b)に対応する断面を示している。単位基板30Dが行列状に配置された半導体素子用基板1を作製するには、まず、図16(a)に示す工程と同様にして、各単位基板30D上に半導体素子40をフェイスダウン状態で搭載する。具体的には、半導体素子40の回路形成面側に形成された電極端子41を、はんだバンプ80を介して、金属膜35と電気的に接続する。
次に、図16(b)に示す工程と同様にして、各単位基板30D、半導体素子40、及びはんだバンプ80を封止する封止樹脂70を形成する。なお、半導体素子40の裏面が露出するように封止樹脂70を形成してもよい。又、半導体素子40と単位基板30Dとの間にアンダーフィル樹脂を充填し、その後、封止樹脂70を形成しても良い。
次に、図18に示す工程では、図16(c)に示す工程と同様にして、リード32の下面32bに外部接続用の金属膜36を形成後、切断位置Cで切断して個片化することにより、複数の半導体装置2Dが完成する。
なお、半導体装置2Dを1つの製品として出荷してもよいし、図17に示した単位基板30Dを備えた個片化前の半導体素子用基板1を1つの製品として出荷してもよい。後者の場合には、半導体素子用基板1を製品として入手した者が図18に示す工程等を実行し、複数の半導体装置2Dを作製することができる。
このように、単位基板30Dに半導体素子をフリップチップ実装した半導体装置を実現することができる。
〈第1の実施の形態の変形例5〉
第1の実施の形態の変形例5では、枠部及びサポートバーを有していない半導体素子用基板の例を示す。なお、第1の実施の形態の変形例5において、既に説明した実施の形態と同一構成部についての説明は省略する場合がある。
図19は、第1の実施の形態の変形例5に係る半導体素子用基板を構成する単位基板を例示する図であり、図19(a)は平面図、図19(b)は図19(a)のA−A線に沿う断面図、図19(c)は図19(a)のB−B線に沿う断面図である。
図19を参照するに、単位基板30Eは、枠部38及びサポートバー39を有していない点が、単位基板30(図2等参照)と相違する。
図20は、第1の実施の形態の変形例5に係る半導体素子用基板の製造工程を例示する図であり、図19(b)に対応する断面を示している。単位基板30Eが行列状に配置された半導体素子用基板1を作製するには、まず、第1の実施の形態の図4(a)〜図4(d)と同様の工程を実行する。そして、図5(a)〜図5(d)の工程は実行せずに、図6(a)〜図6(c)と同様の工程を実行して、図20(a)に示す構造体を作製する。なお、金属膜34及び35は、例えば、板材10Aを給電経路とする電解めっき法により形成することができる。
次に、図20(b)に示す工程では、板材10Aの上面の全面に感光性のレジスト360を形成し、金属箔400の下面の全面に感光性のレジスト370を形成する。レジスト360及び370としては、例えば、ドライフィルムレジスト等を用いることができる。そして、レジスト360を露光及び現像し、エッチングする領域を露出するようにパターニングする。レジスト360は、平面視において、図19(a)のダイパッド31及びリード32が形成されている領域を被覆するようにパターニングされる。なお、レジスト370は、金属箔400の下面の全面を被覆したままである。
次に、図20(c)に示す工程では、レジスト360及び370をエッチングマスクとして板材10Aをエッチングする。これにより、板材10Aの凹部10yの底部をなす領域の一部が除去され、図19(a)に示した平面形状のダイパッド31及びリード32が形成される。このとき、ダイパッド31の外周部の下面31b側に凹部10yが分離された切り欠き部311が設けられると共に、リード32のダイパッド31側の領域の下面32b側に凹部10yが分離された切り欠き部321が設けられる。
板材10Aが銅である場合には、例えば、塩化第二銅水溶液を用いたウェットエッチングにより、切り欠き部311を含むダイパッド31、及び切り欠き部321を含むリード32を形成することができる。なお、図2に示す枠部38及びサポートバー39に相当する部分もエッチングにより除去され、ダイパッド31及びリード32は樹脂部33のみにより保持される。
次に、図20(d)に示す工程では、図20(c)に示すレジスト360及び370を除去する。図20(d)に示す工程の後、図5(d)に示す工程と同様にして、金属箔400を除去する。そして、ダイパッド31の下面31b及びリード32の下面32bよりも下側に形成された樹脂部33を除去し、ダイパッド31の下面31b及びリード32の下面32bを露出することで、単位基板30Eが行列状に配置された半導体素子用基板1(図1参照)が完成する。
引き続き、単位基板30Eに半導体素子を搭載して半導体装置を作製する工程について説明する。まず、単位基板30に代えて単位基板30Eを用いる以外は第1の実施の形態の図7(a)〜図7(c)と同様の工程を実行し、図21(a)に示す構造体を作製する。
次に、図21(b)に示す工程では、図7(d)に示す工程と同様にして、リード32の下面32bに外部接続用の金属膜36を形成後、切断位置Cで切断して個片化することにより、複数の半導体装置2Eが完成する。金属膜36は、例えば、無電解めっき法により形成することができる。半導体装置2Eでは、リード32の側面の下方側が樹脂部33で被覆され、上方側が封止樹脂70で被覆されるため、リード32の側面は外部に露出しない。
なお、半導体装置2Eを1つの製品として出荷してもよいし、図19に示した単位基板30Eを備えた個片化前の半導体素子用基板1を1つの製品として出荷してもよい。後者の場合には、半導体素子用基板1を製品として入手した者が図18に示す各工程を実行し、複数の半導体装置2Eを作製することができる。
このように、単位基板は枠部やサポートバーを有していなくてもよく、その場合にもダイパッド31及びリード32は樹脂部33により保持されるため、半導体素子用基板1を形成することができる。
〈第1の実施の形態の変形例6〉
第1の実施の形態の変形例6では、枠部及びサポートバーを有していない半導体素子用基板の他の例を示す。なお、第1の実施の形態の変形例6において、既に説明した実施の形態と同一構成部についての説明は省略する場合がある。
図22は、第1の実施の形態の変形例6に係る半導体素子用基板を構成する単位基板を例示する図であり、図22(a)は平面図、図22(b)は図22(a)のA−A線に沿う断面図、図22(c)は図22(a)のB−B線に沿う断面図である。
図22を参照するに、単位基板30Fは、枠部38及びサポートバー39を有していない点が、単位基板30A(図8等参照)と相違する。
単位基板30Fは、第1の実施の形態の変形例5において図20を参照して説明した工程により形成できる。但し、図20(d)が最終工程となり、図20(d)に示す工程の後、金属箔400及び樹脂部33の除去は行わない。
引き続き、単位基板30Fに半導体素子を搭載して半導体装置を作製する工程について説明する。まず、単位基板30に代えて単位基板30Fを用いる以外は第1の実施の形態の図7(a)〜図7(c)と同様の工程を実行し、図23(a)に示す構造体を作製する。
次に、図23(b)に示す工程では、図5(d)に示す工程と同様にして、金属箔400を除去する。そして、ダイパッド31の下面31b及びリード32の下面32bよりも下側に形成された樹脂部33を除去し、ダイパッド31の下面31b及びリード32の下面32bを露出する。不要部を除去された樹脂部33の下面は、例えば、ダイパッド31の下面31b及びリード32の下面32bと面一とすることができる。
次に、図23(c)に示す工程では、図7(d)に示す工程と同様にして、リード32の下面32bに外部接続用の金属膜36を形成後、切断位置Cで切断して個片化することにより、複数の半導体装置2Fが完成する。半導体装置2Fは、半導体装置2Eと同一構造である。金属膜36は、例えば、無電解めっき法により形成することができる。半導体装置2Fでは、リード32の側面の下方側が樹脂部33で被覆され、上方側が封止樹脂70で被覆されるため、リード32の側面は外部に露出しない。
なお、半導体装置2Fを1つの製品として出荷してもよいし、図22に示した単位基板30Fを備えた個片化前の半導体素子用基板1を1つの製品として出荷してもよい。後者の場合には、半導体素子用基板1を製品として入手した者が図23に示す各工程を実行し、複数の半導体装置2Fを作製することができる。
このように、単位基板は枠部やサポートバーを有していなくてもよく、その場合にもダイパッド31及びリード32は樹脂部33により保持されるため、半導体素子用基板1を形成することができる。又、半導体装置を作製する工程の終盤まで金属箔400を備えることにより、それまでの製造工程内の製品剛性を上げることが可能となるため、各々の製造工程を安定して行うことができる。
なお、第1の実施の形態の変形例3に示した単位基板30Cにおいても、第1の実施の形態の変形例5及び6と同様に、枠部及びサポートバーを有していない構造とすることができる。そして、枠部及びサポートバーを有していない単位基板に、半導体素子をフリップチップ実装することができる。
又、第1の実施の形態の変形例4に示した単位基板30Dにおいても、第1の実施の形態の変形例5及び6と同様に、枠部を有していない構造とすることができる。
又、第1の実施の形態、第1の実施の形態の変形例3〜6において、第1の実施の形態の変形例2と同様に他の樹脂部を設けても構わない。
以上、好ましい実施の形態等について詳説したが、上述した実施の形態等に制限されることはなく、特許請求の範囲に記載された範囲を逸脱することなく、上述した実施の形態等に種々の変形及び置換を加えることができる。
1 半導体素子用基板
2、2A、2B、2C、2D、2E、2F 半導体装置
10 基板フレーム
10A 板材
10x スリット
10y 凹部
20 単位基板群
30、30A、30B、30C、30D、30E、30F 単位基板
31 ダイパッド
32 リード
33、37 樹脂部
34、34A、35、36 金属膜
38 枠部
39 サポートバー
40 半導体素子
41 電極端子
50 接着材
60 金属線
70 封止樹脂
80 はんだバンプ
311、321 切り欠き部
331 第1樹脂
332 第2樹脂
371 第3樹脂
372 第4樹脂
400、450 金属箔

Claims (13)

  1. 一方の面、他方の面、及び側面を備えた端子部と、
    前記端子部の一方の面を露出し、側面を被覆する樹脂部と、を有し、
    前記樹脂部は、第1樹脂と第2樹脂を備えた多層構造であり、
    前記第1樹脂が、前記端子部の側面に接して設けられ、
    前記第1樹脂及び前記第2樹脂はフィラーを含有し、
    前記第1樹脂が含有するフィラーの量は、前記第2樹脂が含有するフィラーの量よりも少ない半導体素子用基板。
  2. 半導体素子を搭載する一方の面及び前記一方の面の反対面である他方の面を備え、外周部の前記他方の面側に第1切り欠き部が設けられた半導体素子搭載部を有し、
    前記端子部は、前記半導体素子搭載部と離間して配置され、前記半導体素子搭載部側の端部の前記他方の面側に第2切り欠き部が設けられ、
    前記樹脂部は、前記半導体素子搭載部の一方の面及び前記端子部の一方の面を露出した状態で前記半導体素子搭載部及び前記端子部を保持し、前記第1切り欠き部及び前記第2切り欠き部を埋めており、
    前記第1樹脂は、前記第1切り欠き部の内壁面及び前記第2切り欠き部の内壁面と接して配置されている請求項1に記載の半導体素子用基板。
  3. 前記第1樹脂は、前記第1切り欠き部内から前記半導体素子搭載部の側面の一部に延伸して前記半導体素子搭載部の側面の一部を直接被覆すると共に、前記第2切り欠き部内から前記端子部の側面の一部に延伸して前記端子部の側面の一部を直接被覆し、
    前記第2樹脂は、前記第1切り欠き部内から前記半導体素子搭載部の側面の一部を直接被覆する前記第1樹脂上に延伸すると共に、前記第2切り欠き部内から前記端子部の側面の一部を直接被覆する前記第1樹脂上に延伸する請求項2に記載の半導体素子用基板。
  4. 前記半導体素子搭載部の一方の面側及び前記端子部の一方の面側は、前記樹脂部の一方の面から突起し、
    前記半導体素子搭載部及び前記端子部が形成されていない領域を埋めるように前記樹脂部の一方の面に設けられた他の樹脂部を有し、
    前記他の樹脂部は、第3樹脂と第4樹脂とを備えた多層構造であり、
    前記第3樹脂は、前記樹脂部から露出する前記半導体素子搭載部の側面、前記樹脂部から露出する前記端子部の側面、前記樹脂部から露出する前記端子部の前記半導体素子搭載部と対向する端面、及び前記第1樹脂の一方の面と接して配置され、
    前記第4樹脂は、前記樹脂部から露出する前記半導体素子搭載部の側面、前記樹脂部から露出する前記端子部の側面、前記樹脂部から露出する前記端子部の前記半導体素子搭載部と対向する端面、及び前記第1樹脂の一方の面との間に前記第3樹脂を挟んで配置され、
    前記第3樹脂及び前記第4樹脂はフィラーを含有し、
    前記第3樹脂が含有するフィラーの量は、前記第4樹脂が含有するフィラーの量よりも少ない請求項3に記載の半導体素子用基板。
  5. 前記樹脂部は、前記半導体素子搭載部の他方の面及び前記端子部の他方の面を露出している請求項2乃至4の何れか一項に記載の半導体素子用基板。
  6. 前記第2樹脂は金属箔又は支持フィルム上に形成され、前記第1樹脂は前記第2樹脂上に形成され、
    前記第1樹脂は、前記第1切り欠き部内から前記半導体素子搭載部の他方の面に延伸して前記半導体素子搭載部の他方の面を直接被覆すると共に、前記第2切り欠き部内から前記端子部の他方の面に延伸して前記端子部の他方の面を直接被覆し、
    前記第2樹脂は、前記第1切り欠き部内から前記半導体素子搭載部の他方の面を直接被覆する前記第1樹脂上に延伸すると共に、前記第2切り欠き部内から前記端子部の他方の面を直接被覆する前記第1樹脂上に延伸する請求項2乃至4の何れか一項に記載の半導体素子用基板。
  7. 請求項1乃至6の何れか一項に記載に半導体素子用基板と、
    前記半導体素子用基板の一方の面に搭載された半導体素子と、を有し、
    前記半導体素子が前記端子部と電気的に接続された半導体装置。
  8. 一方の面及び前記一方の面の反対面である他方の面を備えた金属板を準備し、前記金属板をハーフエッチングして前記他方の面から前記一方の面側に窪む凹部を形成する工程と、
    半硬化状態の第2樹脂及び第1樹脂を備えた多層構造の樹脂部を準備し、前記樹脂部を前記第1樹脂が前記金属板の前記他方の面と対向するように配置し、前記樹脂部を前記金属板の前記他方の面に貼り付けると共に前記凹部を前記樹脂部で埋める工程と、
    前記樹脂部を硬化させた後、前記金属板の前記凹部の底部をなす領域を部分的に除去し、一方の面、他方の面、及び側面を備えた端子部を形成する工程と、を有し、
    前記端子部を形成する工程では、前記端子部の一方の面は前記樹脂部から露出し、前記端子部の側面は前記樹脂部に被覆され、前記第1樹脂が前記端子部の側面に接して設けられ、
    前記第1樹脂及び前記第2樹脂はフィラーを含有し、前記第1樹脂が含有するフィラーの量は、前記第2樹脂が含有するフィラーの量よりも少ない半導体素子用基板の製造方法。
  9. 前記樹脂部は、金属箔又は支持フィルム上に順次積層された半硬化状態の前記第2樹脂及び前記第1樹脂を備えている請求項8に記載の半導体素子用基板の製造方法。
  10. 前記端子部を形成する工程では、前記端子部と共に半導体素子搭載部が形成され、
    前記半導体素子搭載部の外周部の前記他方の面側に前記凹部が分離された第1切り欠き部が設けられると共に、前記端子部の前記半導体素子搭載部の外周部側の端部の前記他方の面側に前記凹部が分離された第2切り欠き部が設けられる請求項8又は9に記載の半導体素子用基板の製造方法。
  11. 半硬化状態の第4樹脂及び第3樹脂を備えた多層構造の他の樹脂部を準備し、前記他の樹脂部を前記第3樹脂が前記半導体素子搭載部の一方の面及び前記端子部の一方の面と対向するように配置し、前記他の樹脂部を前記半導体素子搭載部の一方の面及び前記端子部の一方の面に貼り付けると共に前記他の樹脂部で前記樹脂部上の前記半導体素子搭載部及び前記端子部が形成されていない領域を埋める工程と、
    前記半導体素子搭載部の一方の面及び前記端子部の一方の面よりも上側に形成された前記他の樹脂部を除去し、前記半導体素子搭載部の一方の面及び前記端子部の一方の面を露出する工程と、を有する請求項10に記載の半導体素子用基板の製造方法。
  12. 前記半導体素子搭載部及び前記端子部を形成する工程の後に、前記半導体素子搭載部の他方の面及び前記端子部の他方の面よりも下側に形成された前記樹脂部を除去し、前記半導体素子搭載部の他方の面及び前記端子部の他方の面を露出する工程を有する請求項10又は11に記載の半導体素子用基板の製造方法。
  13. 請求項8乃至12の何れか一項に記載の半導体素子用基板の製造方法により半導体素子用基板を作製する工程と、
    前記半導体素子用基板の一方の面に半導体素子を搭載する工程と、
    前記半導体素子用基板の一方の面に、前記半導体素子を封止する封止樹脂を形成する工程と、
    前記端子部の他方の面よりも下側に形成された前記樹脂部を除去し、前記端子部の他方の面を露出する工程と、を有する半導体装置の製造方法。
JP2017180608A 2017-09-20 2017-09-20 半導体素子用基板及びその製造方法、半導体装置及びその製造方法 Active JP6964477B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2017180608A JP6964477B2 (ja) 2017-09-20 2017-09-20 半導体素子用基板及びその製造方法、半導体装置及びその製造方法
US16/051,878 US10943857B2 (en) 2017-09-20 2018-08-01 Substrate with multi-layer resin structure and semiconductor device including the substrate
TW107132390A TWI801417B (zh) 2017-09-20 2018-09-14 半導體元件用基板及其製造方法、半導體裝置及其製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2017180608A JP6964477B2 (ja) 2017-09-20 2017-09-20 半導体素子用基板及びその製造方法、半導体装置及びその製造方法

Publications (2)

Publication Number Publication Date
JP2019057590A true JP2019057590A (ja) 2019-04-11
JP6964477B2 JP6964477B2 (ja) 2021-11-10

Family

ID=65720563

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2017180608A Active JP6964477B2 (ja) 2017-09-20 2017-09-20 半導体素子用基板及びその製造方法、半導体装置及びその製造方法

Country Status (3)

Country Link
US (1) US10943857B2 (ja)
JP (1) JP6964477B2 (ja)
TW (1) TWI801417B (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021150462A (ja) * 2020-03-18 2021-09-27 大日本印刷株式会社 リードフレーム、リードフレームの製造方法及び半導体装置の製造方法
JP2021158211A (ja) * 2020-03-26 2021-10-07 大日本印刷株式会社 リードフレーム及びその製造方法、並びに半導体装置及びその製造方法
JP7548871B2 (ja) 2021-05-31 2024-09-10 Towa株式会社 成形型、樹脂成形装置及び樹脂成形品の製造方法

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6709313B1 (ja) * 2019-05-31 2020-06-10 アオイ電子株式会社 半導体装置および半導体装置の製造方法
JP7467214B2 (ja) * 2020-04-22 2024-04-15 新光電気工業株式会社 配線基板、電子装置及び配線基板の製造方法
KR102531701B1 (ko) * 2021-06-21 2023-05-12 해성디에스 주식회사 프리 몰드 기판 및 프리 몰드 기판의 제조 방법

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001203313A (ja) * 1999-11-09 2001-07-27 Matsushita Electric Ind Co Ltd 熱伝導基板およびその製造方法
JP2003124423A (ja) * 2001-10-10 2003-04-25 Shinko Electric Ind Co Ltd リードフレーム及びその製造方法
JP2004071801A (ja) * 2002-08-06 2004-03-04 Shinko Electric Ind Co Ltd リードフレーム及びその製造方法
JP2012164877A (ja) * 2011-02-08 2012-08-30 Shinko Electric Ind Co Ltd リードフレーム、リードフレームの製造方法、半導体装置及び半導体装置の製造方法
JP2015008261A (ja) * 2013-05-28 2015-01-15 京セラサーキットソリューションズ株式会社 配線基板およびその製造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002026198A (ja) * 2000-07-04 2002-01-25 Nec Corp 半導体装置及びその製造方法
JP3683179B2 (ja) * 2000-12-26 2005-08-17 松下電器産業株式会社 半導体装置及びその製造方法
JP4390541B2 (ja) * 2003-02-03 2009-12-24 Necエレクトロニクス株式会社 半導体装置及びその製造方法
JP5526575B2 (ja) 2009-03-30 2014-06-18 凸版印刷株式会社 半導体素子用基板の製造方法および半導体装置
JP5250524B2 (ja) * 2009-10-14 2013-07-31 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法
JP6392654B2 (ja) * 2014-02-04 2018-09-19 エイブリック株式会社 光センサ装置
US10546808B2 (en) * 2014-03-07 2020-01-28 Bridge Semiconductor Corp. Methods of making wiring substrate for stackable semiconductor assembly and making stackable semiconductor assembly
KR101706470B1 (ko) * 2015-09-08 2017-02-14 앰코 테크놀로지 코리아 주식회사 표면 마감층을 갖는 반도체 디바이스 및 그 제조 방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001203313A (ja) * 1999-11-09 2001-07-27 Matsushita Electric Ind Co Ltd 熱伝導基板およびその製造方法
JP2003124423A (ja) * 2001-10-10 2003-04-25 Shinko Electric Ind Co Ltd リードフレーム及びその製造方法
JP2004071801A (ja) * 2002-08-06 2004-03-04 Shinko Electric Ind Co Ltd リードフレーム及びその製造方法
JP2012164877A (ja) * 2011-02-08 2012-08-30 Shinko Electric Ind Co Ltd リードフレーム、リードフレームの製造方法、半導体装置及び半導体装置の製造方法
JP2015008261A (ja) * 2013-05-28 2015-01-15 京セラサーキットソリューションズ株式会社 配線基板およびその製造方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021150462A (ja) * 2020-03-18 2021-09-27 大日本印刷株式会社 リードフレーム、リードフレームの製造方法及び半導体装置の製造方法
JP7510612B2 (ja) 2020-03-18 2024-07-04 大日本印刷株式会社 リードフレーム、リードフレームの製造方法及び半導体装置の製造方法
JP2021158211A (ja) * 2020-03-26 2021-10-07 大日本印刷株式会社 リードフレーム及びその製造方法、並びに半導体装置及びその製造方法
JP7468056B2 (ja) 2020-03-26 2024-04-16 大日本印刷株式会社 リードフレーム及びその製造方法、並びに半導体装置及びその製造方法
JP7548871B2 (ja) 2021-05-31 2024-09-10 Towa株式会社 成形型、樹脂成形装置及び樹脂成形品の製造方法

Also Published As

Publication number Publication date
TWI801417B (zh) 2023-05-11
US20190088578A1 (en) 2019-03-21
TW201916293A (zh) 2019-04-16
JP6964477B2 (ja) 2021-11-10
US10943857B2 (en) 2021-03-09

Similar Documents

Publication Publication Date Title
JP6964477B2 (ja) 半導体素子用基板及びその製造方法、半導体装置及びその製造方法
US9040361B2 (en) Chip scale package with electronic component received in encapsulant, and fabrication method thereof
JP3945483B2 (ja) 半導体装置の製造方法
US20050206014A1 (en) Semiconductor device and method of manufacturing the same
JPH1154658A (ja) 半導体装置及びその製造方法並びにフレーム構造体
JP5406572B2 (ja) 電子部品内蔵配線基板及びその製造方法
TW201405745A (zh) 晶片封裝基板、晶片封裝結構及其製作方法
US20040101995A1 (en) Method for manufacturing circuit devices
JP2013069807A (ja) 半導体パッケージ及びその製造方法
US20080174005A1 (en) Electronic device and method for manufacturing electronic device
JP4446772B2 (ja) 回路装置およびその製造方法
JP2004119727A (ja) 回路装置の製造方法
JP5734624B2 (ja) 半導体パッケージの製造方法
JP2009272512A (ja) 半導体装置の製造方法
CN105304580B (zh) 半导体装置及其制造方法
JP2004119729A (ja) 回路装置の製造方法
JP4086607B2 (ja) 回路装置の製造方法
JP3925503B2 (ja) 半導体装置
JP2007048911A (ja) 半導体装置、半導体装置の製造方法およびその製造方法に用いるシート
JP2008288481A (ja) 半導体装置およびその製造方法
JP2009246404A (ja) 半導体装置の製造方法
KR101324223B1 (ko) 리드 프레임의 제조방법
JP4663172B2 (ja) 半導体装置の製造方法
JP4442181B2 (ja) 半導体装置およびその製造方法
US20090309208A1 (en) Semiconductor device and method of manufacturing the same

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20200521

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20210316

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20210318

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20210428

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20211005

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20211019

R150 Certificate of patent or registration of utility model

Ref document number: 6964477

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150