JP5734624B2 - 半導体パッケージの製造方法 - Google Patents

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Description

本発明は、半導体チップの主面上に配線構造体が形成された半導体パッケージの製造方法に関する。
従来より、主面（回路形成面）が露出するように半導体チップを絶縁性樹脂で被覆し、絶縁性樹脂を基体として半導体チップの主面上に絶縁層と配線層とが交互に積層された配線構造体を形成した半導体パッケージが知られている。
このような半導体パッケージの製造方法の一例について以下に述べる。図１〜図３は、従来の半導体パッケージの製造工程を例示する図である。図１〜図３において、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ線に沿う断面図である。
まず、図１に示す工程では、半導体ウェハを個片化し、複数の半導体チップ２００を作製する。そして、複数の半導体チップ２００を、主面２００ａが支持体５００の一方の面５００ａと対向するように（フェイスダウンの状態で）、支持体５００の一方の面５００ａ上に配置する。複数の半導体チップ２００は、例えば粘着材（図示せず）により、支持体５００の一方の面５００ａ上に固定することができる。
次に、図２に示す工程では、支持体５００の一方の面５００ａ上に、圧縮成形等により、複数の半導体チップ２００を被覆する封止樹脂３００を形成する。具体的には、支持体５００の一方の面５００ａの複数の半導体チップ２００上に、封止樹脂３００の材料である熱硬化性を有する絶縁性樹脂のペレットや粉末を載置する。そして、載置した絶縁性樹脂のペレット又は粉末を加熱及び押圧することにより流動化及び硬化させ、封止樹脂３００を形成する。
次に、図３に示す工程では、支持体５００を除去する。支持体５００は、例えばエッチングで溶融させることにより除去することができる。又、支持体５００と半導体チップ２００及び封止樹脂３００とが熱剥離テープで固着されている場合には、所定の熱を印加することにより支持体５００を除去することができる。これにより、半導体チップ２００の主面２００ａは、封止樹脂３００の面３００ａから露出する。
次に、図３（ｂ）に示す構造体を上下反転させ、半導体チップ２００の主面２００ａ上に、絶縁層と配線層とが交互に積層された配線構造体を形成する。そして、半導体チップ２００を含むように個片化することにより、絶縁性樹脂を基体として半導体チップ２００の主面２００ａ上に配線構造体が形成された複数の半導体パッケージが作製される。
国際公開第０２／１５２６６号パンフレット 国際公開第０２／３３７５１号パンフレット
しかしながら、図３の工程の後、半導体チップ２００の主面２００ａ上に配線構造体を形成する際に、基準となるマーク（アライメントマーク）が存在しないため、半導体チップ２００と配線構造体との間に位置ずれが生じる問題があった。
この問題の対策として、半導体チップ２００の主面２００ａ上に予め基準となるマークを形成しておく方法も考えられる。しかし、圧縮成形等により封止樹脂３００を形成する工程において、樹脂の流動により各半導体チップ２００が本来と異なる位置に固定される場合があり、この場合には基準となるマーク自体が位置ずれするため、上記問題を解決することはできない。
本発明は、上記の点に鑑みてなされたものであり、半導体チップと、半導体チップの主面上に形成される配線構造体との間の位置ずれを低減可能な半導体パッケージの製造方法を提供することを課題とする。
本半導体パッケージの製造方法は、支持体に複数の転写部作製部を形成し、前記複数の転写部作製部を含む前記支持体の一方の面を粘着層で被覆し、前記粘着層を押圧して、前記一方の面の前記複数の転写部作製部が形成されている位置に、前記粘着層と一体的に形成された凸又は凹形状の複数の基準マーク転写部を形成する第１工程と、前記一方の面に、前記粘着層を介して、回路形成面が前記一方の面と対向するように半導体チップを配置する第２工程と、前記一方の面に、前記半導体チップ及び前記複数の基準マーク転写部を被覆する封止樹脂を形成し、前記封止樹脂の前記粘着層と接する主面に、凸又は凹形状の前記複数の基準マーク転写部の形に倣った形状の凹又は凸形状の複数の基準マークを形成する第３工程と、前記支持体及び前記粘着層と共に前記複数の基準マーク転写部を除去し、前記回路形成面と、前記複数の基準マークが形成された前記主面とを露出させる第４工程と、前記回路形成面上及び前記主面上に、前記複数の基準マークを基に前記半導体チップと電気的に接続される配線層を含む配線構造体を形成する第５工程と、を有することを要件とする。
開示の技術によれば、半導体チップと、半導体チップの主面上に形成される配線構造体との間の位置ずれを低減可能な半導体パッケージの製造方法を提供できる。
従来の半導体パッケージの製造工程を例示する図（その１）である。 従来の半導体パッケージの製造工程を例示する図（その２）である。 従来の半導体パッケージの製造工程を例示する図（その３）である。 第１の実施の形態に係る半導体パッケージを例示する断面図である。 第１の実施の形態に係る半導体パッケージの製造工程を例示する図（その１）である。 第１の実施の形態に係る半導体パッケージの製造工程を例示する図（その２）である。 第１の実施の形態に係る半導体パッケージの製造工程を例示する図（その３）である。 第１の実施の形態に係る半導体パッケージの製造工程を例示する図（その４）である。 第１の実施の形態に係る半導体パッケージの製造工程を例示する図（その５）である。 第１の実施の形態に係る半導体パッケージの製造工程を例示する図（その６）である。 第１の実施の形態に係る半導体パッケージの製造工程を例示する図（その７）である。 第１の実施の形態に係る半導体パッケージの製造工程を例示する図（その８）である。 第１の実施の形態に係る半導体パッケージの製造工程を例示する図（その９）である。 第１の実施の形態に係る半導体パッケージの製造工程を例示する図（その１０）である。 第１の実施の形態に係る半導体パッケージの製造工程を例示する図（その１１）である。 第１の実施の形態に係る半導体パッケージの製造工程を例示する図（その１２）である。 第１の実施の形態の変形例１に係る半導体パッケージの製造工程を例示する図である。 第１の実施の形態の変形例２に係る半導体パッケージの製造工程を例示する図（その１）である。 第１の実施の形態の変形例２に係る半導体パッケージの製造工程を例示する図（その２）である。
以下、図面を参照して発明を実施するための形態について説明する。なお、各図面において、同一構成部分には同一符号を付し、重複した説明を省略する場合がある。又、以下に説明する平面図等において、断面図との対応関係を明確化する目的で、断面図と同一のハッチングを施す場合がある。
〈第１の実施の形態〉
［第１の実施の形態に係る半導体パッケージの構造］
図４は、第１の実施の形態に係る半導体パッケージを例示する断面図である。図４を参照するに、半導体パッケージ１０は、半導体チップ２０及び封止樹脂３０を基体とし、その上に極薄の配線構造体４０が形成され、更に配線構造体４０上に外部接続端子４９が形成された構造を有する。
半導体パッケージ１０の平面形状は例えば矩形状であり、その寸法は、例えば幅１５ｍｍ（Ｘ方向）×奥行き１５ｍｍ（Ｙ方向）×厚さ０．６ｍｍ（Ｚ方向）程度とすることができる。以下、半導体パッケージ１０を構成する半導体チップ２０、封止樹脂３０、配線構造体４０、及び外部接続端子４９について詳説する。
半導体チップ２０は、半導体基板２１と、電極パッド２２と、突起電極２３とを有する。半導体チップ２０の厚さは、例えば３００〜５００μｍ程度とすることができる。
半導体基板２１は、例えばシリコン（Ｓｉ）やゲルマニウム（Ｇｅ）等からなる基板に半導体集積回路（図示せず）が形成されたものである。電極パッド２２は、半導体基板２１の回路形成面側に形成されており、半導体集積回路（図示せず）と電気的に接続されている。電極パッド２２の材料としては、例えばアルミニウム（Ａｌ）等を用いることができる。電極パッド２２の材料として、銅（Ｃｕ）とアルミニウム（Ａｌ）をこの順番で積層したもの、銅（Ｃｕ）とアルミニウム（Ａｌ）とシリコン（Ｓｉ）をこの順番で積層したもの等を用いても構わない。
突起電極２３は電極パッド２２上に形成されている。突起電極２３としては、例えば円柱形状の銅（Ｃｕ）ポスト等を用いることができる。突起電極２３の直径は、例えば５０μｍ程度とすることができる。突起電極２３の高さは、例えば５〜１０μｍ程度とすることができる。隣接する突起電極２３のピッチは、例えば１００μｍ程度とすることができる。なお、電極パッド２２上に突起電極２３を設けなくてもよい。この場合には、電極パッド２２自体が配線構造体４０の第１配線層４２と電気的に接続される電極となる。
以降、半導体チップ２０において、回路形成面を主面と称する場合がある。又、半導体チップ２０において、主面と反対側に位置する主面と略平行な面を裏面と称する場合がある。又、半導体チップ２０において、主面及び裏面と略垂直な面を側面と称する場合がある。
封止樹脂３０は、半導体チップ２０の裏面及び側面を被覆するように形成されている。但し、半導体チップ２０の放熱性能を向上させるため、半導体チップ２０の裏面の全部又は一部を封止樹脂３０から露出させても構わない。封止樹脂３０の配線構造体４０側の面（以降、封止樹脂３０の主面とする）は、半導体チップ２０の主面と略面一とされている。
封止樹脂３０の材料としては、例えばエポキシ系樹脂やポリイミド系樹脂等の絶縁性樹脂を用いることができる。封止樹脂３０の、半導体チップ２０の側面を被覆する部分の幅Ｗ１は、例えば５０〜１００μｍ程度とすることができる。封止樹脂３０の厚さＴ１は、例えば５００〜７００μｍ程度とすることができる。
配線構造体４０は、第１絶縁層４１、第１配線層４２、第２絶縁層４３、第２配線層４４、第３絶縁層４５、第３配線層４６、ソルダーレジスト層４７が順次積層された構造を有する。配線構造体４０の厚さＴ２は、例えば３０〜５０μｍ程度とすることができる。図４では、封止樹脂３０の厚さＴ１と配線構造体４０の厚さＴ２は同程度に描かれているが、実際は、配線構造体４０の厚さＴ２は封止樹脂３０の厚さＴ１と比べて大幅に薄くなっている。
第１絶縁層４１は、略面一である半導体チップ２０の主面及び封止樹脂３０の主面に、半導体チップ２０の突起電極２３を覆うように形成されている。第１絶縁層４１の材料としては、例えばエポキシ系樹脂やポリイミド系樹脂等の絶縁性樹脂を用いることができる。第１絶縁層４１の厚さは、例えば１０μｍ程度とすることができる。
第１配線層４２は、第１絶縁層４１上に形成されている。第１配線層４２は、第１絶縁層４１を貫通し突起電極２３の上面を露出する第１ビアホール４１ｘ内に充填されたビア配線、及び第１絶縁層４１上に形成された配線パターンを有する。第１配線層４２は、第１ビアホール４１ｘの底部に露出した突起電極２３と電気的に接続されている。第１配線層４２の材料としては、例えば銅（Ｃｕ）等を用いることができる。第１配線層４２を構成する配線パターンの厚さは、例えば５μｍ程度とすることができる。このように、半導体パッケージ１０では、半導体チップ２０と配線構造体４０との電気的接続にバンプを用いていない。
第２絶縁層４３は、第１絶縁層４１上に、第１配線層４２を覆うように形成されている。第２絶縁層４３の材料や厚さは、第１絶縁層４１と同様とすることができる。
第２配線層４４は、第２絶縁層４３上に形成されている。第２配線層４４は、第２絶縁層４３を貫通し第１配線層４２の上面を露出する第２ビアホール４３ｘ内に充填されたビア配線、及び第２絶縁層４３上に形成された配線パターンを有する。第２配線層４４は、第２ビアホール４３ｘの底部に露出した第１配線層４２と電気的に接続されている。第２配線層４４の材料や厚さは、第１配線層４２と同様とすることができる。
第３絶縁層４５は、第２絶縁層４３上に、第２配線層４４を覆うように形成されている。第３絶縁層４５の材料や厚さは、第１絶縁層４１と同様とすることができる。
第３配線層４６は、第３絶縁層４５上に形成されている。第３配線層４６は、第３絶縁層４５を貫通し第２配線層４４の上面を露出する第３ビアホール４５ｘ内に充填されたビア配線、及び第３絶縁層４５上に形成された配線パターンを有する。第３配線層４６は、第３ビアホール４５ｘの底部に露出した第２配線層４４と電気的に接続されている。第３配線層４６の材料や厚さは、第１配線層４２と同様とすることができる。
ソルダーレジスト層４７は、第３絶縁層４５上に、第３配線層４６を覆うように形成されている。ソルダーレジスト層４７は開口部４７ｘを有し、第３配線層４６の一部はソルダーレジスト層４７の開口部４７ｘの底部に露出している。ソルダーレジスト層４７の材料としては、例えばエポキシ系樹脂やイミド系樹脂等を含む感光性樹脂組成物等を用いることができる。ソルダーレジスト層４７の厚さは、例えば１０μｍ程度とすることができる。
必要に応じ、開口部４７ｘの底部に露出する第３配線層４６上に、金属層を形成してもよい。金属層の例としては、Ａｕ層や、Ｎｉ／Ａｕ層（Ｎｉ層とＡｕ層をこの順番で積層した金属層）、Ｎｉ／Ｐｄ／Ａｕ層（Ｎｉ層とＰｄ層とＡｕ層をこの順番で積層した金属層）等を挙げることができる。
外部接続端子４９は、開口部４７ｘの底部に露出する第３配線層４６上に（第３配線層４６上に金属層が形成されている場合には、金属層の上に）形成されている。本実施の形態において、半導体パッケージ１０は、外部接続端子４９の形成されている領域が半導体チップ２０の直上の領域の周囲に拡張された所謂ファンアウト構造を有する。つまり、封止樹脂３０の主面の上方に外部接続端子４９が位置するように、配線層を引き回している。隣接する外部接続端子４９のピッチは、隣接する突起電極２３のピッチ（例えば１００μｍ程度）よりも拡大することが可能となり、例えば２００μｍ程度とすることができる。但し、半導体パッケージ１０は、目的に応じて所謂ファンイン構造を有しても構わない。
外部接続端子４９は、マザーボード等の実装基板（図示せず）に設けられたパッドと電気的に接続される端子として機能する。外部接続端子４９としては、例えば、はんだボール等を用いることができる。はんだボールの材料としては、例えばＰｂを含む合金、ＳｎとＣｕの合金、ＳｎとＡｇの合金、ＳｎとＡｇとＣｕの合金等を用いることができる。外部接続端子４９として、リードピン等を用いても構わない。
但し、本実施の形態では外部接続端子４９を形成しているが、外部接続端子４９は必ずしも形成する必要はない。要は、必要なときに外部接続端子４９を形成できるように第３配線層４６の一部がソルダーレジスト層４７から露出していれば十分である。
なお、本実施の形態では、封止樹脂３０の幅Ｗ１として５０〜１００μｍを例示した。しかし、ファンアウト構造により多端子の半導体パッケージを実現する場合、封止樹脂３０の幅Ｗ１を０．５〜６ｍｍ程度とし、封止樹脂３０の主面の上方に、より多数の外部接続端子４９を設けてもよい。
以上が、半導体チップ２０の主面上及び封止樹脂３０の主面上に、極薄の配線構造体４０が形成された半導体パッケージ１０の構造である。
［第１の実施の形態に係る半導体パッケージの製造方法］
続いて、第１の実施の形態に係る半導体パッケージの製造方法について説明する。図５〜図１６は、第１の実施の形態に係る半導体パッケージの製造工程を例示する図である。なお、図５〜図９において、（ａ）は平面図、（ｂ）は（ａ）のＢ−Ｂ線に沿う断面図である。
まず、図５及び図６に示す工程では、粘着層５１で被覆された一方の面に複数の凹部５１ｘが形成された支持体５０を作製する。なお、凹部５１ｘは、本発明に係る基準マーク転写部の代表的な一例である。
より詳しく説明すると、始めに、図５に示す工程では、支持体５０を準備し、準備した支持体５０に複数の貫通孔５０ｘを形成する。なお、貫通孔５０ｘは、本発明に係る転写部作製部の代表的な一例である。貫通孔５０ｘは、最終的に個片化されて半導体パッケージ１０となる領域外に形成することが好ましく、例えば、支持体５０の外縁部近傍に形成することができる。但し、貫通孔５０ｘは、配線構造体４０の形成に影響を与えない領域（例えば、半導体パッケージ１０の最外縁部近傍）であれば、最終的に個片化されて半導体パッケージ１０となる領域内に形成してもよい。なお、図５では２個の貫通孔５０ｘを形成しているが、３個以上の貫通孔５０ｘを形成しても構わない。
支持体５０としては、例えば、銅板を用いることができる。なお、支持体５０は必ずしも銅板には限定されず、鉄やニッケル等の他の金属板やガラス板、シリコン板等を使用できるが、後述する支持体５０を除去する工程（図９参照）において、エッチングで容易に除去できる銅板を用いることが好ましい。
支持体５０の平面形状は、例えば、直径２００ｍｍ程度の円形とすることができる。支持体５０の厚さは、例えば、３００〜８００μｍ程度とすることができる。なお、本実施の形態では、支持体５０の平面形状が円形である場合を例示するが、支持体５０の平面形状は矩形や楕円等であっても構わない。
貫通孔５０ｘは、例えば、エッチングやプレス加工等により形成できる。貫通孔５０ｘの直径は、例えば、３０〜３００μｍ程度とすることができる。貫通孔５０ｘをエッチングで形成する場合は、エッチングを行う場所を除く支持体５０の一方の面を感光性材料等のマスク（図示せず）で覆い、マスクで覆われていない部分の支持体５０を除去する。支持体５０が銅板である場合には、例えば、塩化第二鉄水溶液や塩化第二銅水溶液、過硫酸アンモニウム水溶液等を用いてエッチングを行うことができる。
次に、図６に示す工程では、複数の貫通孔５０ｘを含む支持体５０の一方の面を粘着層５１で被覆し、粘着層５１を加熱しながら支持体５０の一方の面側に押圧し（所謂ラミネート）、支持体５０の一方の面に複数の貫通孔５０ｘに対応する複数の凹部５１ｘを形成する。凹部５１ｘは、加熱により軟化した粘着層５１の一部が押圧されて貫通孔５０ｘ内に入り込むことにより形成される。粘着層５１としては、例えば、アクリル系粘着材やポリイミド系粘着材が形成されたフィルム等を用いることができる。粘着層５１の厚さは、例えば、５０〜７０μｍ程度とすることができる。凹部５１ｘの深さは、例えば、３０μｍ程度とすることができる。
次に、図７に示す工程では、個片化された複数の半導体チップ２０を準備する。各半導体チップ２０は、半導体基板２１と、電極パッド２２と、突起電極２３とを有し、電極パッド２２及び突起電極２３は各半導体チップ２０の主面側（回路形成面側）に形成されている。そして、準備した各半導体チップ２０を、支持体５０の一方の面の凹部５１ｘが形成されていない領域に、主面が粘着層５１を介して支持体５０の一方の面と対向するように配置し、支持体５０の一方の面側に押圧する。これにより、各半導体チップ２０は、フェイスダウンの状態で粘着層５１を介して支持体５０の一方の面上に仮固定される。
次に、図８に示す工程では、圧縮成形により、支持体５０の一方の面に粘着層５１を介して、各半導体チップ２０の裏面及び側面、並びに複数の凹部５１を被覆する封止樹脂３０を形成する。具体的には、図７に示す構造体を下金型（図示せず）上に載置し、粘着層５１上や各半導体チップ２０の裏面及び側面、並びに複数の凹部５１上に封止樹脂３０の材料であるエポキシ系樹脂やポリイミド系樹脂等の絶縁性樹脂のペレットや粉末を載置する。そして、載置した絶縁性樹脂のペレット又は粉末を加熱し流動化させ、上金型（図示せず）で下金型（図示せず）の反対側から押圧することにより均一化し硬化させ、封止樹脂３０を形成する。なお、上金型（図示せず）が粘着層５１の最外縁部に接するため、粘着層５１の最外縁部には封止樹脂３０が形成されない領域ができる。加熱は、例えば１５０℃５分程度とすることができる。封止樹脂３０の厚さＴ１は、例えば５００〜７００μｍ程度とすることができる。なお、圧縮成形に代えて、トランスファーモールド法等により封止樹脂３０を形成しても構わない。
次に、図９に示す工程では、図８に示す支持体５０及び粘着層５１を除去する。なお、図９は、便宜上、図５〜図８とは上下反転して図示している。支持体５０が銅板である場合には、例えば、塩化第二鉄水溶液や塩化第二銅水溶液、過硫酸アンモニウム水溶液等を用いたエッチングにより除去できる。粘着層５１は、支持体５０を除去した後、機械的に剥離することにより除去できる。
これにより、各半導体チップ２０の主面と、複数の凹部５１ｘが転写されて複数の凸部３０ｘが形成された封止樹脂３０の主面（各半導体チップ２０の主面と同一側の面）が露出する。又、各半導体チップ２０の裏面及び側面は封止樹脂３０により被覆され、各半導体チップ２０の主面と封止樹脂３０の主面とは略面一となる。
複数の凹部５１ｘが転写された複数の凸部３０ｘは、封止樹脂３０の主面の外縁部近傍に形成される。各凸部３０ｘの高さは、各凹部５１ｘの深さに対応し、例えば、３０μｍ程度とすることができる。各凸部３０ｘは、図９以降の工程において、配線パターン等を形成する際の基準マーク（アライメントマーク）として用いることができる。凸部３０ｘを２個形成する場合は、２個の凸部３０ｘを結ぶ線が半導体チップ２０の配列方向に対して所定の傾斜角を持つように配置することが好ましい。
各凸部３０ｘは、封止樹脂３０形成時の樹脂の流動等による各半導体チップ２０のシフト量を検討するための基準マークとして用いることもできる。ここで、各半導体チップ２０のシフト量とは、各半導体チップ２０が本来固定されるべき位置（設計値）と各半導体チップ２０が実際に固定された位置との差である。各半導体チップ２０のシフト量を検討することにより、封止樹脂３０形成時の樹脂の収縮量等を把握することが可能となり、この情報を半導体パッケージ１０の製造工程にフィードバックすることができる。
次に、図１０に示す工程では、各半導体チップ２０の主面上及び封止樹脂３０の主面上に、各半導体チップ２０の主面側に設けられた突起電極２３を被覆する第１絶縁層４１を形成する。第１絶縁層４１の材料としては、例えば熱硬化性を有するシート状のエポキシ系樹脂やポリイミド系樹脂等の絶縁性樹脂、又は、熱硬化性を有する液状又はペースト状のエポキシ系樹脂やポリイミド系樹脂等の絶縁性樹脂を用いることができる。
第１絶縁層４１は、後述する工程（図１１参照）でレーザ加工法等により第１ビアホール４１ｘを形成しやすくするために、例えばシリカ（ＳｉＯ２）等のフィラーが含有された加工性に優れた樹脂材を用いることが好ましい。第１絶縁層４１に含有されるフィラーの量を調整することにより、第１絶縁層４１の線膨張係数を調整することもできる。他の絶縁層についても同様である。第１絶縁層４１の厚さは、例えば１０μｍ程度とすることができる。
第１絶縁層４１の材料として熱硬化性を有するシート状のエポキシ系樹脂やポリイミド系樹脂等を用いた場合には、各半導体チップ２０の主面上及び封止樹脂３０の主面上に、半導体チップ２０の突起電極２３を覆うようにシート状の第１絶縁層４１をラミネートする。そして、ラミネートした第１絶縁層４１を押圧しながら硬化温度以上に加熱して硬化させる。なお、第１絶縁層４１を真空雰囲気中でラミネートすることにより、第１絶縁層４１中へのボイドの巻き込みを防止することができる。
第１絶縁層４１の材料として熱硬化性を有する液状又はペースト状のエポキシ系樹脂やポリイミド系樹脂等を用いた場合には、各半導体チップ２０の主面上及び封止樹脂３０の主面上に、半導体チップ２０の突起電極２３を覆うように液状又はペースト状の第１絶縁層４１を例えばスピンコート法等により塗布する。そして、塗布した第１絶縁層４１を硬化温度以上に加熱して硬化させる。
なお、第１絶縁層４１は、光をある程度透過させるため、第１絶縁層４１を介して基準マークとなる凸部３０ｘを認識できる。
次に、図１１に示す工程では、第１絶縁層４１に、第１絶縁層４１を貫通し突起電極２３の上面を露出する第１ビアホール４１ｘを形成する。第１ビアホール４１ｘは、例えばＣＯ２レーザ等を用いたレーザ加工法により形成できる。この際、基準マークとなる複数の凸部３０ｘの位置を基準として、突起電極２３の上面に対する第１ビアホール４１ｘの形成位置を決定することができる。
レーザ加工法により形成した第１ビアホール４１ｘは、第２絶縁層４３が形成される側に開口されていると共に、突起電極２３の上面によって底面が形成された、開口部の面積が底面の面積よりも大となる円錐台状の凹部となる。なお、他のビアホールもレーザ加工法により形成すると同様の形状となる。第１ビアホール４１ｘをレーザ加工法により形成した場合には、デスミア処理を行い、第１ビアホール４１ｘの底部に露出する突起電極２３の上面に付着した第１絶縁層４１の樹脂残渣を除去することが好ましい。他のビアホールをレーザ加工法により形成する場合も同様である。
なお、第１ビアホール４１ｘは、第１絶縁層４１として感光性樹脂を用い、フォトリソグラフィ法により第１絶縁層４１をパターニングすることにより形成しても構わない。この際、パターニングの基準マークとして複数の凸部３０ｘを用いることができる。又、第１ビアホール４１ｘは、第１ビアホール４１ｘに対応する位置をマスクするスクリーンマスクを介してペースト状の樹脂を印刷し硬化させることにより形成しても構わない。
次に、図１２に示す工程では、第１絶縁層４１上に第１配線層４２を形成する。第１配線層４２は、第１ビアホール４１ｘ内に充填されたビア配線、及び第１絶縁層４１上に形成された配線パターンを含んでいる。第１配線層４２は、第１ビアホール４１ｘの底部に露出した突起電極２３と直接電気的に接続される。この際、基準マークとなる複数の凸部３０ｘの位置を基準として、第１ビアホール４１ｘの底部に露出した突起電極２３の上面に対する第１配線層４２の形成位置を決定することができる。第１配線層４２の材料としては、例えば銅（Ｃｕ）等を用いることができる。第１配線層４２は、セミアディティブ法やサブトラクティブ法等の各種の配線形成方法を用いて形成することができるが、一例としてセミアディティブ法を用いて第１配線層４２を形成する方法を以下に示す。
まず、無電解めっき法又はスパッタ法により、第１ビアホール４１ｘの底部に露出した突起電極２３の上面、及び第１ビアホール４１ｘの内壁を含む第１絶縁層４１上に銅（Ｃｕ）等からなるシード層（図示せず）を形成する。更に、シード層上にレジスト層（図示せず）を形成し、形成したレジスト層（図示せず）を露光及び現像することで第１配線層４２に対応する開口部を形成する。この際、露光装置は、基準マークとなる複数の凸部３０ｘの位置を検出し、検出した複数の凸部３０ｘの位置を基準として、第１ビアホール４１ｘの底部に露出した突起電極２３に対する開口部の形成領域（露光及び現像する領域）を決定することができる。
そして、シード層を給電層に利用した電解めっき法により、レジスト層の開口部に銅（Ｃｕ）等からなる配線層（図示せず）を形成する。続いて、レジスト層を除去した後に、配線層をマスクにして、配線層に覆われていない部分のシード層をエッチングにより除去する。これにより、基準マークとなる複数の凸部３０ｘの位置を基準として、第１ビアホール４１ｘの底部に露出した突起電極２３に対して位置合わせされた第１配線層４２が、第１絶縁層４１上に形成される。
次に、図１３に示す工程では、図１０〜図１２と同様な工程を繰り返すことにより、第２絶縁層４３、第２配線層４４、第３絶縁層４５、及び第３配線層４６を積層する。すなわち、第１配線層４２を被覆する第２絶縁層４３を形成した後に、第１配線層４２上の第２絶縁層４３の部分に第２ビアホール４３ｘを形成する。第２ビアホール４３ｘを形成する際に、凸部３０ｘを基準マークとして用いることができる。つまり、各絶縁層が光をある程度透過するため、画像認識装置等で凸部３０ｘを検出し、アライメントに利用できる。
但し、既に第１絶縁層４１及び第２絶縁層４３が積層されている等の理由により基準マークとなる凸部３０ｘの認識が困難な場合もある。その場合には、第１絶縁層４１上に第１配線層４２を形成する際に、凸部３０ｘを基準として第１絶縁層４１上に第１配線層４２の一部として新たな基準マークを形成しておけばよい。以下のビアホールや配線パターンを形成する際に用いる基準マークに関しても同様である。つまり、複数層を介して基準マークとなる凸部３０ｘの認識が困難な場合には、凸部３０ｘを基準として任意の層に新たな基準マークを形成し、新たに形成した基準マークを基準としてビアホールや配線層等の位置決めを行えばよい。
更に、第２絶縁層４３上に、第２ビアホール４３ｘを介して第１配線層４２に接続される第２配線層４４を形成する。第２配線層４４としては、例えば銅（Ｃｕ）等を用いることができる。第２配線層４４は、例えばセミアディティブ法により形成される。
更に、第２配線層４４を被覆する第３絶縁層４５を形成した後に、第２配線層４４上の第３絶縁層４５の部分に第３ビアホール４５ｘを形成する。更に、第３絶縁層４５上に、第３ビアホール４５ｘを介して第２配線層４４に接続される第３配線層４６を形成する。第３配線層４６としては、例えば、銅（Ｃｕ）等を用いることができる。第３配線層４６は、例えばセミアディティブ法により形成される。
図１０〜図１３の工程により、各半導体チップ２０の主面上及び封止樹脂３０の主面上に３層のビルドアップ配線層（第１配線層４２、第２配線層４４、及び第３配線層４６）が形成される。なお、ビルドアップ配線層は１層や２層でもよいし、図１３の工程の後に更に図１０〜図１２の工程を必要回数だけ繰り返すことにより、４層以上のビルドアップ配線層を形成してもよい。
次に、図１４に示す工程では、第３絶縁層４５上に、第３配線層４６を覆うように開口部４７ｘを有するソルダーレジスト層４７を形成する。具体的には、第３絶縁層４５上に、第３配線層４６を覆うように、例えばエポキシ系樹脂やイミド系樹脂等を含む感光性樹脂からなるソルダーレジストを塗布する。そして、塗布したソルダーレジストを露光及び現像することで開口部４７ｘを形成する。これにより、開口部４７ｘを有するソルダーレジスト層４７が形成される。第３配線層４６の一部は、ソルダーレジスト層４７の開口部４７ｘの底部に露出する。なお、開口部４７ｘを形成する領域（露光及び現像する領域）は、基準マークとなる凸部３０ｘ（又は、凸部３０ｘを基準として任意の層に新たに形成した基準マーク）の位置を露光装置が検出することにより決定される。
必要に応じ、開口部４７ｘの底部に露出する第３配線層４６上に、金属層を形成してもよい。金属層の例としては、Ａｕ層や、Ｎｉ／Ａｕ層（Ｎｉ層とＡｕ層をこの順番で積層した金属層）、Ｎｉ／Ｐｄ／Ａｕ層（Ｎｉ層とＰｄ層とＡｕ層をこの順番で積層した金属層）等を挙げることができる。これらの金属層は、例えば、無電解めっき法により形成できる。
図１０〜図１４の工程により、各半導体チップ２０の主面上及び封止樹脂３０の主面上（各半導体チップ２０の主面と同一側の面上）に、各半導体チップと電気的に接続される配線層を含む配線構造体４０が形成される。
次に、図１５に示す工程では、開口部４７ｘの底部に露出する第３配線層４６上に（第３配線層４６上に金属層が形成されている場合には、金属層の上に）外部接続端子４９を形成する。本実施の形態において、半導体パッケージ１０は、外部接続端子４９の形成されている領域が半導体チップ２０の直上の領域の周囲に拡張された所謂ファンアウト構造を有する。但し、半導体パッケージ１０は、目的に応じて所謂ファンイン構造を有しても構わない。
外部接続端子４９は、マザーボード等の実装基板（図示せず）に設けられたパッドと電気的に接続される端子として機能する。外部接続端子４９としては、例えば、はんだボール等を用いることができる。はんだボールの材料としては、例えばＰｂを含む合金、ＳｎとＣｕの合金、ＳｎとＡｇの合金、ＳｎとＡｇとＣｕの合金等を用いることができる。
外部接続端子４９は、例えば第３配線層４６上に（第３配線層４６上に金属層が形成されている場合には、金属層の上に）表面処理剤としてのフラックスを塗布した後、はんだボールを搭載し、２４０℃〜２６０℃程度の温度でリフローし、その後、表面を洗浄してフラックスを除去することにより形成できる。但し、外部接続端子４９として、リードピン等を用いても構わない。
但し、本実施の形態では外部接続端子４９を形成しているが、外部接続端子４９は必ずしも形成する必要はない。要は、必要なときに外部接続端子を形成できるように第３配線層４６の一部がソルダーレジスト層４７の開口部４７ｘから露出していれば十分である。
次に、図１６に示す工程では、図１５に示す構造体を所定の位置で切断することにより封止樹脂３０及び配線構造体４０を個片化し、半導体パッケージ１０が完成する。図１５に示す構造体の切断は、ダイシングブレード５７を用いたダイシング等によって行うことができる。なお、個片化は、隣接する半導体チップ２０間の封止樹脂３０及び配線構造体４０を切断することにより行うが、その際、複数の半導体チップ２０を有するように切断しても構わない。その場合には、複数の半導体チップ２０を有する半導体パッケージが作製される。
このように、第１の実施の形態によれば、個片化前の封止樹脂の主面（半導体チップの主面と同一側の面）の外縁部等に複数の基準マークを形成する。これにより、個片化前の半導体チップの主面上及び封止樹脂の主面上に半導体チップと電気的に接続される配線層を含む配線構造体を形成する際に、複数の基準マークの位置を基準として、半導体チップに対する配線層の形成位置を決定することができる。又、複数の基準マークの位置を基準として、封止樹脂形成時の樹脂の流動等による半導体チップのシフト量を検討し、封止樹脂形成時の樹脂の収縮量等を把握することができる。
〈第１の実施の形態の変形例１〉
第１の実施の形態では、図５に示す工程において、支持体５０に複数の貫通孔５０ｘを形成する例を示した。第１の実施の形態の変形例１では、支持体５０に複数の凹部５０ｙを形成する例を示す。なお、第１の実施の形態の変形例１において、第１の実施の形態と同一構成部品についての説明は省略する。
図１７は、第１の実施の形態の変形例１に係る半導体パッケージの製造工程を例示する図である。なお、図１７において、（ａ）は平面図、（ｂ）は（ａ）のＢ−Ｂ線に沿う断面図である。
図１７に示す工程では、支持体５０を準備し、準備した支持体５０に複数の凹部５０ｙを形成する。なお、凹部５０ｙは、本発明に係る転写部作製部の代表的な一例である。凹部５０ｙは、最終的に個片化されて半導体パッケージ１０となる領域外に形成することが好ましく、例えば、支持体５０の外縁部近傍に形成することができる。
但し、凹部５０ｙは、配線構造体４０の形成に影響を与えない領域（例えば、半導体パッケージ１０の最外縁部近傍）であれば、最終的に個片化されて半導体パッケージ１０となる領域内に形成してもよい。なお、図１７では２個の凹部５０ｙを形成しているが、３個以上の凹部５０ｙを形成しても構わない。
凹部５０ｙは、例えば、ハーフエッチングやプレス加工等により形成できる。凹部５０ｙの直径は、例えば、３０〜３００μｍ程度とすることができる。凹部５０ｙの深さは、例えば、３０μｍ程度とすることができる。
凹部５０ｙをハーフエッチングで形成する場合は、ハーフエッチングを行う場所を除く支持体５０の一方の面を感光性材料等のマスク（図示せず）で覆い、マスクで覆われていない部分の支持体５０を一方の面側から厚さ方向の途中まで除去する。すなわち、マスクで覆われていない部分の支持体５０を、エッチングを開始した一方の面から他方の面には貫通させず、任意の厚さまで除去する。支持体５０の材料が銅（Ｃｕ）である場合には、例えば、塩化第二鉄水溶液や塩化第二銅水溶液、過硫酸アンモニウム水溶液等を用いてハーフエッチングを行うことができる。
次に、図６〜図１６と同様の工程を実施することにより、図４に示す半導体パッケージ１０が完成する。
このように、第１の実施の形態の変形例１によれば、支持体５０に複数の貫通孔５０ｘに代えて複数の凹部５０ｙを形成することにより、第１の実施の形態と同様の効果を奏する。
〈第１の実施の形態の変形例２〉
第１の実施の形態では、図５に示す工程において、支持体５０に複数の貫通孔５０ｘを形成する例を示した。又、第１の実施の形態の変形例１では、支持体５０に複数の凹部５０ｙを形成する例を示した。第１の実施の形態の変形例２では、支持体５０に複数の凸部５０ｚを形成する例を示す。なお、第１の実施の形態の変形例２において、第１の実施の形態と同一構成部品についての説明は省略する。
図１８及び図１９は、第１の実施の形態の変形例２に係る半導体パッケージの製造工程を例示する図である。なお、図１８及び図１９において、（ａ）は平面図、（ｂ）は（ａ）のＢ−Ｂ線に沿う断面図である。
まず、図１８に示す工程では、支持体５０を準備し、準備した支持体５０に複数の凸部５０ｚを形成する。なお、凸部５０ｚは、本発明に係る転写部作製部の代表的な一例である。凸部５０ｚは、最終的に個片化されて半導体パッケージ１０となる領域外に形成することが好ましく、例えば、支持体５０の外縁部近傍に形成することができる。
但し、凸部５０ｚは、配線構造体４０の形成に影響を与えない領域（例えば、半導体パッケージ１０の最外縁部近傍）であれば、最終的に個片化されて半導体パッケージ１０となる領域内に形成してもよい。なお、図１８では２個の凸部５０ｚを形成しているが、３個以上の凸部５０ｚを形成しても構わない。
凸部５０ｚは、例えば、電解めっき法や無電解めっき法等により形成できる。凸部５０ｚの直径は、例えば、３０〜３００μｍ程度とすることができる。凸部５０ｚの高さは、例えば、３０μｍ程度とすることができる。
凸部５０ｚを電解めっき法で形成する場合は、電解めっきを行う場所を除く支持体５０の一方の面を感光性材料等のマスク（図示せず）で覆い、マスクで覆われていない部分の支持体５０の一方の面に、支持体５０をめっき給電層に利用して例えば銅を電解めっきし、凸部５０ｚを形成する。但し、支持体５０をめっき給電層に利用する場合には、支持体５０が銅（Ｃｕ）等の金属からなる必要がある。
次に、図６〜図８と同様の工程を実施する。但し、ここでは、支持体５０の一方の面に図６〜図８に示す凹部５１ｘに代えて凸部５０ｚに対応する凸部が形成されている。
次に、図１９に示す工程では、図９に示す工程と同様にして、図１８に示す支持体５０及び粘着層５１を除去する。これにより、各半導体チップ２０の主面と、複数の凸部５０ｚが転写されて複数の凹部３０ｚが形成された封止樹脂３０の主面（各半導体チップ２０の主面と同一側の面）が露出する。又、各半導体チップ２０の裏面及び側面は封止樹脂３０により被覆され、各半導体チップ２０の主面と封止樹脂３０の主面とは略面一となる。凹部３０ｚの深さは、凸部５０ｚの高さに対応し、例えば、３０μｍ程度とすることができる。
次に、図１０〜図１６と同様の工程を実施することにより、図４に示す半導体パッケージ１０が完成する。
このように、第１の実施の形態の変形例２によれば、支持体５０に複数の貫通孔５０ｘに代えて複数の凸部５０ｚを形成することにより、第１の実施の形態と同様の効果を奏する。
以上、好ましい実施の形態及びその変形例について詳説したが、上述した実施の形態及びその変形例に制限されることはなく、特許請求の範囲に記載された範囲を逸脱することなく、上述した実施の形態及びその変形例に種々の変形及び置換を加えることができる。
例えば、図８に示す工程以降に、封止樹脂の半導体チップの裏面側を研磨し、半導体チップの裏面を露出させてもよい。これにより、半導体チップの放熱性を向上できる。更に、半導体チップの裏面に、ヒートスプレッダ等の放熱部品を接合しても良い。これにより、半導体チップの放熱性を一層向上できる。
又、封止樹脂の半導体チップの裏面側を研磨する際に、半導体チップの裏面側も研磨し、半導体チップを薄型化してもよい。
又、基準マークの平面形状は円形には限定されず、矩形や十字形等の任意の形状として構わない。つまり、基準マークの元になる貫通孔５０ｘや凹部５０ｙ、凸部５０ｚ等の平面形状は円形には限定されず、矩形や十字形等の任意の形状として構わない。
１０ 半導体パッケージ
２０ 半導体チップ
２１ 半導体基板
２２ 電極パッド
２３ 突起電極
３０ 封止樹脂
３０ｘ、５０ｚ 凸部
３０ｚ、５０ｙ、５１ｘ 凹部
４０ 配線構造体
４１ 第１絶縁層
４１ｘ 第１ビアホール
４２ 第１配線層
４３ 第２絶縁層
４３ｘ 第２ビアホール
４４ 第２配線層
４５ 第３絶縁層
４５ｘ 第３ビアホール
４６ 第３配線層
４７ ソルダーレジスト層
４７ｘ 開口部
４９ 外部接続端子
５０ 支持体
５０ｘ 貫通孔
５１ 粘着層
５７ ダイシングブレード
Ｔ１、Ｔ２ 厚さ
Ｗ１ 幅

Claims (7)

  1. 支持体に複数の転写部作製部を形成し、前記複数の転写部作製部を含む前記支持体の一方の面を粘着層で被覆し、前記粘着層を押圧して、前記一方の面の前記複数の転写部作製部が形成されている位置に、前記粘着層と一体的に形成された凸又は凹形状の複数の基準マーク転写部を形成する第１工程と、
    前記一方の面に、前記粘着層を介して、回路形成面が前記一方の面と対向するように半導体チップを配置する第２工程と、
    前記一方の面に、前記半導体チップ及び前記複数の基準マーク転写部を被覆する封止樹脂を形成し、前記封止樹脂の前記粘着層と接する主面に、凸又は凹形状の前記複数の基準マーク転写部の形に倣った形状の凹又は凸形状の複数の基準マークを形成する第３工程と、
    前記支持体及び前記粘着層と共に前記複数の基準マーク転写部を除去し、前記回路形成面と、前記複数の基準マークが形成された前記主面とを露出させる第４工程と、
    前記回路形成面上及び前記主面上に、前記複数の基準マークを基に前記半導体チップと電気的に接続される配線層を含む配線構造体を形成する第５工程と、を有する半導体パッケージの製造方法。
  2. 前記第１工程では、前記複数の転写部作製部として、前記支持体を貫通する複数の貫通孔を形成する請求項１記載の半導体パッケージの製造方法。
  3. 前記第１工程では、前記複数の転写部作製部として、前記支持体の一方の面側に複数の凹部を形成する請求項１記載の半導体パッケージの製造方法。
  4. 前記第１工程では、前記複数の転写部作製部として、前記支持体の一方の面側に複数の凸部を形成する請求項１記載の半導体パッケージの製造方法。
  5. 前記第５工程では、前記回路形成面上及び前記主面上に、前記回路形成面側に設けられた電極を被覆する絶縁層を形成する第５Ａ工程と、
    前記絶縁層に、前記電極の上面を露出する貫通孔を形成する第５Ｂ工程と、
    前記貫通孔内に充填されたビア配線、及び前記絶縁層上に形成された配線パターンを含む配線層を形成する第５Ｃ工程と、を含み、
    前記第５Ｂ工程では、前記複数の基準マークの位置を基準として、前記電極に対する前記貫通孔の形成位置を決定し、
    前記第５Ｃ工程では、前記複数の基準マークの位置を基準として、前記電極に対する前記配線層の形成位置を決定する請求項１乃至４の何れか一項記載の半導体パッケージの製造方法。
  6. 前記第５Ｃ工程では、前記複数の基準マークの位置を基準として、前記絶縁層上に前記配線層の一部として新たな基準マークを形成する請求項５記載の半導体パッケージの製造方法。
  7. 前記２工程では、前記一方の面の前記複数の基準マーク転写部が形成されていない領域に、各回路形成面が前記一方の面と対向するように複数の半導体チップを配置し、
    前記第５工程では、前記複数の半導体チップの各回路形成面上及び前記主面上に、各半導体チップと電気的に接続される配線層を含む配線構造体を形成する請求項１乃至６の何れか一項記載の半導体パッケージの製造方法。
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JP2015097233A (ja) * 2013-11-15 2015-05-21 日東電工株式会社 封止樹脂シート及び電子部品パッケージの製造方法
JP6263014B2 (ja) 2013-12-12 2018-01-17 株式会社日立製作所 半導体装置、並びにそれを用いたオルタネータ及び電力変換装置
JP6388202B2 (ja) * 2014-08-07 2018-09-12 パナソニックＩｐマネジメント株式会社 絶縁樹脂シート、並びにそれを用いた回路基板および半導体パッケージ
JP6992751B2 (ja) * 2016-06-28 2022-01-13 日本ゼオン株式会社 半導体パッケージ製造用支持体、半導体パッケージ製造用支持体の使用、及び半導体パッケージの製造方法
US11056410B2 (en) 2017-03-31 2021-07-06 National Institute Of Advanced Industrial Science And Technology Method of manufacturing semiconductor package using alignment mark on wafer
JP7015390B2 (ja) * 2018-07-10 2022-02-02 株式会社Fuji モールド体及びパッケージの製造方法、並びにモールド体製造装置

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4049554B2 (ja) * 2001-06-26 2008-02-20 イビデン株式会社 多層プリント配線板および多層プリント配線板の製造方法
JP2005005632A (ja) * 2003-06-16 2005-01-06 Sony Corp チップ状電子部品及びその製造方法、並びにその実装構造
JP2006203079A (ja) * 2005-01-21 2006-08-03 Sharp Corp 半導体装置および半導体装置の製造方法
JPWO2007057954A1 (ja) * 2005-11-17 2009-04-30 富士通マイクロエレクトロニクス株式会社 半導体装置及びその製造方法
JP5147677B2 (ja) * 2008-12-24 2013-02-20 新光電気工業株式会社 樹脂封止パッケージの製造方法
JP5188426B2 (ja) * 2009-03-13 2013-04-24 新光電気工業株式会社 半導体装置及びその製造方法、電子装置

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