JP2009272512A - 半導体装置の製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 173
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 38
- 238000007789 sealing Methods 0.000 claims abstract description 22
- 238000010030 laminating Methods 0.000 claims abstract description 14
- 229910052751 metal Inorganic materials 0.000 claims description 83
- 239000002184 metal Substances 0.000 claims description 83
- 229920005989 resin Polymers 0.000 claims description 45
- 239000011347 resin Substances 0.000 claims description 45
- 238000000034 method Methods 0.000 claims description 36
- 238000000465 moulding Methods 0.000 claims description 5
- 230000003014 reinforcing effect Effects 0.000 claims description 5
- 229920001187 thermosetting polymer Polymers 0.000 claims description 5
- 230000001070 adhesive effect Effects 0.000 abstract description 4
- 239000012212 insulator Substances 0.000 abstract description 4
- 239000000853 adhesive Substances 0.000 abstract description 3
- 239000010410 layer Substances 0.000 description 101
- 238000005530 etching Methods 0.000 description 13
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 11
- 238000007747 plating Methods 0.000 description 10
- 229910052802 copper Inorganic materials 0.000 description 8
- 239000010949 copper Substances 0.000 description 8
- 229910000679 solder Inorganic materials 0.000 description 7
- 239000000758 substrate Substances 0.000 description 6
- 239000011889 copper foil Substances 0.000 description 3
- 230000017525 heat dissipation Effects 0.000 description 3
- 239000003822 epoxy resin Substances 0.000 description 2
- 230000014759 maintenance of location Effects 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 229920000647 polyepoxide Polymers 0.000 description 2
- 230000002787 reinforcement Effects 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 239000004850 liquid epoxy resins (LERs) Substances 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 238000003825 pressing Methods 0.000 description 1
- 238000003672 processing method Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
Images
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
- H01L21/568—Temporary substrate used as encapsulation process aid
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
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Abstract
【課題】絶縁体の間に埋設させた半導体装置を提供する際において、絶縁層の粘着力を用いて半導体チップを絶縁層に接着（積層）することが可能な半導体装置の製造方法を提供する。
【解決手段】支持体１２の片面に形成された金属層１０の表面に、半導体素子３０の電極パッド３２と接続するための穴１８を形成する工程と、金属層１０の表面に、未硬化の絶縁膜２０を積層する工程と、電極パッド３２位置を金属層１０に形成した穴１８の位置に位置合わせして半導体素子３０を絶縁膜２０に搭載する工程と、絶縁膜２０を硬化する工程と、支持体１２を除去する工程と、金属層１０に形成した穴１８位置の絶縁膜２０を除去し、電極パッド３２を露出させるビア穴３６を形成する工程と、半導体素子３０が搭載された側の面を樹脂封止する工程と、を含むことを特徴とする。
【選択図】図１
【解決手段】支持体１２の片面に形成された金属層１０の表面に、半導体素子３０の電極パッド３２と接続するための穴１８を形成する工程と、金属層１０の表面に、未硬化の絶縁膜２０を積層する工程と、電極パッド３２位置を金属層１０に形成した穴１８の位置に位置合わせして半導体素子３０を絶縁膜２０に搭載する工程と、絶縁膜２０を硬化する工程と、支持体１２を除去する工程と、金属層１０に形成した穴１８位置の絶縁膜２０を除去し、電極パッド３２を露出させるビア穴３６を形成する工程と、半導体素子３０が搭載された側の面を樹脂封止する工程と、を含むことを特徴とする。
【選択図】図１
Description
本発明は半導体装置の製造方法に関し、より詳細には、半導体素子を高精度に実装することが可能な半導体装置の製造方法に関する。
半導体装置においては、データ送信の高速化および大容量化に伴ない、高密度実装について開発が進められている。半導体装置を高密度化する技術としては、半導体素子を絶縁体中に埋設し、半導体素子上に絶縁層と配線層とを積層し、半導体素子と配線層とを電気的に接続した構成が提案されている（特許文献１）。
上記構成の半導体装置を製造する方法として、特許文献１には、支持板の表面に絶縁層を形成し、絶縁層に半導体素子の電極パッドと接続する穴を形成した後、前記穴位置に位置合わせして、絶縁層に半導体素子を貼り付け、半導体素子を絶縁体によって被覆し、支持板を除去する方法によって形成する工程が開示されている。
このような半導体装置の製造方法を採用することにより、半導体素子の電極パッドと電極パッドと接続されるビアと高精度に接続することができ、配線長を短くして、半導体装置の薄型化、小型化を図ることが可能となる。
このような半導体装置の製造方法を採用することにより、半導体素子の電極パッドと電極パッドと接続されるビアと高精度に接続することができ、配線長を短くして、半導体装置の薄型化、小型化を図ることが可能となる。
上記製造方法において、絶縁層に半導体素子の電極パッドと接続する穴を形成する工程においては、レーザ加工によって絶縁層に穴を設ける。このレーザ加工においては、絶縁層が粘着性を有する半硬化の状態（Ｂステージ）では的確に穴加工できないため、絶縁層を硬化させた後にレーザ加工を施している。しかしながら、絶縁層を硬化させると絶縁層は粘着性を失うから、絶縁層に半導体素子を貼り付ける工程においては、接着剤を用いて半導体素子を貼り付けている。このため、半導体素子を絶縁層に密着させることが難しく、操作が煩雑であり、また半導体素子を正確に位置決めして搭載することが難しいという課題があった。
本願発明は、半導体素子を高精度に搭載することができ、半導体装置の小型化を図るとともに、容易に半導体装置を製造することができる半導体装置の製造方法を提供することを目的としている。
本発明は、支持体の片面に形成された金属層に、搭載すべき半導体素子の電極パッドと同一の平面配置に穴を形成する工程と、前記金属層の表面に、未硬化の状態に絶縁膜を積層する工程と、前記電極パッドを前記穴の位置に位置合わせして前記半導体素子を前記絶縁膜に搭載する工程と、前記絶縁膜を硬化させる工程と、前記支持体を除去する工程と、前記穴位置の絶縁膜を除去し、前記電極パッドを露出させてビア穴を形成する工程と、前記半導体素子が搭載された面側について樹脂封止する工程と、を含むことを特徴とする半導体装置の製造方法である。
また、他の方法として、支持体の片面に形成された金属層に、搭載すべき半導体素子の電極パッドと同一の平面配置に穴を形成する工程と、前記金属層の表面に、未硬化の状態に絶縁膜を積層する工程と、前記電極パッドを前記穴の位置に位置合わせして前記半導体素子を前記絶縁膜に搭載する工程と、前記半導体素子が搭載された面側について樹脂封止する工程と、前記絶縁膜を硬化させる工程と、前記支持体を除去する工程と、前記穴位置の絶縁膜を除去し、前記電極パッドを露出させてビア穴を形成する工程と、を含むことを特徴とする半導体装置の製造方法もある。このとき、前記半導体素子が搭載された面側について樹脂封止する工程は樹脂モールド装置により行い、樹脂封止の際の熱により前記絶縁膜を熱硬化させる工程も同時に行えば、絶縁膜の硬化処理を同時に行うことができるため好都合である。
また、他の方法として、支持体の片面に形成された金属層に、搭載すべき半導体素子の電極パッドと同一の平面配置に穴を形成する工程と、前記金属層の表面に、未硬化の状態に絶縁膜を積層する工程と、前記電極パッドを前記穴の位置に位置合わせして前記半導体素子を前記絶縁膜に搭載する工程と、前記絶縁膜を硬化させる工程と、前記支持体を除去する工程と、前記半導体素子が搭載された面側について樹脂封止する工程と、前記穴位置の絶縁膜を除去し、前記電極パッドを露出させてビア穴を形成する工程と、を含むことを特徴とする半導体装置の製造方法もある。
また、前記ビア穴を形成する工程に続いて、前記絶縁膜の表面に前記電極パッドと電気的に接続する配線層を形成する工程をさらに有していることを特徴とする。このとき、配線層を複数層に積層して形成することもできる。
また、前記ビア穴を形成する工程に続いて、前記絶縁膜から前記金属層を除去し、前記絶縁膜の表面に前記電極パッドと電気的に接続する配線層を形成する工程をさらに有していることを特徴とする。
これら配線層は、複数層に積層して形成すれば配線の高密度化が可能になり好都合である。
これら配線層は、複数層に積層して形成すれば配線の高密度化が可能になり好都合である。
また、前記絶縁膜に前記半導体素子を搭載する際に、前記半導体素子の平面位置に対して外側となる位置に補強用の構造体を前記絶縁膜に接着する工程をさらに有していることを特徴とし、前記補強用の構造体には、金属板を用いることが好ましい。これにより、支持体を除去したとしても、半導体装置の剛性が維持され、半導体装置のハンドリング性が損なわれることがなく、容易に取り扱いすることができる。また、支持体として金属板を用いることにより、半導体装置の放熱性も向上するためさらに好都合である。
前記金属層の表面に穴を形成する際に、前記半導体素子を前記絶縁膜に搭載する際のアライメントマークとなるアライメントマーク用穴を同時に形成することを特徴とする。これにより、金属層表面における適切な位置への半導体素子の搭載が容易に行える。
本発明にかかる半導体装置の製造方法を採用することにより、絶縁層に半導体素子の電極パッドと接続する穴のレーザ加工が容易かつ確実に行うことができる。また、粘着性を有する未硬化状態の絶縁膜に半導体素子を積層するだけで半導体素子を絶縁膜に接着することができるので、絶縁膜への半導体素子の搭載位置を正確に位置決めすることが可能になる。
以下、本発明にかかる半導体装置の製造方法の実施形態について、図面に基づいて説明する。
（第１実施形態）
図１は、第１実施形態にかかる半導体装置の製造方法によって形成した半導体装置の断面図である。図２〜図５は、第１実施形態における半導体装置の製造方法における各工程を示す断面図である。
図１に示すように、本実施形態における半導体装置１００は、フェースダウン状態で実装された半導体素子３０が絶縁体である絶縁膜２０およびモールド樹脂５０に埋設され、半導体素子３０は、電極パッド３２に接続するビア３６および再配線６６により外部接続端子９０と導通する。絶縁膜２０の再配線６６が形成された面は、再配線６６に形成された接続パッド６６ａの部位を除いてソルダーレジスト８０によって被覆され、接続パッド６６ａに外部接続端子９０が接続されている。
（第１実施形態）
図１は、第１実施形態にかかる半導体装置の製造方法によって形成した半導体装置の断面図である。図２〜図５は、第１実施形態における半導体装置の製造方法における各工程を示す断面図である。
図１に示すように、本実施形態における半導体装置１００は、フェースダウン状態で実装された半導体素子３０が絶縁体である絶縁膜２０およびモールド樹脂５０に埋設され、半導体素子３０は、電極パッド３２に接続するビア３６および再配線６６により外部接続端子９０と導通する。絶縁膜２０の再配線６６が形成された面は、再配線６６に形成された接続パッド６６ａの部位を除いてソルダーレジスト８０によって被覆され、接続パッド６６ａに外部接続端子９０が接続されている。
以下に、図１に示す半導体装置１００の製造方法について説明する。
まず、図２（ａ）に示すように、片面に金属層１０が形成された支持体１２を用意する（第１工程）。本実施形態においては、厚さ５〜３０μｍの銅箔からなる金属層１０と、樹脂基板からなる支持体１２とにより構成された、いわゆる片面銅箔付樹脂基板を用いている。この片面銅箔付樹脂基板としては、金属層１０から樹脂基板を機械的に剥離することができるものを使用するとよい。
なお、支持体１２は金属層１０を支持することができ、金属層１０と独立して除去することができる材料であればよく、必ずしも樹脂基板である必要はない。例えば、金属層１０を銅箔、支持体１２をアルミニウムとした２層の金属板からなる構造体とし、ウェットエッチングによって金属層１０と分離して支持体１２を除去できるもの、あるいは、金属層１０から支持体１２を機械的に剥離できるように積層して形成したもの等が使用できる。
まず、図２（ａ）に示すように、片面に金属層１０が形成された支持体１２を用意する（第１工程）。本実施形態においては、厚さ５〜３０μｍの銅箔からなる金属層１０と、樹脂基板からなる支持体１２とにより構成された、いわゆる片面銅箔付樹脂基板を用いている。この片面銅箔付樹脂基板としては、金属層１０から樹脂基板を機械的に剥離することができるものを使用するとよい。
なお、支持体１２は金属層１０を支持することができ、金属層１０と独立して除去することができる材料であればよく、必ずしも樹脂基板である必要はない。例えば、金属層１０を銅箔、支持体１２をアルミニウムとした２層の金属板からなる構造体とし、ウェットエッチングによって金属層１０と分離して支持体１２を除去できるもの、あるいは、金属層１０から支持体１２を機械的に剥離できるように積層して形成したもの等が使用できる。
次に、図２（ｂ）に示すように、金属層１０の表面にエッチングレジスト１４をラミネートした後にエッチングレジスト１４を露光および現像し、後に搭載される半導体素子３０に形成された電極パッド３２の位置に開口穴１６を形成する。開口穴１６の内底面に金属層１０の表面が露出する（第２工程）。
次に、エッチングにより、エッチングレジスト１４の開口部１６に露出している金属層１０を除去する（図２（ｃ）：第３工程）。本実施形態においては、ウェットエッチングによって金属層１０の露出部分を除去した。
次いで、金属層１０の表面からエッチングレジスト１４を除去すると、図２（ｄ）に示すように、支持体１２に支持された金属層１０に、金属層１０の厚さ方向に貫通する穴１８（後工程で金属を充填するビア穴）が形成される（第４工程）。この穴１８の平面位置は、後に搭載される半導体素子３０の電極パッド３２の平面位置（配列位置）と一致する。
次に、エッチングにより、エッチングレジスト１４の開口部１６に露出している金属層１０を除去する（図２（ｃ）：第３工程）。本実施形態においては、ウェットエッチングによって金属層１０の露出部分を除去した。
次いで、金属層１０の表面からエッチングレジスト１４を除去すると、図２（ｄ）に示すように、支持体１２に支持された金属層１０に、金属層１０の厚さ方向に貫通する穴１８（後工程で金属を充填するビア穴）が形成される（第４工程）。この穴１８の平面位置は、後に搭載される半導体素子３０の電極パッド３２の平面位置（配列位置）と一致する。
次に、図３（ａ）に示すように、金属層１０が形成された面を絶縁膜２０によって被覆する（第５工程）。絶縁膜２０は、液状のエポキシ樹脂をコーティングする加工方法、フィルム状のエポキシ樹脂をラミネートすることによって形成することができる。絶縁膜２０の膜厚は、５〜３０μｍ程度である。これによって、金属層１０が絶縁膜２０によって被覆され、穴１８に絶縁膜２０が充填される。
絶縁膜２０は、支持体１２の金属層１０が形成された面を被覆した後、熱硬化させず、粘着性（Ｂステージ状態）を有する状態とする。
絶縁膜２０は、支持体１２の金属層１０が形成された面を被覆した後、熱硬化させず、粘着性（Ｂステージ状態）を有する状態とする。
次に、絶縁膜２０に半導体素子３０を積層する（第６工程）。半導体素子３０は電極パッド３２の位置を金属層１０に形成した穴１８の位置に位置合わせし、フェースダウンによって絶縁膜２０に積層する。
絶縁膜２０は粘着性を有するから、絶縁膜２０に形成した穴１８に位置合わせして半導体素子３０を絶縁膜２０に押圧することにより半導体素子３０を貼り付けて搭載することができる。
半導体素子３０を搭載する際は、支持体１２の表面の金属層１０に形成されている穴１８の位置をＣＣＤカメラ等により視認し、穴１８の位置に半導体素子３０の電極パッド３２を位置合わせして搭載する。
半導体素子３０を絶縁膜２０に押圧して接着した後、絶縁膜２０を熱硬化処理して半導体素子３０を絶縁膜２０に固定する（第７工程）。図３（ｂ）は、半導体素子３０を絶縁膜２０上に搭載し、絶縁膜２０を熱硬化させた状態を示す。
絶縁膜２０は粘着性を有するから、絶縁膜２０に形成した穴１８に位置合わせして半導体素子３０を絶縁膜２０に押圧することにより半導体素子３０を貼り付けて搭載することができる。
半導体素子３０を搭載する際は、支持体１２の表面の金属層１０に形成されている穴１８の位置をＣＣＤカメラ等により視認し、穴１８の位置に半導体素子３０の電極パッド３２を位置合わせして搭載する。
半導体素子３０を絶縁膜２０に押圧して接着した後、絶縁膜２０を熱硬化処理して半導体素子３０を絶縁膜２０に固定する（第７工程）。図３（ｂ）は、半導体素子３０を絶縁膜２０上に搭載し、絶縁膜２０を熱硬化させた状態を示す。
次に、支持体１２を除去する（第８工程）。図３（ｃ）は、支持体１２を除去した状態を示す。金属層１０から剥離できる支持体１２を使用した場合は、絶縁膜２０を熱硬化させた後、支持体１２を金属層１０から機械的に剥離する（引きはがす）ことによって支持体１２を除去することができる。支持体１２をエッチングによって除去する場合は、金属層１０を侵さないエッチング液を用いて、支持体１２を選択的にエッチングして除去する。
支持体１２を除去したことにより、金属層１０に絶縁膜２０が積層され、絶縁膜２０に半導体素子３０が積層された積層体が得られる。金属層１０に形成された穴１８に充填された絶縁膜２０は、金属層１０の外面と面一に金属層１０の外面に露出する。
支持体１２を除去したことにより、金属層１０に絶縁膜２０が積層され、絶縁膜２０に半導体素子３０が積層された積層体が得られる。金属層１０に形成された穴１８に充填された絶縁膜２０は、金属層１０の外面と面一に金属層１０の外面に露出する。
次に、金属層１０が形成された面側から金属層１０に形成された穴１８にレーザ光を照射し、穴１８に充填されている絶縁膜２０を除去する（第９工程）。絶縁膜２０は硬化しているから、レーザ光によって絶縁膜２０の所要部位を除去することは容易である。図３（ｄ）は、穴１８に充填された絶縁膜２０が除去され、半導体素子３０の電極パッド３２にまで通じるビア穴３４が形成された状態を示す。
穴１８を除いて、積層体の金属層１０が被着された面は金属層１０によって被覆されているから、穴１８が形成された部位を除いてレーザ光が反射され、絶縁膜２０は穴１８が形成された個所のみが除去され、穴１８の位置に合わせてビア穴３４が形成される。
穴１８を除いて、積層体の金属層１０が被着された面は金属層１０によって被覆されているから、穴１８が形成された部位を除いてレーザ光が反射され、絶縁膜２０は穴１８が形成された個所のみが除去され、穴１８の位置に合わせてビア穴３４が形成される。
続いて、半導体素子３０の側面と上面（裏面）を樹脂封止する（第１０工程）。本実施形態においては、樹脂モールド金型を有する樹脂モールド装置を使用して樹脂封止する方法によって半導体素子３０を樹脂封止した。図３（ｄ）に示す中間体４０を樹脂モールド装置の樹脂モールド金型によりクランプし、絶縁膜２０の半導体素子３０が搭載された片面側を樹脂封止する。
図４（ａ）は、半導体素子３０を樹脂モールドした後、金属層１０をエッチングして除去した状態を示す（第１１工程）。金属層１０を除去したことにより、モールド樹脂５０の一方の面に絶縁膜２０が露出し、絶縁膜２０に半導体素子３０の電極パッド３２に通じるビア穴３４が開口する。
図４（ａ）は、半導体素子３０を樹脂モールドした後、金属層１０をエッチングして除去した状態を示す（第１１工程）。金属層１０を除去したことにより、モールド樹脂５０の一方の面に絶縁膜２０が露出し、絶縁膜２０に半導体素子３０の電極パッド３２に通じるビア穴３４が開口する。
半導体素子３０を樹脂封止したことによって、半導体素子３０と絶縁膜２０がモールド樹脂５０によって保形され、この状態で以後の処理工程に進めることが可能となる。
なお、半導体素子３０を樹脂封止する方法としては、半導体素子３０を樹脂によって埋没させるように樹脂フィルム（熱硬化型のエポキシ系樹脂）を半導体素子３０の搭載面にラミネートし、樹脂フィルムを加圧および加熱して熱硬化させることによって半導体素子３０を樹脂封止し、一定の保形性を得るようにすることも可能である。
なお、半導体素子３０を樹脂封止する方法としては、半導体素子３０を樹脂によって埋没させるように樹脂フィルム（熱硬化型のエポキシ系樹脂）を半導体素子３０の搭載面にラミネートし、樹脂フィルムを加圧および加熱して熱硬化させることによって半導体素子３０を樹脂封止し、一定の保形性を得るようにすることも可能である。
上記工程においては、図３（ｂ）の状態から支持体１２を除去し、ビア穴３４を形成する工程後に、半導体素子３０を樹脂封止する工程としたが、図３（ｂ）に示した絶縁膜２０に半導体素子３０を搭載した後に、半導体素子３０を樹脂封止する工程に進めることもできる。
この製造工程においては、半導体素子３０を樹脂封止した後、支持体１２を除去し、絶縁膜２０にビア穴３４をあけ、金属層１０を除去することにより図４（ａ）の状態となる。半導体素子３０を樹脂封止する際に、支持体１２を残すようにすることによって、半導体素子３０を積層した積層体の保形性が良好となり、樹脂封止操作等の取り扱いが容易になるという利点がある。
この製造工程においては、半導体素子３０を樹脂封止した後、支持体１２を除去し、絶縁膜２０にビア穴３４をあけ、金属層１０を除去することにより図４（ａ）の状態となる。半導体素子３０を樹脂封止する際に、支持体１２を残すようにすることによって、半導体素子３０を積層した積層体の保形性が良好となり、樹脂封止操作等の取り扱いが容易になるという利点がある。
また、半導体素子３０を樹脂モールド装置を用いた樹脂封止によって樹脂封止する場合は、絶縁膜２０に半導体素子３０を貼り付けた後（図３（ｂ））、絶縁膜２０を熱硬化させずに樹脂モールド工程に進める方法も可能である。樹脂モールド金型を用いた樹脂モールド工程においては、樹脂モールド金型が高温に加熱されるから、半導体素子３０を樹脂モールドする際に絶縁膜２０が熱硬化されるからである。
この場合も、支持体１２を金属層１０に付着させておいてもよいし、支持体１２を金属層１０から除去しておいてもよい。
この場合も、支持体１２を金属層１０に付着させておいてもよいし、支持体１２を金属層１０から除去しておいてもよい。
次に、ビア穴３４の内面を含む絶縁膜２０の表面に、銅スパッタリングあるいは無電解銅めっきにより、めっきシード層３２を形成し（第１２工程）、このめっきシード層３２を給電層として電解銅めっきを施す（第１３工程）。図４（ｂ）は、めっきシード層６２の上に銅めっき層６４が析出し、めっきシード層６２と銅めっき層６４とにより再配線層６０が形成された状態を示す。半導体素子３０の電極パッド３２から再配線層６０までの部分はビア３６になる。
再配線層６０を形成した後、再配線６６の配線パターンをトレースさせた状態にエッチングレジスト７０を露光および現像することによりパターン形成する（図４（ｃ）：第１４工程）。
次いで、エッチングレジスト７０をマスクとして再配線層６０をエッチングし所定のパターンに再配線６６を形成する（第１５工程）。図４（ｄ）に、再配線層６０をエッチングして再配線層６６を形成した状態を示す。
次いで、エッチングレジスト７０をマスクとして再配線層６０をエッチングし所定のパターンに再配線６６を形成する（第１５工程）。図４（ｄ）に、再配線層６０をエッチングして再配線層６６を形成した状態を示す。
続いて、エッチングレジスト７０を除去し、再配線６６を露出させる（図５（ａ）：第１６工程）。半導体素子３０の電極パッド３２と再配線６６とは絶縁膜２０のビア穴３４に形成されたビア３６を介して電気的に接続する。
再配線６６を露出させた後、図５（ｂ）に示すように再配線６６が形成された面をソルダーレジスト８０により被覆する（第１７工程）。
この後、外部接続端子９０を接合する部位にレーザ光を照射してソルダーレジスト８０を除去し開口部８２を形成する（図５（ｃ）：第１８工程）。開口部８２を形成することにより、再配線６６にあらかじめ形成された接続パッド６６ａが露出する。接続パッド６６ａには必要に応じて、金めっき等の保護めっきを施す。
次いで、再配線６６の接続パッド６６ａにはんだバンプ等の外部接続端子９０を形成することによって図１および図５（ｄ）に示すような半導体装置１００が得られる（第１９工程）。
再配線６６を露出させた後、図５（ｂ）に示すように再配線６６が形成された面をソルダーレジスト８０により被覆する（第１７工程）。
この後、外部接続端子９０を接合する部位にレーザ光を照射してソルダーレジスト８０を除去し開口部８２を形成する（図５（ｃ）：第１８工程）。開口部８２を形成することにより、再配線６６にあらかじめ形成された接続パッド６６ａが露出する。接続パッド６６ａには必要に応じて、金めっき等の保護めっきを施す。
次いで、再配線６６の接続パッド６６ａにはんだバンプ等の外部接続端子９０を形成することによって図１および図５（ｄ）に示すような半導体装置１００が得られる（第１９工程）。
なお、上記説明においては、金属層１０が被着形成された支持体１２に単一の半導体素子３０を搭載する例について説明したが、一つの半導体装置１００に複数の半導体素子３０を搭載する構成とすることも可能である。また、実際の製造工程においては、支持体１２は、１枚から複数の半導体装置を形成する複数個取り用として形成したものを使用する。上記説明に用いた図面においては、説明上、１枚の支持体あるいは樹脂成形体において、単一の半導体装置となる領域を示している。半導体装置は、最終工程において、樹脂成形体を個片に切断することによって個片の製品として得られる。
なお、上記実施形態においては、絶縁膜２０の表面に配線層（再配線層６０）を形成する際に、絶縁膜２０から金属層１０を除去して、配線層を形成した。これは、より微細なパターンに配線層を形成するためである。ただし、金属層１０をそのまま残して配線をパターン形成しても配線形成精度の点で問題ない場合、あるいは絶縁膜２０の表面に残しても配線を形成する上で支障がない部位であるような場合は、必ずしも、金属層１０をすべて除去しなければならないわけではない。
（第２実施形態）
上述した製造方法において、半導体素子３０を絶縁膜２０に積層させる工程においては、半導体素子３０の電極パッド３２と金属層１０に形成した穴１８とを位置合わせして積層する必要がある。
第１の実施の形態においては、ＣＣＤカメラ等によって金属層１０に形成した穴１８の位置を視認して、半導体素子３０を絶縁膜２０に位置決めして搭載した。本実施形態は、半導体素子３０を搭載する際の位置決め用としてアライメントマーク１９を設けて製造する方法に関する。
上述した製造方法において、半導体素子３０を絶縁膜２０に積層させる工程においては、半導体素子３０の電極パッド３２と金属層１０に形成した穴１８とを位置合わせして積層する必要がある。
第１の実施の形態においては、ＣＣＤカメラ等によって金属層１０に形成した穴１８の位置を視認して、半導体素子３０を絶縁膜２０に位置決めして搭載した。本実施形態は、半導体素子３０を搭載する際の位置決め用としてアライメントマーク１９を設けて製造する方法に関する。
図６（ａ）、（ｂ）は、第１実施形態における図２（ｂ）、（ｃ）の工程に該当する（第２，３工程）。
本実施形態においては、図６（ａ）に示すように、エッチングレジスト１４を露光および現像して半導体素子３０の電極パッド３２の位置に合わせて開口穴１６を形成する際に、半導体素子３０の位置決め用としてのアライメントマーク１９を形成するアライメントマーク用穴である第２の開口穴１７を同時に形成する。
図６（ｂ）は、エッチングレジスト１４をマスクとして金属層１０をエッチングした状態を示す。金属層１０には、電極パッド３２に位置合わせして形成された開口穴１６と、第２開口穴１７の位置に形成されたアライメントマーク１９としての穴が形成される。
本実施形態においては、図６（ａ）に示すように、エッチングレジスト１４を露光および現像して半導体素子３０の電極パッド３２の位置に合わせて開口穴１６を形成する際に、半導体素子３０の位置決め用としてのアライメントマーク１９を形成するアライメントマーク用穴である第２の開口穴１７を同時に形成する。
図６（ｂ）は、エッチングレジスト１４をマスクとして金属層１０をエッチングした状態を示す。金属層１０には、電極パッド３２に位置合わせして形成された開口穴１６と、第２開口穴１７の位置に形成されたアライメントマーク１９としての穴が形成される。
本実施形態の製造方法においては、絶縁膜２０に半導体素子３０を搭載する際に、アライメントマーク１９を基準として搭載する。アライメントマーク１９は半導体素子３０を搭載する際の位置出しが正確にできるように、その配置位置およびマークの形状を選択することが可能である。これによって、半導体素子３０をより正確に、かつ効率的に搭載することが可能となる。なお、半導体素子３０を絶縁膜２０に積層した後の工程については、第１実施形態と同様である。
上述したように、金属層１０にアライメントマーク１９を形成した場合、あるいは金属層１０に形成した穴１８を視認して半導体素子３０を絶縁膜２０に搭載する場合に、絶縁膜２０を透過してアライメントマーク１９あるいは穴１８が視認できる場合には、絶縁膜２０の上方からアライメントマーク１９あるいは穴１８を視認して半導体素子３０を搭載すればよい。
絶縁膜２０を介してアライメントマーク１９または穴１８の位置が視認できない場合には、石英ガラス板等の透明な支持体１２を使用し、支持体１２側からアライメントマーク１９あるいは穴１８を視認して半導体素子３０を位置決めして搭載することができる。
さらに、絶縁膜２０および支持体１２が透明体でない場合には、Ｘ線あるいは赤外線を利用してアライメントマーク１９あるいは穴１８の位置を検知して半導体素子３０を搭載することが可能である。
絶縁膜２０を介してアライメントマーク１９または穴１８の位置が視認できない場合には、石英ガラス板等の透明な支持体１２を使用し、支持体１２側からアライメントマーク１９あるいは穴１８を視認して半導体素子３０を位置決めして搭載することができる。
さらに、絶縁膜２０および支持体１２が透明体でない場合には、Ｘ線あるいは赤外線を利用してアライメントマーク１９あるいは穴１８の位置を検知して半導体素子３０を搭載することが可能である。
（第３実施形態）
図７は、本発明にかかる半導体装置の製造方法についてのさらに他の実施の形態として、半導体装置に補強用の構造体を組み込む製造方法を示す。
図７（ａ）は、前述した図３（ｂ）において、絶縁膜２０に半導体素子３０を貼り付けて搭載する際に、補強用の構造体として金属板３８を取り付けた状態を示す。金属板３８も半導体素子３０と同様に絶縁膜２０に接着して取り付けることができる。金属板３８は、適宜形状および配置に設けることができ、例えば、半導体素子３０を囲む矩形の枠体状に形成したものを使用することができる。
図７は、本発明にかかる半導体装置の製造方法についてのさらに他の実施の形態として、半導体装置に補強用の構造体を組み込む製造方法を示す。
図７（ａ）は、前述した図３（ｂ）において、絶縁膜２０に半導体素子３０を貼り付けて搭載する際に、補強用の構造体として金属板３８を取り付けた状態を示す。金属板３８も半導体素子３０と同様に絶縁膜２０に接着して取り付けることができる。金属板３８は、適宜形状および配置に設けることができ、例えば、半導体素子３０を囲む矩形の枠体状に形成したものを使用することができる。
図７（ｂ）は、半導体素子３０と金属板３８を搭載した積層体４２の、半導体素子３０が搭載された面側をモールド樹脂５０によって封止した状態を示す。本実施形態においては、金属層１０に支持体１２を取り付けた状態のまま樹脂モールド装置による樹脂封止を行った。このように絶縁膜２０を熱硬化させずに樹脂封止をおこなった場合は、樹脂モールド装置からの熱により絶縁膜２０が硬化し、絶縁膜２０に半導体素子３０および金属板３８が固定されることになる。
図７（ｃ）は、樹脂封止した積層体４２から支持体１２および金属層１０を除去した後、レーザ加工によって、絶縁膜２０にビア穴３４を形成した状態を示す。
図７（ｄ）は、絶縁膜２０の表面に半導体素子３０の電極パッド３２とビア３６を介して電気的に接続する再配線６６を形成し、再配線６６の表面をソルダーレジスト８０によって被覆し、レーザ加工によりソルダーレジスト８０の一部を開口させた後、再配線６６の接続パッド６６ａに外部接続端子９０を接合して得られた半導体装置１００を示す。
図７（ｄ）は、絶縁膜２０の表面に半導体素子３０の電極パッド３２とビア３６を介して電気的に接続する再配線６６を形成し、再配線６６の表面をソルダーレジスト８０によって被覆し、レーザ加工によりソルダーレジスト８０の一部を開口させた後、再配線６６の接続パッド６６ａに外部接続端子９０を接合して得られた半導体装置１００を示す。
この半導体装置１００は、モールド樹脂５０に半導体素子３０の外周面を囲む形状に形成された枠状の金属板３８を内蔵して形成されていることにより、反り等の変形を抑えた、保形性にすぐれる半導体装置製品として提供することができる。また、金属板３８に熱放散性のすぐれた銅板等の金属材を用いることによって、半導体装置１００の熱放散性を向上させることが可能である。金属板３８の厚さを半導体素子３０の厚さよりも低く抑えることによって、半導体装置１００の薄型化を阻害することはない。
なお、上記実施形態においては、絶縁膜２０の表面に形成する再配線６６を単層としたが、絶縁膜２０の表面に形成する再配線６６を複数層に積層した構造とすることも可能である。例えば、ビルドアップ法によって再配線６６を複数層に積層する方法を利用することにより、半導体素子３０の電極パッド３２と電気的に接続した状態で再配線を積層して形成することができる。
また、上記実施形態において半導体素子３０が搭載された面側について樹脂封止する工程は、第１実施形態において図３（ｂ）〜図４（ａ）に示すように、半導体素子３０を絶縁膜２０に搭載し、絶縁膜２０を硬化させた後に支持体１２を除去した後、穴１８位置に入り込んでいる絶縁膜２０を除去することで電極パッド３２を露出させてビア穴３４を形成してから行う方法と、第３実施形態において図７（ａ），（ｂ）に示すように、半導体素子３０を絶縁膜２０に搭載した後、絶縁膜２０を硬化させることなく、かつ、金属層１０と支持体１２とが一体となった状態で行う方法について説明しているが、半導体素子３０を絶縁膜２０に搭載し、絶縁膜２０を硬化させた後に支持体１２を除去した後に、半導体素子３０が搭載された面側について樹脂封止する工程する工程を行ってから、穴１８位置に入り込んでいる絶縁膜２０を除去する方法を採用することもできる。
１０ 金属層
１２ 支持体
１４，７０ エッチングレジスト
１６，８２ 開口穴
１７ 第２の開口穴
１８ 穴
１９ アライメントマーウ
２０ 絶縁膜
３０ 半導体素子
３２ 電極パッド
３４ ビア穴
３６ ビア
３８ 補強材
４０ 中間体
４２ 積層体
５０ モールド樹脂
６０ 再配線層
６２ 薄銅膜
６４ 銅めっき層
６６ 再配線
６６ａ 接続パッド
８０ ソルダーレジスト
９０ 外部接続端子
１００ 半導体装置
１２ 支持体
１４，７０ エッチングレジスト
１６，８２ 開口穴
１７ 第２の開口穴
１８ 穴
１９ アライメントマーウ
２０ 絶縁膜
３０ 半導体素子
３２ 電極パッド
３４ ビア穴
３６ ビア
３８ 補強材
４０ 中間体
４２ 積層体
５０ モールド樹脂
６０ 再配線層
６２ 薄銅膜
６４ 銅めっき層
６６ 再配線
６６ａ 接続パッド
８０ ソルダーレジスト
９０ 外部接続端子
１００ 半導体装置
Claims (10)
- 支持体の片面に形成された金属層に、搭載すべき半導体素子の電極パッドと同一の平面配置に穴を形成する工程と、
前記金属層の表面に、未硬化の状態に絶縁膜を積層する工程と、
前記電極パッドを前記穴の位置に位置合わせして前記半導体素子を前記絶縁膜に搭載する工程と、
前記絶縁膜を硬化させる工程と、
前記支持体を除去する工程と、
前記穴位置の絶縁膜を除去し、前記電極パッドを露出させてビア穴を形成する工程と、
前記半導体素子が搭載された面側について樹脂封止する工程と、を含むことを特徴とする半導体装置の製造方法。 - 支持体の片面に形成された金属層に、搭載すべき半導体素子の電極パッドと同一の平面配置に穴を形成する工程と、
前記金属層の表面に、未硬化の状態に絶縁膜を積層する工程と、
前記電極パッドを前記穴の位置に位置合わせして前記半導体素子を前記絶縁膜に搭載する工程と、
前記半導体素子が搭載された面側について樹脂封止する工程と、
前記絶縁膜を硬化させる工程と、
前記支持体を除去する工程と、
前記穴位置の絶縁膜を除去し、前記電極パッドを露出させてビア穴を形成する工程と、を含むことを特徴とする半導体装置の製造方法。 - 前記半導体素子が搭載された面側について樹脂封止する工程は樹脂モールド装置により行い、樹脂封止の際の熱により前記絶縁膜を熱硬化させる工程も同時に行うことを特徴とする請求項２記載の半導体装置の製造方法。
- 支持体の片面に形成された金属層に、搭載すべき半導体素子の電極パッドと同一の平面配置に穴を形成する工程と、
前記金属層の表面に、未硬化の状態に絶縁膜を積層する工程と、
前記電極パッドを前記穴の位置に位置合わせして前記半導体素子を前記絶縁膜に搭載する工程と、
前記絶縁膜を硬化させる工程と、
前記支持体を除去する工程と、
前記半導体素子が搭載された面側について樹脂封止する工程と、
前記穴位置の絶縁膜を除去し、前記電極パッドを露出させてビア穴を形成する工程と、を含むことを特徴とする半導体装置の製造方法。 - 前記ビア穴を形成する工程に続いて、
前記絶縁膜の表面に前記電極パッドと電気的に接続する配線層を形成する工程をさらに有していることを特徴とする請求項１〜４のうちのいずれか一項に記載の半導体装置の製造方法。 - 前記ビア穴を形成する工程に続いて、
前記絶縁膜から前記金属層を除去し、
前記絶縁膜の表面に前記電極パッドと電気的に接続する配線層を形成する工程をさらに有していることを特徴とする請求項１〜４のうちのいずれか一項に記載の半導体装置の製造方法。 - 前記配線層を複数層に積層して形成することを特徴とする請求項５または６記載の半導体装置の製造方法。
- 前記支持体は、前記金属層とは異なる金属板からなることを特徴とする請求項１〜７のうちのいずれか一項に記載の半導体装置の製造方法。
- 前記絶縁膜に前記半導体素子を搭載する際に、前記半導体素子の平面位置に対して外側となる位置に補強用の構造体を前記絶縁膜に接着する工程をさらに有していることを特徴とする請求項１〜８のうちのいずれか一項に記載の半導体装置の製造方法。
- 前記金属層の表面に穴を形成する際に、
前記半導体素子を前記絶縁膜に搭載する際のアライメントマークとなるアライメントマーク用穴を同時に形成することを特徴とする請求項１〜９のうちのいずれか一項に記載の半導体装置の製造方法。
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| JP2008122998A JP2009272512A (ja) | 2008-05-09 | 2008-05-09 | 半導体装置の製造方法 |
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Country Status (1)
| Country | Link |
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| JP (1) | JP2009272512A (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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