JP2012109306A - 半導体パッケージの製造方法 - Google Patents
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Abstract
【解決手段】本半導体パッケージの製造方法は、支持体の一の面に、位置合わせマークを形成する第1工程と、前記位置合わせマークにより位置合わせした半導体チップを、回路形成面が前記一の面と対向し、かつ、前記位置合わせマークを覆うように、前記支持体上に配置する第2工程と、前記支持体上に配置された前記半導体チップを封止する樹脂部を形成する第3工程と、前記支持体を除去する第4工程と、を有する。
【選択図】図8
Description
[第1の実施の形態に係る半導体パッケージの構造]
図1は、第1の実施の形態に係る半導体パッケージを例示する図である。図1(a)は断面図、図1(b)は底面図である。図1を参照するに、半導体パッケージ10は、半導体チップ20と、樹脂部30と、配線構造40とを有する。
続いて、第1の実施の形態に係る半導体パッケージの製造方法について説明する。図2〜図20は、第1の実施の形態に係る半導体パッケージの製造工程を例示する図である。図2〜図20において、図1と同一部分については、同一符号を付し、その説明は省略する場合がある。なお、図2〜図8及び図10〜図11において、(a)は平面図、(b)は(a)のD−D線に沿う断面図である。また、図3〜図8及び図10〜図19において、Eは、後述する図20に示す工程において、図19に示す構造体を切断する位置を示している。
第1の実施の形態では、半導体パッケージの製造方法において、支持体50を除去した後、半導体チップ20の回路形成面20a及び樹脂部30の回路形成面20aと同一側から粘着層53を剥離する例を示した。しかしながら、粘着層53を剥離するのが必ずしも支持体50を除去した後でなくても構わない。そこで、第1の実施の形態の変形例では、支持体50と粘着層53とを同時に剥離して除去する例を示す。第1の実施の形態の変形例において、第1の実施の形態と共通する部分についてはその説明を省略し、第1の実施の形態と異なる部分を中心に説明する。
第1の実施の形態では、半導体パッケージの製造方法において、支持体50の面50aに、凹部51aよりなるアライメントマーク51を形成する例を示した。しかしながら、アライメントマーク51は必ずしも凹部でなくても構わない。そこで、第2の実施の形態では、支持体50の面50aに、めっき膜よりなるアライメントマーク54aを形成する例を示す。第2の実施の形態において、第1の実施の形態と共通する部分についてはその説明を省略し、第1の実施の形態と異なる部分を中心に説明する。
第2の実施の形態に係る半導体パッケージは、図1に示す半導体パッケージと同様であり、説明を省略する。
続いて、第2の実施の形態に係る半導体パッケージの製造方法について説明する。図28〜図35は、第2の実施の形態に係る半導体パッケージの製造工程を例示する図である。図28〜図35において、図1と同一部分については、同一符号を付し、その説明は省略する場合がある。なお、図28〜図35において、(a)は平面図、(b)は(a)のD−D線に沿う断面図である。
11 半導体ウェハ
20 半導体チップ
20a、20b、20c、23a、24a、30a、30b、50a、53a 面
21 半導体基板
22 半導体集積回路
23 電極パッド
24 保護膜
30 樹脂部
40 配線構造
41〜43 配線層
44〜46 絶縁層
47 ソルダーレジスト層
50 支持体
51、54a アライメントマーク
51a、53b 凹部
52、55 レジスト層
53 粘着層
Claims (5)
- 支持体の一の面に、位置合わせマークを形成する第1工程と、
前記位置合わせマークにより位置合わせした半導体チップを、前記半導体チップの回路形成面が前記一の面と対向し、かつ、前記位置合わせマークを覆うように、前記支持体上に配置する第2工程と、
前記支持体上に配置された前記半導体チップを封止する樹脂部を形成する第3工程と、
前記支持体を除去する第4工程と、を有する半導体パッケージの製造方法。 - 前記第1工程において、凹部よりなる前記位置合わせマークを形成する請求項1記載の半導体パッケージの製造方法。
- 前記第1工程において、凸部よりなる前記位置合わせマークを形成する請求項1記載の半導体パッケージの製造方法。
- 前記第2工程において、前記一の面上に形成した粘着層を介して前記半導体チップを配置し、
前記第4工程において、前記支持体を除去した後、前記半導体チップの前記回路形成面側及び前記樹脂部の前記回路形成面と同一側の面から前記粘着層を剥離する請求項1乃至3の何れか一項記載の半導体パッケージの製造方法。 - 前記半導体チップの前記回路形成面上及び前記樹脂部の前記回路形成面と同一側の面上に、前記半導体チップと電気的に接続される配線構造を形成する第5工程を有する請求項1乃至4の何れか一項記載の半導体パッケージの製造方法。
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