JP2004165277A - 電子部品実装構造及びその製造方法 - Google Patents

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啓 村山
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Abstract

【課題】半導体チップなどがベース基板上の層間絶縁膜に埋設された構造を有する電子部品実装構造において、半導体チップ上の層間絶縁膜が容易に平坦化されて形成される電子部品実装構造の製造方法を提供する。
【解決手段】電子部品１１が実装される被実装体３０ａ上の実装領域を除く部分に、配線パターン２８ｂを形成する工程と、被実装体３０ａの実装領域に、電子部品１１をその接続端子１２が形成された面を上向きにして実装する工程と、電子部品１１及び前記配線パターン２８ｂを被覆する絶縁膜３０ｂを形成する工程とを含む。
【選択図】 図６

Description

【０００１】
【発明の属する技術分野】
本発明は電子部品実装構造及びその製造方法に係り、より詳しくは、半導体チップなどが絶縁膜に埋設された状態で配線基板上に実装された電子部品実装構造及びその製造方法に関する。
【０００２】
【従来の技術】
マルチメディア機器を実現するためのキーテクノロジーであるＬＳＩ技術はデータ伝送の高速化、大容量化に向かって着実に開発が進んでいる。これに伴って、ＬＳＩと電子機器とのインターフェイスとなる実装技術の高密度化が進められている。
【０００３】
さらなる高密度化の要求から、基板上に複数の半導体チップを３次元的に積層して実装したマルチチップパッケージ（半導体装置）が開発されている。その一例として、特許文献１には、配線基板上に複数の半導体チップが絶縁層に埋設された状態で３次元的に実装され、絶縁層を介して多層に形成された配線パターンに当該半導体チップがフリップチップ接合された構造を有する半導体装置が記載されている。
【０００４】
また、特許文献２には、電子部品を高密度に実装すると共に、電子部品に対する電子ノイズから電子部品をシールドするために、コア材に設けられた凹部に電子部品が実装され、該凹部の内壁面及び底面が導電性金属からなる構成を含む、複数の電子部品が実装された電子部品パッケージが記載されている。
【０００５】
【特許文献１】
特開２００１−１９６５２５号公報
【特許文献２】
特開２００１−２７４０３４号公報
【０００６】
【発明が解決しようとする課題】
しかしながら、上記した特許文献１では、実装された半導体チップ上に層間絶縁膜を形成する際に、層間絶縁膜が半導体チップの厚みに起因して段差が生じた状態で形成されてしまうことに関しては何ら考慮されていない。すなわち、半導体チップ上の層間絶縁膜に段差が生じると、この上に配線パターンを形成する工程におけるフォトリソグラフィのフォーカスマージンが小さくなって所望のレジスト膜パターンを精度よく形成するのが困難になる恐れがある。
【０００７】
さらには、層間絶縁膜上に形成される配線パターンにも段差が生じるため、この配線パターンに半導体チップをフリップチップ接合する際に接合の信頼性が低下する恐れがある。
【０００８】
また、特許文献２では、コア材に凹部を設け、その凹部に電子部品を実装する技術に関するものであって、凹部を備えていない配線基板の上方に層間絶縁膜に埋設された半導体チップを実装する場合の上記したような問題に関しては何ら考慮されていない。
【０００９】
本発明は以上の課題を鑑みて創作されたものであり、半導体チップなどがベース基板上の層間絶縁膜に埋設された構造を有する電子部品実装構造において、半導体チップ上の層間絶縁膜が容易に平坦化されて形成される電子部品実装構造及びその製造方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】
上記課題を解決するため、本発明は電子部品実装構造の製造方法に係り、電子部品が実装される被実装体上の実装領域を除く部分に、配線パターンを形成する工程と、前記被実装体の実装領域に、前記電子部品を該電子部品の接続端子が形成された面を上向きにして実装する工程と、前記電子部品及び前記配線パターンを被覆する絶縁膜を形成する工程とを有することを特徴とする。
【００１１】
本発明では、まず、被実装体（絶縁性のベース基板やベース基板上に形成された絶縁膜など）の電子部品が実装される領域を除く部分に配線パターンが形成される。その後、被実装体の実装領域に電子部品（半導体チップなど）がフェイスアップで実装される。次いで、電子部品と配線パターンを被覆する絶縁膜が形成される。あるいは、被実装体に電子部品を実装した後に、実装領域以外の部分に配線パターンを形成するようにしてもよい。
【００１２】
本発明の一つの好適な態様においては、電子部品の上面と配線パターンの上面とが略同一の高さになるようにして形成される。これにより、配線パターンが電子部品の段差を平坦化するためのダミーパターンとしても機能するようになるため、電子部品及び配線パターンを被覆する絶縁膜はその上面全体にわたって平坦化される。
【００１３】
従って、絶縁膜上に電子部品及び配線パターンに電気的に接続される上側配線パターンを形成する場合、フォトリソグラフィでレジスト膜をパターニングするときに、下地の絶縁膜は平坦化されているため、露光における焦点深度を小さく設定することができる。このため、電子部品の上方に所要の上側配線パターンを精度よく安定して形成することができるようになる。
【００１４】
さらに、上側配線パターンにも段差が生じなくなるため、上側配線パターンに半導体チップのバンプをフリップチップ実装する場合、接合高さのばらつきがなくなり、半導体チップのバンプと上側配線パターンとの接合の信頼性を向上させることができる。
【００１５】
しかも、電子部品の実装領域を配線パターンの形成工程で配線パターンの不形成部を同時に設けることで確保するようにする場合は、後工程で絶縁膜を研磨などにより平坦化する方法と比べて、製造工程が削減されて製造コストを低減することができる。
【００１６】
また、本発明の一つの好適な態様では、被実装体に電子部品を実装した後に、実装領域以外の部分に配線パターンを形成する場合において、被実装体として未硬化の状態のときに粘着性を有する樹脂膜を使用し、この未硬化の状態の樹脂膜に電子部品を粘着させるようにしてもよい。そして、後工程で樹脂膜が熱処理されて硬化して電子部品が樹脂膜に固着される。このようにすることにより、電子部品の背面（接続端子側と反対面）に接着層を形成する工程を特別に行なう必要がなくなるので、製造コストを低減させることができる。
【００１７】
【発明の実施の形態】
以下、本発明の実施の形態について、添付の図面を参照して説明する。
【００１８】
最初に、半導体チップが絶縁膜に埋設されて実装された半導体装置の製造における不具合な点について説明する。図１は半導体チップが絶縁膜に埋設されて実装された半導体装置の製造における不具合な点を示す断面図である。
【００１９】
図１（ａ）に示すように、まず、所定の配線パターン（不図示）を備えたベース基板１００上に第１層間絶縁膜１０２が形成され、ベース基板１００の配線パターンに第１層間絶縁膜１０２に形成されたビアホール（不図示）を介して接続されたＣｕ配線１０４が形成される。このＣｕ配線１０４上には接着層１０６を介して接続端子１０８ａを備えた半導体チップ１０８がその接続端子１０８ａが上面になった状態で固着される。
【００２０】
続いて、半導体チップ１０８及びＣｕ配線１０４上に第２層間絶縁膜１１０が形成される。このとき、第２層間絶縁膜１１０は、半導体チップ１０８の段差に起因して、Ｃｕ配線１０４上よりも半導体チップ１０８上の方が盛り上がって形成されることになる。
【００２１】
次いで、図１（ｂ）に示すように、半導体チップ１０８の接続端子１０８ａなどの上の第２層間絶縁膜１１０がレーザなどによりエッチングされてビアホール１１２が形成される。続いて、ビアホール１１２の内面及び第２層間絶縁膜１１０上にシードＣｕ膜（不図示）が形成された後、配線パターンが形成される部分が開口されたレジスト膜（不図示）がフォトリソグラフィにより形成される。
【００２２】
次いで、シード金属膜をめっき給電層に利用した電解めっきにより、レジスト膜パターンの開口部にＣｕ膜パターンが形成された後、レジスト膜が除去される。続いて、Ｃｕ膜パターンをマスクにしてシードＣｕ膜がエッチングされて、配線パターン１１４が得られる。
【００２３】
第２層間絶縁膜１１０の上面は半導体チップ１０８の影響で段差が生じていることから、上記したフォトリソグラフィによりレジスト膜パターンを形成する工程において、露光におけるフォーカスマージンが小さくなってしまう。このため、第２層間絶縁膜１１０上に所要のレジスト膜パターンを高精度で形成することが困難になり、これにより所望の配線パターン１１４を精度よく形成することが困難になる。
【００２４】
続いて、バンプ１１６ａを備えた半導体チップ１１６のバンプ１１６が配線パターン１１４の接続部１１４ａにフリップチップ接合される。このとき、配線パターン１１４の接続部１１４ａは、第２層間絶縁膜１１０の段差に起因してその高さがばらついているため、半導体チップ１１６のバンプ１１６ａと配線パターン１１４の接続部１１４ａとの接合不良が発生しやすい。
【００２５】
本発明の実施形態の電子部品実装構造は上記した課題を解決することができる。
【００２６】
（第１の実施の形態）
次に、本発明の第１実施形態の電子部品実装構造の製造方法を説明する。図２〜図６は本発明の第１実施形態の電子部品実装構造の製造方法を示す部分断面図である。
【００２７】
図２（ａ）に示すように、まず、所定のトランジスタや多層配線（不図示）などが形成され、厚みが４００μｍ程度のシリコンウェハ１０（半導体ウェハ）を用意する。このシリコンウェハ１０の上面にはＡｌなどからなる接続端子１２が露出していて、接続端子１２以外の部分はシリコン窒化膜やポリイミド樹脂などからなるパシベーション膜１４で被覆されている。
【００２８】
その後、図２（ｂ）に示すように、シリコンウェハ１０の接続端子１２側の面（以下、素子形成面という）にマスク材１６を貼り付ける。このマスク材１６としては、ＰＥＴ又はポリエチレン基材にＵＶ硬化型アクリル系粘着材が塗布されたＢＧ（Ｂａｃｋｓｉｄｅ Ｇｒｉｎｄｉｎｇ）テープ、又はポリイミド系樹脂（感光性又は非感光性）からなるレジスト膜などが使用される。ＢＧテープは、常温、圧力が１００Ｐａの条件下でローラ加圧によりシリコンウェハ１０上にラミネートされて形成される。また、レジスト膜は、シリコンウェハ１０上に３００ｒｐｍで塗布液が塗布され、続いて３０００ｒｐｍで塗布液が全面に均一化された後に、熱処理されることにより形成される。
【００２９】
次いで、図２（ｃ）に示すように、素子形成面がマスク材１６で保護されたシリコンウェハ１０の素子不形成面（以下、背面という）をグラインダーにより研削することにより、シリコンウェハ１０の厚みを５０μｍ程度以下、好ましくは２５μｍ以下、最も好適には１０〜１５μｍ程度に薄型化する。
【００３０】
次いで、図２（ｄ）に示すように、シリコンウェハ１０の素子形成面に形成されたマスク材１６を除去した後、シリコンウェハ１０の背面（研削面）にダイアタッチ材１８を形成する。ダイアタッチ材１８は、後工程でシリコンウェハ１０が個片化された半導体チップが被実装体に実装される際の接着材となるものである。
【００３１】
ダイアタッチ材１８としては、エポキシ系の樹脂フィルム又は導電性ペーストなどが使用される。なお、実装の都合上、熱膨張係数（ＣＴＥ）や熱伝導率を所望値に調整する場合は、シリカや金属粉などのフィラーを含有したエポキシ系の樹脂フィルムを使用することが好ましい。あるいは、実装の都合上、熱伝導率を高く設定する場合は、導電性ペーストを使用することが好ましい。ダイアタッチ材１８として樹脂フィルムを使用する場合は、１００〜１３０℃、０．５ＭＰａ程度の条件下でシリコンウェハ１０の背面にプレスされて貼着される。
【００３２】
ダイアタッチ材１８の厚みは５〜１０μｍ程度であり、シリコンウェハ１０とダイアタッチ材１８との厚みの合計が２０μｍ程度以下とすることが好ましい。
【００３３】
続いて、図３（ａ）に示すように、外枠２０に固定されたダイシングテープ２２を用意し、シリコンウェハ１０のダイアタッチ材１８の面をダイシングテープ２２に１００〜１３０℃の温度下で仮付けする。
【００３４】
その後、図３（ｂ）に示すように、ダイシングブレード１９を備えたダイシングソーによりシリコンウェハ１０をダイシングする。このダイシング工程では、ダイシングブレード１９として、粒径が２〜１０μｍ程度のダイヤモンド砥石を樹脂で固めたダイヤモンドブレードが使用される。そして、シリコンウェハ１０は２段階のステップカットによりダイシングされる。すなわち、まず、第１段階で第１スピンドルに取り付けられたブレードによりシリコンウェハ１０の上側部まで切り込みを入れる。続いて、第２スピンドルに取り付けられたブレードによりシリコンウェハ１０の残りの下側部及びダイアタッチ材１８を切断し、さらにダイシングテープ２２の上層部まで切り込みを入れる。このとき、例えば、ワーク送り速度は３０〜１００ｍｍ／ｓｅｃ程度、スピンドルの回転数は４０００〜５０００ｒｐｍである。
【００３５】
このようにして、シリコンウェハ１０はダイシングテープ２２に仮付けされた状態で個々の半導体チップ１１に個片化される。そして、図３（ｃ）に示すように、個々の半導体チップ１１はダイシングテープ２２からピックアップされる。半導体チップ１１をピックアップする方法として、ダイシングテープ２２の裏面からニードルにより半導体チップ１１を突き上げる方式の他に、ニードルを使用しないでＵＶ照射と加熱によってダイシングテープ２２を拡張させて半導体チップ１１を剥離するニードルレス方式がある。
【００３６】
このようにして、厚みが１０〜１５μｍ程度に薄型化されると共に、背面にダイアタッチ材１８が形成された複数の半導体チップ１１（電子部品）が得られる。半導体チップ１１は電子部品の一例であって、この他にコンデンサ部品などの各種部品を使用することができる。
【００３７】
次に、上記した半導体チップ１１が実装される配線基板の一例について説明する。図４（ａ）に示すように、まず、ビルドアップ配線基板を製造するためのベース基板２４を用意する。このベース基板２４は樹脂などの絶縁性材料から構成されている。またベース基板２４にはスルーホール２４ａが設けられていて、このスルーホール２４ａにはその内面にベース基板２４上の第１配線パターン２８に繋がるスルーホルめっき層２４ｂが形成され、その孔は樹脂２４ｃで埋め込まれている。
【００３８】
その後、第１配線パターン２８を被覆する第１層間絶縁膜３０を形成する。第１層間絶縁膜３０としては、例えば、エポキシ系樹脂、ポリイミド系樹脂、ポリフェニレンエーテル系樹脂を使用することができる。すなわち、第１配線パターン２８上にこの樹脂フィルムをラミネートした後、８０〜１４０℃で熱処理して硬化させることにより樹脂層となる。
【００３９】
なお、第１層間絶縁膜３０としての樹脂膜は、上記した樹脂フィルムをラミネートする方法の他に、樹脂膜をスピンコート法又は印刷により形成するようにしてもよい。また、樹脂膜の他にＣＶＤ法により形成されたシリコン酸化膜などの無機絶縁膜を使用してもよい。
【００４０】
次いで、第１配線パターン２８上の第１層間絶縁膜３０の所定部に第１ビアホール３０ｘを形成する。
【００４１】
続いて、第１層間絶縁膜３０上にセミアディティブ法により第２配線パターンを形成する。詳しく説明すると、第１ビアホール３０ｘ内面及び第１層間絶縁膜３０上に無電解めっきによりシードＣｕ層（不図示）を形成した後、所定パターンの開口部を有するレジスト膜（不図示）を形成する。次いで、シードＣｕ膜をめっき給電層に用いた電解めっきによりレジスト膜の開口部にＣｕ膜パターンを形成する。続いて、レジスト膜を除去した後に、Ｃｕ膜パターンをマスクにしてシードＣｕ膜をエッチングする。これにより第１配線パターン２８に第１ビアホール３０ｘを介して接続された第２配線パターン２８ａが形成される。
【００４２】
続いて、第２配線パターン２８ａ上に第１層間絶縁膜３０と同様な材料からなる第２層間絶縁膜３０ａを形成し、第２配線パターン２８ａの所定部を露出させる第２ビアホール３０ｙを形成する。
【００４３】
次いで、上記した第２配線パターン２８ａの形成方法と同様な方法により、第２ビアホール３０ｙを介して第２配線パターン２８ａに接続される第３配線パターン２８ｂを形成する。このとき、前述した半導体チップ１１が後工程で実装される実装領域Ａに第３配線パターン２８ｂが形成されないようにする。
【００４４】
すなわち、セミアディティブ法で形成する場合は、上記した第２配線パターン２８ａを形成する工程のうちのレジスト膜を形成する工程において、レジスト膜が実装領域Ａをマスクする所定パターンで形成されるようにすればよい。
【００４５】
さらに、第３配線パターン２８ｂの膜厚は、半導体チップ１１とダイアタッチ材１８との合計の厚みと略同一になるように設定される。例えば、半導体チップ１１とダイアタッチ材１８との合計の厚みが２０μｍである場合、第３配線パターン２８ｂの膜厚は２０μｍ±５μｍ程度になるように設定される。
【００４６】
なお、第２及び第３配線パターン２８ａ，２８ｂは上記したセミアディティブ法の他に、サブトラクティブ法又はフルアディティブ法により形成されるようにしてもよい。
【００４７】
また、上記した形態では、第３配線パターン２８ｂを形成する際に、実装領域Ａに配線の不形成部と配線パターンとを同時に形成したが、まず、実装領域にＣｕ膜を残した状態で配線パターンを形成し、その後に実装領域のＣｕ膜を除去するようにしてもよい。この場合、実装領域のＣｕ膜はウェットエッチング、ドライエッチング、ドリル又はレーザーなどにより除去される。
【００４８】
その後、図４（ｂ）に示すように、第２層間絶縁膜３０ａ上における第３配線パターン２８ｂが形成されていない実装領域Ａに、前述した半導体チップ１１のダイアタッチ材１８の面を接着する。すなわち、半導体チップ１１はその素子形成面が上向きになった状態（フェイスアップ）で実装される。このとき、上記した理由により、半導体チップ１１は、その素子形成面（上面）が第３配線パターン２８ｂの上面と略同一の高さになって実装される。
【００４９】
次いで、図４（ｃ）に示すように、図４（ｂ）の構造体の上に第１層間絶縁膜３０と同様な材料からなる第３層間絶縁膜３０ｂを形成する。このとき、半導体チップ１１と第３配線パターン２８ｂとの上面が略同一の高さになっているため、第３層間絶縁膜３０ｂは半導体チップ１１上に局所的に盛り上がって形成されることはなく、全体にわたって平坦化された状態で形成される。
【００５０】
なお、半導体チップ１１の近傍の第３配線パターン２８ｂが、半導体チップ１１の外周を囲む枠状に形成されるようにしてもよい。この場合、第３層間絶縁膜３０ｂの平坦性をさらに向上させることができる。
【００５１】
続いて、図５（ａ）に示すように、半導体チップ１１の接続端子１２及び第３配線パターン２８ｂの上の第３層間絶縁膜３０ｂをレーザなどでエッチングすることにより第３ビアホール３０ｚを形成する。
【００５２】
その後、図５（ｂ）に示すように、前述した第２配線パターン２８ａの形成方法と同様な方法により、第３ビアホール３０ｚ内面及び第３層間絶縁膜３０ｂ上にシードＣｕ膜２７を形成し、続いて第４配線パターンに対応する開口部を有するレジスト膜２９をフォトリソグラフィにより形成する。このとき、第３層間絶縁膜３０ｂは全体にわたって平坦化されて形成されていることで、露光におけるデフォーカスが発生しなくなるので、所要のレジスト膜２９を精度よく形成することができる。
【００５３】
次いで、図５（ｃ）に示すように、シードＣｕ膜２７をめっき給電層とした電解めっきにより、レジスト膜２９をマスクとしてＣｕ膜パターン３３を形成し、レジスト膜２９を除去した後、Ｃｕ膜パターン３３をマスクにしてシードＣｕ膜を２７エッチングする。これにより、半導体チップ１１の接続電極１２及び第３配線パターン２８ｂに第３ビアホール３０ｚを介して接続された第４配線パターン２８ｃが形成される。
【００５４】
このように、半導体チップ１１を被覆する第３層間絶縁膜３０ｂの上面が平坦になるようにしたので、第３層間絶縁膜３０ｂ上に第４配線パターン２８ｃを形成する際のフォトリソグラフィにおいて焦点深度を大きく設定する必要がなくなる。従って、第４配線パターン２８ｃに対応する開口部を有するレジスト膜２９を精度よく安定して形成することができるようになるため、所望の第４配線パターン２８ｃを精度よく安定して形成することができる。
【００５５】
次いで、図６に示すように、第４配線パターン２８ｃ上にその接続部２８ｘに開口部３１ａを有するソルダレジスト膜３１を形成する。続いて、バンプ３２を備えた半導体チップ１１ａを用意し、第４配線パターン２８ｃの接続部２８ｘに半導体チップ１１ａのバンプ３２をフリップチップ接合する。なお、第４配線パターン２８ｃの接続部２８ｘにはＮｉ／Ａｕめっきが施されている。
【００５６】
このとき、第４配線パターン２８ｃの接続部２８ｘは、半導体チップ１１の上方及び半導体チップ１１が存在しない領域上において高さのばらつきがなく略同一の高さに配置されるため、半導体チップ１１ａのバンプ３２を接続部２８ｘに信頼性よく接合させることができる。
【００５７】
なお、ソルダレジスト３１の開口部３１ａにはんだボールを搭載するなどしてバンプを形成し、半導体チップ１１ａの接続端子をこのバンプに接合するようにしてもよい。
【００５８】
以上により、本発明の第１実施形態の半導体装置１（電子部品実装構造）が完成する。
【００５９】
なお、半導体チップ１１が第３層間絶縁膜３０ｂ内に埋設された形態を例示したが、第１又は第２層間絶縁膜３０，３０ａの内に埋設されるようにしてもよい。この場合、半導体チップ１１は、ベース基板２４又は第１層間絶縁膜３０上に実装され、第１配線パターン２８又は第２配線パターン２８ａの膜厚が半導体チップ１１の厚みと略同一になるようにすればよい。
【００６０】
また、１つの半導体チップ１１が層間絶縁膜に埋設されて実装された形態を例示したが、例えば、図５（ｃ）の工程で第４配線パターン２８ｃを第３配線パターン２８ｂと同様に半導体チップ１１の実装領域を避けた部分に形成した後に、半導体チップ１１を第３層間絶縁膜３０ｂ上に実装するようにしてもよい。つまり、複数の半導体チップが、同様な構成で複数の層間絶縁膜にそれぞれ埋設された状態で多層化されて相互接続された形態としてもよい。このような場合も、各層間絶縁膜はそれぞれ平坦化されて形成されるので、半導体チップ１１を内蔵した層間絶縁膜と配線パターンとを何ら問題なく積層化して形成することができる。
【００６１】
このように、半導体チップ１１が実装される被実装体としては、ベース基板２４、又は各ビルドアップ層の層間絶縁膜３０〜３０ｂである。
【００６２】
第１実施形態の半導体装置１では、ベース基板２４上に第１〜第３層間絶縁膜３０〜３０ｂと第１〜第３配線パターン２８〜２８ｃが積層されて形成されている。そして、半導体チップ１１は、第２層間絶縁膜３０ａ上の第３配線パターン２８ｂが形成されていない実装領域に第３層間絶縁膜３０ｂに埋設された状態でフェイスアップで実装されている。さらに、半導体チップ１１が実装された第２層間絶縁膜３０ａ上に形成された第３配線パターン２８ｂの膜厚は、半導体チップ１１の厚みと略同一になって形成されている。
【００６３】
半導体チップ１１の接続端子１２は第４配線パターン２８ｃを介してその上方に３次元的に配置された半導体チップ１１ａに電気的に接続されている。
【００６４】
本実施形態の半導体装置１では、半導体チップ１１が第３配線パターン２８ｂ上に形成されるのではなく、第３配線パターン２８ｂの不形成部の第２層間絶縁膜３０ａの領域に配置される。そして、半導体チップ１１と第３配線パターン２８ｂとの厚みは略同一に設定されるようにしたため、半導体チップ１１上の第３層間絶縁膜３０ｂは、半導体チップ１１の段差の影響を受けずに平坦な状態で形成される。従って、第３層間絶縁膜３０ｂ上に形成される第４配線パターン２８ｃは、半導体チップ１１の段差の影響を受けることなく精度よく安定して形成される。
【００６５】
しかも、半導体チップ１１の上方の第４配線パターン２８ｃの接続部２８ｘが配置される高さが一定となるため、第４配線パターン２８ｃの接続部２８ｘと半導体チップ１１ａのバンプ３２との接合に係るコプラナリティー（平坦度）を小さくすることができる。これにより、第４配線パターン２８ｃの接続部２８ｘと半導体チップ１１ａのバンプ３２との接合不良（ブリッジやオープンなど）の発生が防止される。
【００６６】
（第２の実施の形態）
図７〜図１０は本発明の第２実施形態の電子部品実装構造の製造方法を示す部分断面図である。第２実施形態が第１実施形態と異なる点は、半導体チップ１１の背面にダイアタッチ材１８を特別に形成するのではなく、半導体チップ１１が実装される層間絶縁膜に粘着性をもたせることにより、半導体チップを層間絶縁膜上に接着することにある。なお、第１実施形態と同様な工程については、その詳しい説明を省略する。また、図７〜図１０において、図２〜図６と同一要素については同一符号を付してその説明を省略する。
【００６７】
本発明の第２実施形態の電子部品実装方法の製造方法は、まず、図７（ａ）に示すように、第１実施形態と同様な方法により、図２（ｃ）と同様な構造体を得る。すなわち、素子形成面がマスク材１６で被覆されていると共に、背面が研削されて厚みが５０μｍ以下、好適には１０〜１５μｍに薄型化されたシリコンウェハ１０を得る。なお、本実施形態ではシリコンウェハ１０の背面にはダイアタッチ材が形成されていない。
【００６８】
次いで、図７（ｂ）に示すように、シリコンウェハ１０の背面（研削面）をダイシングテープ２２に貼り付ける。その後に、図７（ｃ）に示すように、ダイシングブレード１９を備えたダイシングソーによりシリコンウェハ１０をダイシングする。続いて、図７（ｄ）に示すように、ダイシングテープ２２から半導体チップ１１をピックアップすることにより、個片化された複数の半導体チップ１１を得る。
【００６９】
次いで、図８（ａ）に示すように、第１実施形態と同様な方法により、第１配線パターン２８を備えたベース基板２４上に第１層間絶縁膜３０、第１ビアホール３０ｘ及び第２配線パターン２８ａを形成する。
【００７０】
続いて、同じく図８（ａ）に示すように、第２配線パターン２８ａ上に樹脂フィルムをラミネートし、熱処理をしないで第２層間絶縁膜３０ａとする。第２実施形態では、第２層間絶縁膜３０ａとして未硬化の状態のときにはタック性（粘着性）を有する樹脂フィルムを使用する。このような樹脂フィルムの材料としては、エポキシ系樹脂、ポリイミド系熱硬化樹脂、ポリフェニレン系熱硬化樹脂などを使用することができる。このようにして、第２配線パターン２８ａ上にタック性を有する第２層間絶縁膜３０ａが形成される。その後に、第２配線パターン２８ａ上の第２層間絶縁膜３０ａの所定部を開口して第２ビアホール３０ｘを形成する。
【００７１】
次いで、図８（ｂ）に示すように、前述した半導体チップ１１の背面を、タック性を有する第２層間絶縁膜３０ａ上に接着する。続いて、第２層間絶縁膜（樹脂フィルム）３０ａを１５０℃程度の温度で熱処理して硬化させることにより半導体チップ１１が第２層間絶縁膜３０ａ上に固着される。第２実施形態では、半導体チップ１１の素子形成面がマスク材１６で被覆された状態でその背面が第２層間絶縁膜３０ａ上に固着される。
【００７２】
その後、図８（ｃ）に示すように、半導体チップ１１上のマスク材１６及び第２層間絶縁膜３０ａ上に無電解めっきによりシードＣｕ膜２７を形成する。続いて、シードＣｕ膜２７上に第３配線パターンが形成される部分に開口部３６ａを有するレジスト膜３６をフォトリソグラフィにより形成する。
【００７３】
続いて、図９（ａ）に示すように、シードＣｕ膜２７をめっき給電層に利用した電解めっきにより、レジスト膜３６をマスクにしてＣｕ膜パターン３５を形成した後、レジスト膜３６を除去する。
【００７４】
次いで、図９（ｂ）に示すように、Ｃｕ膜パターン３５をマスクにしてシードＣｕ膜２７をエッチングすることにより第３配線パターン２８ｂとする。このとき、第３配線パターン２８ｂは、第１実施形態と同様に、半導体チップ１１の厚みと略同一な膜厚で形成される。その後に、半導体チップ１１からマスク材１６が除去される。
【００７５】
上記した図８（ｃ）〜図９（ｂ）の工程では、半導体チップ１１の素子形成面がマスク材１６で被覆された状態で行なわれるので、シードＣｕ膜２７をエッチングする工程などで半導体チップ１１の素子形成面にダメージが入る恐れはない。
【００７６】
このようにして、第１実施形態と同様に、第２層間絶縁膜３０ａ上における第３配線パターン２８ｂの不形成部に半導体パターン１１が実装されると共に、半導体パターン１１の上面と第３配線パターン２８ｂの上面は略同一の高さになる。第２実施形態では、前述したように、半導体チップ１１が実装された後に、第２層間絶縁膜３０ａ上における半導体チップ１１の実装領域以外の部分に第３配線パターン２８ｂが形成される。
【００７７】
次いで、図９（ｃ）に示すように、第１実施形態の図４（ｃ）〜図５（ａ）に係る工程の方法と同様な方法により、半導体チップ１１及び第３配線パターン２８ｂを被覆する第３層間絶縁膜３０ｂを形成した後に、半導体チップ１１の接続端子１２などを露出する第３ビアホール３０ｚを形成する。
【００７８】
続いて、図１０に示すように、第１実施形態の図５（ｂ）〜図６に係る工程の方法と同様な方法により、半導体チップ１１の接続端子１２などに第３ビアホール３０ｚを介して接続された第４配線パターン２８ｃを第３層間絶縁膜３０ｂ上に形成する。続いて、第４配線パターン２８ｃの上にその接続部２８ｘを露出する開口部３１ａを有するソルダレジスト膜３１を形成する。その後に、バンプ３２を有する半導体チップ１１ｘのバンプ３２を第４配線パターン２８ｃの接続部２８ｘにフリップチップ接合する。
【００７９】
これにより、第２実施形態の半導体装置１ａ（電子部品実装構造）が完成する。
【００８０】
なお、第２実施形態においても、図９（ｃ）の工程の後に、第３層間絶縁膜３０ｂ上に半導体チップ１１を実装し、続いて第３配線パターン２８ｂと同様な第４配線パターン２８ｃを形成することにより、半導体チップ１１を内蔵した層間絶縁膜を多層化して形成して、複数の半導体チップが相互接続された形態としてもよい。
【００８１】
第２実施形態の半導体装置１ａは、第１実施形態と同様な効果を奏する。さらに、第２実施形態では、シリコンウェハ１０の背面にダイアタッチ材を形成する工程を省略することができるので、第１実施形態より製造コストを低減させることができる。
【００８２】
また、ダイアタッチ材を省略することにより、半導体チップ１１の厚みだけを考慮して第３配線パターン２８ｂの膜厚を設定することができるので、第３配線パターン２８ｂの膜厚が不必要に厚くなることがない。
【００８３】
（第３の実施の形態）
図１１及び図１２は本発明の第３実施形態の電子部品実装構造の製造方法を示す部分断面図である。第３実施形態が第１実施形態と異なる点は、半導体チップ１１の背面にダイアタッチ材を形成するのではなく、ダイシングテープとして粘着材を含むものを使用し、ダイシングテープから半導体チップ１１をピックアップするときに半導体チップ１１の背面に粘着材が転写されるようにしたことにある。なお、第１及び第２実施形態と同様な工程については、その詳しい説明を省略する。また、図１１及び図１２において、図２〜図１０と同一要素については同一符号を付してその説明を省略する。
【００８４】
第３実施形態の電子部品実装構造の製造方法は、図１１（ａ）に示すように、まず、第１実施形態と同様な方法により、第１実施形態の図２（ｃ）と同様に素子形成面がマスク材１６で被覆され、薄型化されたシリコンウェハ１０を得る。
【００８５】
その後、図１１（ｂ）に示すように、外枠２０に固定されたダイシングテープ２２ａを用意する。第３実施形態で使用されるダイシングテープ２２ａは、ダイシングテープ２２ａに貼着されるシリコンウェハ１０の背面に粘着材を転写できる機能を有している。このようなダイシングテープ２２ａとしては、例えば、リンテック社製の「ＬＥ５０００」を使用することができる。
【００８６】
次いで、図１１（ｃ）に示すように、第１実施形態と同様な方法により、シリコンウェハ１０の背面をダイシングテープ２２ａに仮付けし、ダイシングブレード１９を備えたダイシングソーによりシリコンウェハ１０をダイシングする。
【００８７】
続いて、図１１（ｄ）に示すように、ダイシングテープ２２ａから半導体チップ１１をピックアップして個片化された複数の半導体チップ１１を得る。このとき、半導体チップ１１の背面にはダイシングテープ２２ａに含まれる粘着材１８ａが転写されて残される。
【００８８】
次いで、図１２（ａ）に示すように、第２実施形態の図８（ａ）の配線基板と同一構造で、第２層間絶縁膜３０ａがタック性を備えていないものを用意する。続いて、上記した半導体チップ１１の粘着材１８ａの面を第２層間絶縁膜３０ａの実装領域に接着する。
【００８９】
次いで、第２実施形態の図８（ｃ）〜図１０の工程と同様な工程を遂行することにより、図１２（ｂ）に示すように、第３実施形態の半導体装置１ｂ（電子部品実装構造）が完成する。
【００９０】
なお、第３実施形態では、第２実施形態のように半導体チップ１１を実装した後に、第３配線パターン２８ｂを形成するようにしたが、第１実施形態のように第３配線パターン２８ｂを形成し、その後に、半導体チップ１１上のマスク材１６を除去してから半導体チップ１１を実装するようにしてもよい。この場合、半導体チップ１１が実装された時点では、第１実施形態の図４と同様な状態となる。
【００９１】
第３実施形態の半導体装置１ａは第１実施形態と同様な効果を奏すると共に、第２実施形態と同様にシリコンウェハ１０の背面に特別に特別にダイアタッチ材１８を形成する必要がないので、製造コストを低減することができる。
【００９２】
第３実施形態においても、第１又は第２実施形態と同様な各種の変形や変更を行うことができる。
【００９３】
（その他の実施形態）
第１〜第３実施形態においては、半導体チップが実装される層間絶縁膜（第２層間絶縁膜３０ａで例示）と同一膜上に形成される配線パターン（第３配線パターン２８ｂで例示）は、半導体チップの厚みに合わせた膜厚で形成され、一方、その他の配線パターンは配線抵抗などを考慮した膜厚に設定される。
【００９４】
従って、第１〜第３実施形態では、半導体チップが実装される層間絶縁膜上に形成される配線パターンの膜厚と他の層間絶縁膜上に形成される配線パターンの膜厚とは異なる場合がある。
【００９５】
第１〜第３実施形態において、半導体チップの厚みを十分に薄くできる場合（１０μｍ程度）、配線基板上に積層される複数の配線パターンの間でそれらの膜厚を同一とした形態としてもよい。
【００９６】
【発明の効果】
以上説明したように、本発明では、被実装体の電子部品が実装される領域を除く部分に配線パターンが形成された後、被実装体の実装領域に電子部品が実装される。その後、電子部品と配線パターンを被覆する絶縁膜が形成される。好適には、電子部品の上面と配線パターンの上面が略同一の高さになるように形成される。
【００９７】
これにより、電子部品及び配線パターンを被覆する絶縁膜は、全体にわたって平坦化されて形成されるため、絶縁膜上に上側配線パターンを形成する場合、フォトリソグラフィに係るフォーカスマージンを向上させることができる。このため、電子部品の上方に所要の上側配線パターンを精度よく形成することができるようになる。
【００９８】
また、上側配線パターンにも段差が生じなくなるため、半導体チップのバンプを上側配線パターンに接合する際の接合の信頼性を向上させることができる。
【図面の簡単な説明】
【図１】図１は半導体チップが絶縁膜に埋設されて実装された半導体装置の製造における不具合な点を示す断面図である。
【図２】図２は本発明の第１実施形態の電子部品実装構造の製造方法を示す部分断面図（その１）である。
【図３】図３は本発明の第１実施形態の電子部品実装構造の製造方法を示す部分断面図（その２）である。
【図４】図４は本発明の第１実施形態の電子部品実装構造の製造方法を示す部分断面図（その３）である。
【図５】図５は本発明の第１実施形態の電子部品実装構造の製造方法を示す部分断面図（その４）である。
【図６】図６は本発明の第１実施形態の電子部品実装構造の製造方法を示す部分断面図（その５）である。
【図７】図７は本発明の第２実施形態の電子部品実装構造の製造方法を示す部分断面図（その１）である。
【図８】図８は本発明の第２実施形態の電子部品実装構造の製造方法を示す部分断面図（その２）である。
【図９】図９は本発明の第２実施形態の電子部品実装構造の製造方法を示す部分断面図（その３）である。
【図１０】図１０は本発明の第２実施形態に係る電子部品実装構造の製造方法を示す部分断面図（その４）である。
【図１１】図１１は本発明の第３実施形態の電子部品実装構造の製造方法を示す部分断面図（その１）である。
【図１２】図１２は本発明の第３実施形態の電子部品実装構造の製造方法を示す部分断面図（その２）である。
【符号の説明】
１，１ａ，１ｂ…半導体装置（電子部品実装構造）、１０…シリコン基板、１１，１１ａ…半導体チップ（電子部品）、１２…接続端子、１４…パシベーション膜、１６…マスク材、１８，１８ａ…ダイアタッチ材、２０…外枠、２２，２２ａ…ダイシングテープ、２４…ベース基板、２４ａ…スルーホール、２４ｂ…スルーホールめっき層、２４ｃ…樹脂、２７…シードＣｕ膜、２８…第１配線パターン、２８ａ…第２配線パターン、２８ｂ…第３配線パターン、２８ｃ…第４配線パターン、２８ｘ…接続部、２９，３６…レジスト膜、３０…第１層間絶縁膜、３０ｘ…第１ビアホール、３０ａ…第２層間絶縁膜、３０ｙ…第２ビアホール、３０ｂ…第３層間絶縁膜、３０ｚ…第３ビアホール、３１…ソルダレジスト膜、３１ａ…開口部、３２…バンプ、３３，３５…Ｃｕ膜パターン。

Claims (13)

  1. 電子部品が実装される被実装体上の実装領域を除く部分に、配線パターンを形成する工程と、
    前記被実装体の実装領域に、前記電子部品を該電子部品の接続端子が形成された面を上向きにして実装する工程と、
    前記電子部品及び前記配線パターンを被覆する絶縁膜を形成する工程とを有することを特徴とする電子部品実装構造の製造方法。
  2. 電子部品が実装される被実装体上の実装領域に、前記電子部品を、該電子部品の接続端子が形成された面を上向きにして実装する工程と、
    前記被実装体上の実装領域を除く部分に、配線パターンを形成する工程と、
    前記電子部品及び前記配線パターンを被覆する絶縁膜を形成する工程とを有することを特徴とする電子部品実装構造の製造方法。
  3. 前記絶縁膜を形成する工程の後に、
    前記電子部品の接続端子及び前記配線パターンの上の前記絶縁膜にビアホールを形成する工程と、
    前記絶縁膜上に、前記電子部品の接続端子及び前記配線パターンに前記ビアホールを介して電気的に接続される上側配線パターンを形成する工程とをさらに有することを特徴とする請求項１又は２に記載の電子部品実装構造の製造方法。
  4. 前記電子部品の上面と前記配線パターンの上面とは略同一の高さになるように形成され、かつ前記絶縁膜は平坦化されて形成されることを特徴とする請求項１乃至３のいずれか一項に記載の電子部品実装構造の製造方法。
  5. 前記被実装体は、絶縁性のベース基板、又は、ベース基板の上もしくは上方に形成された絶縁膜であることを特徴とする請求項１乃至４のいずれか一項に記載の電子部品実装構造の製造方法。
  6. 前記被実装体は、ベース基板の上又は上方に形成された絶縁膜であって、前記絶縁膜は未硬化状態のときに粘着性をもつ樹脂膜からなり、
    前記電子部品を実装する工程は、前記粘着性をもつ樹脂膜上に前記電子部品を接着する工程を含み、かつ、
    前記電子部品を実装する工程の後であって、前記配線パターンを形成する工程の前に、前記樹脂膜を熱処理して硬化させる工程をさらに有することを特徴とする請求項２に記載の電子部品実装構造の製造方法。
  7. 前記電子部品は、所定素子が形成されたウェハの背面が、粘着材を転写できるダイシングテープに貼着された状態でダイシングされて個片化されたものであって、前記電子部品が前記ダイシングテープから剥離された後に、該電子部品の背面には該ダイシングテープから転写された粘着材が残されており、
    前記電子部品を接着する工程は、前記電子部品の背面を、前記粘着材を介して被実装体に接着する工程であることを特徴とする請求項１又は２に記載の電子部品実装構造の製造方法。
  8. 前記電子部品は、厚みが５０μｍ程度以下の半導体チップであることを特徴とする請求項１乃至７のいずれか一項に記載の電子部品実装構造の製造方法。
  9. 電子部品が実装される絶縁性の被実装体と、
    前記被実装体上の実装領域に、該電子部品の接続端子の面が上向きになって実装された前記電子部品と、
    前記被実装体上の、前記電子部品の実装領域以外の部分に形成された配線パターンと、
    前記電子部品と前記配線パターンとを被覆する絶縁膜とを有することを特徴とする電子部品実装構造。
  10. 前記電子部品の接続端子及び配線パターン上の前記絶縁膜の所定部に形成されたビアホールと、
    前記絶縁膜上に形成され、かつ前記電子部品の接続端子及び前記配線パターンに前記ビアホールを介して接続された上側配線パターンとをさらに有することを特徴とする請求項９に記載の電子部品実装構造。
  11. 前記電子部品の上面と配線パターンの上面とは略同一の高さに調整されており、かつ前記絶縁膜の上面は平坦化されていることを特徴とする請求項９又は１０に記載の電子部品実装構造。
  12. 前記被実装体は、絶縁性のベース基板、又は、ベース基板の上もしくは上方に形成された絶縁膜であることを特徴とする請求項９又は１０に記載の電子部品実装構造。
  13. 前記電子部品は、厚みが５０μｍ程度以下の半導体チップであることを特徴とする請求項９乃至１２のいずれか一項に記載の電子部品実装構造。
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