KR20040041503A - 전자 부품 실장 구조 및 그 제조 방법 - Google Patents

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KR20040041503A
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신꼬오덴기 고교 가부시키가이샤
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Abstract

본 발명은 반도체 칩 등이 베이스 기판 위의 층간절연막에 매설된 구조를 갖는 전자 부품 실장 구조에 있어서, 반도체 칩 위의 층간절연막이 용이하게 평탄화되어 형성되는 전자 부품 실장 구조의 제조 방법을 제공하는 것을 과제로 한다.
전자 부품(11)이 실장되는 피실장체(30a) 위의 실장 영역을 제외한 부분에 배선 패턴(28b)을 형성하는 공정과, 피실장체(30a)의 실장 영역에, 전자 부품(11)을 그 접속 단자(12)가 형성된 면을 상향으로 하여 실장하는 공정과, 전자 부품(11) 및 상기 배선 패턴(28b)을 피복하는 절연막(30b)을 형성하는 공정을 포함한다.

Description

전자 부품 실장 구조 및 그 제조 방법{ELECTRONIC PARTS PACKAGING STRUCTURE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 전자 부품 실장 구조 및 그 제조 방법에 관한 것이며, 보다 상세하게는, 반도체 칩 등이 절연막에 매설된 상태에서 배선 기판 위에 실장된 전자 부품 실장 구조 및 그 제조 방법에 관한 것이다.
멀티미디어 기기를 실현하기 위한 핵심 기술인 LSI 기술은 데이터 전송의 고속화 및 대용량화를 향하여 착실하게 개발이 추진되고 있다. 이것에 따라, LSI와 전자 기기의 인터페이스로 되는 실장 기술의 고밀도화가 진행되고 있다.
보다 고밀도화의 요구로부터, 기판 위에 복수의 반도체 칩을 3차원적으로 적층하여 실장한 멀티칩 패키지(반도체 장치)가 개발되고 있다. 그 일례로서, 일본국 특개2001-196525호 공보에는, 배선 기판 위에 복수의 반도체 칩이 절연층에 매설된 상태에서 3차원적으로 실장되고, 절연층을 통하여 다층으로 형성된 배선 패턴에 상기 반도체 칩이 플립칩(flip-chip) 접합된 구조를 갖는 반도체 장치가 기재되어 있다.
또한, 일본국 특개2001-274034호 공보에는, 전자 부품을 고밀도로 실장하는 동시에, 전자 부품에 대한 전자 노이즈로부터 전자 부품을 실드(shield)하기 위해, 코어재에 마련된 오목부에 전자 부품이 실장되고, 상기 오목부의 내벽면 및 저면(底面)이 도전성 금속으로 이루어지는 구성을 포함하는, 복수의 전자 부품이 실장된 전자 부품 패키지가 기재되어 있다.
그러나, 상기한 일본국 특개2001-196525호 공보에서는, 실장된 반도체 칩 위에 층간절연막을 형성할 때에, 층간절연막이 반도체 칩의 두께에 기인하여 단차(段差)가 생긴 상태로 형성되는 것에 관해서는 전혀 고려되어 있지 않다. 즉, 반도체 칩 위의 층간절연막에 단차가 생기면, 이 위에 배선 패턴을 형성하는 공정에서의 포토리소그래피의 포커스 마진이 작아져 원하는 레지스트막 패턴을 양호한 정밀도로 형성하는 것이 곤란해질 우려가 있다.
더 나아가서는, 층간절연막 위에 형성되는 배선 패턴에도 단차가 생기기 때문에, 이 배선 패턴에 반도체 칩을 플립칩 접합할 때에 접합의 신뢰성이 저하될 우려가 있다.
또한, 일본국 특개2001-274034호 공보에서는, 코어재에 오목부를 마련하고, 그 오목부에 전자 부품을 실장하는 기술에 관한 것으로서, 오목부를 구비하고 있지 않은 배선 기판의 위쪽에 층간절연막에 매설된 반도체 칩을 실장하는 경우의 상기한 바와 같은 문제에 관해서는 전혀 고려되어 있지 않다.
본 발명은 이상의 과제를 감안하여 창작된 것이며, 반도체 칩 등이 베이스 기판 위의 층간절연막에 매설된 구조를 갖는 전자 부품 실장 구조에 있어서, 반도체 칩 위의 층간절연막이 용이하게 평탄화되어 형성되는 전자 부품 실장 구조 및 그 제조 방법을 제공하는 것을 목적으로 한다.
도 1은 반도체 칩이 절연막에 매설(埋設)되어 실장된 반도체 장치의 제조에서의 결점을 나타내는 단면도.
도 2는 본 발명의 제 1 실시예의 전자 부품 실장 구조의 제조 방법을 나타내는 제 1 부분 단면도.
도 3은 본 발명의 제 1 실시예의 전자 부품 실장 구조의 제조 방법을 나타내는 제 2 부분 단면도.
도 4는 본 발명의 제 1 실시예의 전자 부품 실장 구조의 제조 방법을 나타내는 제 3 부분 단면도.
도 5는 본 발명의 제 1 실시예의 전자 부품 실장 구조의 제조 방법을 나타내는 제 4 부분 단면도.
도 6은 본 발명의 제 1 실시예의 전자 부품 실장 구조의 제조 방법을 나타내는 제 5 부분 단면도.
도 7은 본 발명의 제 2 실시예의 전자 부품 실장 구조의 제조 방법을 나타내는 제 1 부분 단면도.
도 8은 본 발명의 제 2 실시예의 전자 부품 실장 구조의 제조 방법을 나타내는 제 2 부분 단면도.
도 9는 본 발명의 제 2 실시예의 전자 부품 실장 구조의 제조 방법을 나타내는 제 3 부분 단면도.
도 10은 본 발명의 제 2 실시예의 전자 부품 실장 구조의 제조 방법을 나타내는 제 4 부분 단면도.
도 11은 본 발명의 제 3 실시예의 전자 부품 실장 구조의 제조 방법을 나타내는 제 1 부분 단면도.
도 12는 본 발명의 제 3 실시예의 전자 부품 실장 구조의 제조 방법을 나타내는 제 2 부분 단면도.
*도면의 주요 부분에 대한 부호의 설명*
1, 1a, 1b : 반도체 장치(전자 부품 실장 구조)
10 : 실리콘 기판
11, 11a : 반도체 칩(전자 부품)
12 : 접속 단자
14 : 패시베이션막(passivation film)
16 : 마스크재(mask member)
18, 18a : 다이 어태치재(die attaching member)
20 : 외부 프레임
22, 22a : 다이싱 테이프(dicing tape)
24 : 베이스 기판
24a : 관통 구멍(through hole)
24b : 관통 구멍 도금층
24c : 수지
27 : 시드(seed) Cu막
28 : 제 1 배선 패턴
28a : 제 2 배선 패턴
28b : 제 3 배선 패턴
28c : 제 4 배선 패턴
28x : 접속부
29, 36 : 레지스트막
30 : 제 1 층간절연막
30x : 제 1 비어 홀
30a : 제 2 층간절연막
30y : 제 2 비어 홀
30b : 제 3 층간절연막
30z : 제 3 비어 홀
31 : 솔더(solder) 레지스트막
31a : 개구부
32 : 범프
33, 35 : Cu막 패턴
상기 과제를 해결하기 위해, 본 발명은 전자 부품 실장 구조의 제조 방법에관한 것이며, 전자 부품이 실장되는 피(被)실장체 위의 실장 영역을 제외한 부분에 배선 패턴을 형성하는 공정과, 상기 피실장체의 실장 영역에 상기 전자 부품을 상기 전자 부품의 접속 단자가 형성된 면을 상향으로 하여 실장하는 공정과, 상기 전자 부품 및 상기 배선 패턴을 피복하는 절연막을 형성하는 공정을 갖는 것을 특징으로 한다.
본 발명에서는, 우선, 피실장체(절연성의 베이스 기판이나 베이스 기판 위에 형성된 절연막 등)의 전자 부품이 실장되는 영역을 제외한 부분에 배선 패턴이 형성된다. 그 후, 피실장체의 실장 영역에 전자 부품(반도체 칩 등)이 페이스업(face-up)으로 실장된다. 이어서, 전자 부품과 배선 패턴을 피복하는 절연막이 형성된다. 또는, 피실장체에 전자 부품을 실장한 후에, 실장 영역 이외의 부분에 배선 패턴을 형성하도록 할 수도 있다.
본 발명의 적합한 일 형태에서는, 전자 부품의 상면과 배선 패턴의 상면이 대략 동일한 높이로 되도록 하여 형성된다. 이것에 의해, 배선 패턴이 전자 부품의 단차를 평탄화하기 위한 더미(du㎜y) 패턴으로서도 기능하게 되기 때문에, 전자 부품 및 배선 패턴을 피복하는 절연막은 그 상면 전체에 걸쳐 평탄화된다.
따라서, 절연막 위에 전자 부품 및 배선 패턴에 전기적으로 접속되는 상측 배선 패턴을 형성할 경우, 포토리소그래피에 의해 레지스트막을 패터닝할 때에, 하지(下地)의 절연막은 평탄화되어 있기 때문에, 노광에서의 초점 심도(深度)를 작게 설정할 수 있다. 이 때문에, 전자 부품의 위쪽에 필요한 상측 배선 패턴을 양호한 정밀도로 안정되게 형성할 수 있게 된다.
또한, 상측 배선 패턴에도 단차가 생기지 않게 되기 때문에, 상측 배선 패턴에 반도체 칩의 범프를 플립칩 실장할 경우, 접합 높이의 편차가 없어져, 반도체 칩의 범프와 상측 배선 패턴의 접합의 신뢰성을 향상시킬 수 있다.
또한, 전자 부품의 실장 영역을, 배선 패턴의 형성 공정에서 배선 패턴의 비(非)형성부를 동시에 마련함으로써 확보하도록 할 경우는, 후공정에서 절연막을 연마 등에 의해 평탄화하는 방법에 비하여, 제조 공정이 삭감되어 제조 비용을 저감시킬 수 있다.
또한, 본 발명의 적합한 일 형태에서는, 피실장체에 전자 부품을 실장한 후에, 실장 영역 이외의 부분에 배선 패턴을 형성하는 경우에서, 피실장체로서 미경화(未硬化)의 상태일 때에 점착성(粘着性)을 갖는 수지막을 사용하고, 이 미경화 상태의 수지막에 전자 부품을 점착시키도록 할 수도 있다. 그리고, 후공정에서 수지막이 열처리되어 경화되어 전자 부품이 수지막에 고착(固着)된다. 이렇게 함으로써, 전자 부품의 배면(背面)(접속 단자 측과 반대면)에 접착층을 형성하는 공정을 특별히 행할 필요가 없어지기 때문에, 제조 비용을 저감시킬 수 있다.
이하, 본 발명의 실시예에 대해서 첨부 도면을 참조하여 설명한다.
처음으로, 반도체 칩이 절연막에 매설되어 실장된 반도체 장치의 제조에서의 결점에 대해서 설명한다. 도 1은 반도체 칩이 절연막에 매설되어 실장된 반도체 장치의 제조에서의 결점을 나타내는 단면도이다.
도 1의 (a)에 나타낸 바와 같이, 우선, 소정의 배선 패턴(도시 생략)을 구비한 베이스 기판(100) 위에 제 1 층간절연막(102)이 형성되고, 베이스 기판(100)의배선 패턴에 제 1 층간절연막(102)에 형성된 비어 홀(도시 생략)을 통하여 접속된 Cu 배선(104)이 형성된다. 이 Cu 배선(104) 위에는 접착층(106)을 통하여 접속 단자(108a)를 구비한 반도체 칩(108)이 그 접속 단자(108a)가 상면으로 된 상태에서 고착된다.
이어서, 반도체 칩(108) 및 Cu 배선(104) 위에 제 2 층간절연막(110)이 형성된다. 이 때, 제 2 층간절연막(110)은, 반도체 칩(108)의 단차에 기인하여, Cu 배선(104) 위보다도 반도체 칩(108) 위가 더 튀어나와 형성된다.
이어서, 도 1의 (b)에 나타낸 바와 같이, 반도체 칩(108)의 접속 단자(108a) 등의 위의 제 2 층간절연막(110)이 레이저 등에 의해 에칭되어 비어 홀(112)이 형성된다. 이어서, 비어 홀(112)의 내면 및 제 2 층간절연막(110) 위에 시드 Cu막(도시 생략)이 형성된 후, 배선 패턴이 형성되는 부분이 개구된 레지스트막(도시 생략)이 포토리소그래피에 의해 형성된다.
이어서, 시드 금속막을 도금 급전층에 이용한 전해 도금에 의해, 레지스트막 패턴의 개구부에 Cu막 패턴이 형성된 후, 레지스트막이 제거된다. 이어서, Cu막 패턴을 마스크로 하여 시드 Cu막이 에칭되어, 배선 패턴(114)이 얻어진다.
제 2 층간절연막(110)의 상면은 반도체 칩(108)의 영향에 의해 단차가 생기고 있기 때문에, 상기한 포토리소그래피에 의해 레지스트막 패턴을 형성하는 공정에서, 노광에서의 포커스 마진이 작아지게 된다. 이 때문에, 제 2 층간절연막(110) 위에 필요한 레지스트막 패턴을 고정밀도로 형성하는 것이 곤란해지고, 이것에 의해 원하는 배선 패턴(114)을 양호한 정밀도로 형성하는 것이 곤란해진다.
이어서, 범프(116a)를 구비한 반도체 칩(116)의 범프(116a)가 배선 패턴(114)의 접속부(114a)에 플립칩 접합된다. 이 때, 배선 패턴(114)의 접속부(114a)는, 제 2 층간절연막(110)의 단차에 기인하여, 그 높이가 일정하지 않기 때문에, 반도체 칩(116)의 범프(116a)와 배선 패턴(114)의 접속부(114a)의 접합 불량이 발생하기 쉽다.
본 발명의 실시예의 전자 부품 실장 구조는 상기한 과제를 해결할 수 있다.
(제 1 실시예)
다음으로, 본 발명의 제 1 실시예의 전자 부품 실장 구조의 제조 방법을 설명한다. 도 2 내지 도 6은 본 발명의 제 1 실시예의 전자 부품 실장 구조의 제조 방법을 나타내는 부분 단면도이다.
도 2의 (a)에 나타낸 바와 같이, 우선, 소정의 트랜지스터나 다층 배선(도시 생략) 등이 형성되고, 두께가 400㎛ 정도인 실리콘 웨이퍼(10)(반도체 웨이퍼)를 준비한다. 이 실리콘 웨이퍼(10)의 상면에는 Al 등으로 이루어지는 접속 단자(12)가 노출되어 있어, 접속 단자(12) 이외의 부분은 실리콘 질화막이나 폴리이미드 수지 등으로 이루어지는 패시베이션막(14)으로 피복되어 있다.
그 후, 도 2의 (b)에 나타낸 바와 같이, 실리콘 웨이퍼(10)의 접속 단자(12) 측의 면(이하, 소자 형성면이라고 함)에 마스크재(16)를 접착시킨다. 이 마스크재(16)로서는, PET 또는 폴리에틸렌 기재(基材)에 UV 경화형 아크릴계 점착재가 도포된 BG(Backside Grinding) 테이프, 또는 폴리이미드계 수지(감광성 또는비감광성)로 이루어지는 레지스트막 등이 사용된다. BG 테이프는 상온(常溫), 압력이 100㎩인 조건하에서 롤러 가압에 의해 실리콘 웨이퍼(10) 위에 적층되어 형성된다. 또한, 레지스트막은 실리콘 웨이퍼(10) 위에 300rpm으로 도포액이 도포되고, 이어서 3000rpm으로 도포액이 전면(全面)에 균일화된 후에, 열처리됨으로써 형성된다.
이어서, 도 2의 (c)에 나타낸 바와 같이, 소자 형성면이 마스크재(16)로 보호된 실리콘 웨이퍼(10)의 소자 비형성면(이하, 배면이라고 함)을 그라인더(grinder)에 의해 연삭(硏削)함으로써, 실리콘 웨이퍼(10)의 두께를 50㎛ 정도 이하, 바람직하게는 25㎛ 이하, 가장 적합하게는 10∼15㎛ 정도로 박형화한다.
이어서, 도 2의 (d)에 나타낸 바와 같이, 실리콘 웨이퍼(10)의 소자 형성면에 형성된 마스크재(16)를 제거한 후, 실리콘 웨이퍼(10)의 배면(연삭면)에 다이 어태치재(18)를 형성한다. 다이 어태치재(18)는 후공정에서 실리콘 웨이퍼(10)가 개편화(個片化)된 반도체 칩이 피실장체에 실장될 때의 접착재로 되는 것이다.
다이 어태치재(18)로서는, 에폭시계 수지 필름 또는 도전성 페이스트 등이 사용된다. 또한, 실장의 편의상, 열팽창 계수(CTE)나 열전도율을 원하는 값으로 조정할 경우는, 실리카나 금속분(金屬粉) 등의 충전제(filler)를 함유한 에폭시계 수지 필름을 사용하는 것이 바람직하다. 또는, 실장의 편의상, 열전도율을 높게 설정할 경우는, 도전성 페이스트를 사용하는 것이 바람직하다. 다이 어태치재(18)로서 수지 필름을 사용할 경우는, 100∼130℃, 0.5㎫ 정도의 조건하에서 실리콘 웨이퍼(10)의 배면에 프레스되어 점착된다.
다이 어태치재(18)의 두께는 5∼10㎛ 정도이며, 실리콘 웨이퍼(10)와 다이 어태치재(18)의 두께의 합계를 20㎛ 정도 이하로 하는 것이 바람직하다.
이어서, 도 3의 (a)에 나타낸 바와 같이, 외부 프레임(20)에 고정된 다이싱 테이프(22)를 준비하고, 실리콘 웨이퍼(10)의 다이 어태치재(18)의 면을 다이싱 테이프(22)에 100∼130℃의 온도하에서 임시 접착시킨다.
그 후, 도 3의 (b)에 나타낸 바와 같이, 다이싱 블레이드(dicing blade)(19)를 구비한 다이싱 소(dicing saw)에 의해 실리콘 웨이퍼(10)를 다이싱한다. 이 다이싱 공정에서는, 다이싱 블레이드(19)로서, 입경(粒徑)이 2∼10㎛ 정도인 다이아몬드 숫돌을 수지로 굳힌 다이아몬드 블레이드가 사용된다. 그리고, 실리콘 웨이퍼(10)는 2단계의 스텝 컷팅(step-cutting)에 의해 다이싱된다. 즉, 우선, 제 1 단계에서 제 1 스핀들에 부착된 블레이드에 의해 실리콘 웨이퍼(10)의 상측부까지 노치(notch)를 넣는다. 이어서, 제 2 스핀들에 부착된 블레이드에 의해 실리콘 웨이퍼(10)의 나머지 하측부 및 다이 어태치재(18)를 절단하고, 다시 다이싱 테이프(22)의 상층부까지 노치를 넣는다. 이 때, 예를 들어, 워크 이송 속도는 30∼100㎜/sec 정도, 스핀들의 회전수는 4000∼5000rpm이다.
이렇게 하여, 실리콘 웨이퍼(10)는 다이싱 테이프(22)에 임시 접착된 상태에서 각각의 반도체 칩(11)으로 개편화된다. 그리고, 도 3의 (c)에 나타낸 바와 같이, 각각의 반도체 칩(11)은 다이싱 테이프(22)로부터 픽업된다. 반도체 칩(11)을 픽업하는 방법으로서, 다이싱 테이프(22)의 이면(裏面)으로부터 니들(needle)에 의해 반도체 칩(11)을 밀어 올리는 방식 이외에, 니들을 사용하지 않고 UV 조사와 가열에 의해 다이싱 테이프(22)를 확장시켜 반도체 칩(11)을 박리하는 니들리스(needleless) 방식이 있다.
이렇게 하여, 두께가 10∼15㎛ 정도로 박형화되는 동시에, 배면에 다이 어태치재(18)가 형성된 복수의 반도체 칩(11)(전자 부품)이 얻어진다. 반도체 칩(11)은 전자 부품의 일례로서, 그 이외에 콘덴서 부품 등의 각종 부품을 사용할 수 있다.
다음으로, 상기한 반도체 칩(11)이 실장되는 배선 기판의 일례에 대해서 설명한다. 도 4의 (a)에 나타낸 바와 같이, 우선, 빌트업(built-up) 배선 기판을 제조하기 위한 베이스 기판(24)을 준비한다. 이 베이스 기판(24)은 수지 등의 절연성 재료로 구성되어 있다. 또한, 베이스 기판(24)에는 관통 구멍(24a)이 마련되어 있어, 이 관통 구멍(24a)에는 그 내면에 베이스 기판(24) 위의 제 1 배선 패턴(28)에 연결되는 관통 구멍 도금층(24b)이 형성되고, 그 구멍은 수지(24c)로 매립되어 있다.
그 후, 제 1 배선 패턴(28)을 피복하는 제 1 층간절연막(30)을 형성한다. 제 1 층간절연막(30)으로서는, 예를 들어, 에폭시계 수지, 폴리이미드계 수지, 폴리페닐렌에테르계 수지를 사용할 수 있다. 즉, 제 1 배선 패턴(28) 위에 이 수지 필름을 적층한 후, 80∼140℃에서 열처리하여 경화시킴으로써 수지층으로 된다.
또한, 제 1 층간절연막(30)으로서의 수지막은, 상기한 수지 필름을 적층하는 방법 이외에, 수지막을 스핀 코팅법 또는 인쇄에 의해 형성하도록 할 수도 있다.또한, 수지막 이외에 CVD법에 의해 형성된 실리콘 산화막 등의 무기 절연막을 사용할 수도 있다.
이어서, 제 1 배선 패턴(28) 위의 제 1 층간절연막(30)의 소정부에 제 1 비어 홀(30x)을 형성한다.
이어서, 제 1 층간절연막(30) 위에 세미어디티브법(semi-additive process)에 의해 제 2 배선 패턴을 형성한다. 상세하게 설명하면, 제 1 비어 홀(30x) 내면 및 제 1 층간절연막(30) 위에 무전해 도금에 의해 시드 Cu층(도시 생략)을 형성한 후, 소정 패턴의 개구부를 갖는 레지스트막(도시 생략)을 형성한다. 이어서, 시드 Cu막을 도금 급전층에 이용한 전해 도금에 의해 레지스트막의 개구부에 Cu막 패턴을 형성한다. 이어서, 레지스트막을 제거한 후에, Cu막 패턴을 마스크로 하여 시드 Cu막을 에칭한다. 이것에 의해, 제 1 배선 패턴(28)에 제 1 비어 홀(30x)을 통하여 접속된 제 2 배선 패턴(28a)이 형성된다.
이어서, 제 2 배선 패턴(28a) 위에 제 1 층간절연막(30)과 동일한 재료로 이루어지는 제 2 층간절연막(30a)을 형성하고, 제 2 배선 패턴(28a)의 소정부를 노출시키는 제 2 비어 홀(30y)을 형성한다.
이어서, 상기한 제 2 배선 패턴(28a)의 형성 방법과 동일한 방법에 의해, 제 2 비어 홀(30y)을 통하여 제 2 배선 패턴(28a)에 접속되는 제 3 배선 패턴(28b)을 형성한다. 이 때, 상술한 반도체 칩(11)이 후공정에서 실장되는 실장 영역(A)에 제 3 배선 패턴(28b)이 형성되지 않도록 한다.
즉, 세미어디티브법에 의해 형성할 경우는, 상기한 제 2 배선 패턴(28a)을형성하는 공정 중의 레지스트막을 형성하는 공정에서, 레지스트막이 실장 영역(A)을 마스크하는 소정 패턴으로 형성되도록 하는 것이 좋다.
또한, 제 3 배선 패턴(28b)의 막 두께는 반도체 칩(11)과 다이 어태치재(18)의 합계의 두께와 대략 동일해지도록 설정된다. 예를 들면, 반도체 칩(11)과 다이 어태치재(18)의 합계의 두께가 20㎛일 경우, 제 3 배선 패턴(28b)의 막 두께는 20㎛±5㎛ 정도로 되도록 설정된다.
또한, 제 2 및 제 3 배선 패턴(28a, 28b)은 상기한 세미어디티브법 이외에, 서브트랙티브법(subtractive process) 또는 풀어디티브법(full-additive process)에 의해 형성되도록 할 수도 있다.
또한, 상기한 형태에서는, 제 3 배선 패턴(28b)을 형성할 때에, 실장 영역(A)에 배선의 비형성부와 배선 패턴을 동시에 형성했지만, 우선, 실장 영역에 Cu막을 남긴 상태에서 배선 패턴을 형성하고, 그 후에 실장 영역의 Cu막을 제거하도록 할 수도 있다. 이 경우, 실장 영역의 Cu막은 습식 에칭, 건식 에칭, 드릴 또는 레이저 등에 의해 제거된다.
그 후, 도 4의 (b)에 나타낸 바와 같이, 제 2 층간절연막(30a) 위에서의 제 3 배선 패턴(28b)이 형성되어 있지 않은 실장 영역(A)에 상술한 반도체 칩(11)의 다이 어태치재(18)의 면을 접착시킨다. 즉, 반도체 칩(11)은 접속 단자(12)를 포함하는 소자 형성면이 상향으로 된 상태(페이스업)로 실장된다. 이 때, 상기한 이유에 의해, 반도체 칩(11)은, 그 소자 형성면(상면)이 제 3 배선 패턴(28b)의 상면과 대략 동일한 높이로 되어 실장된다.
이어서, 도 4의 (c)에 나타낸 바와 같이, 도 4의 (b)의 구조체 위에 제 1 층간절연막(30)과 동일한 재료로 이루어지는 제 3 층간절연막(30b)을 형성한다. 이 때, 반도체 칩(11)과 제 3 배선 패턴(28b)의 상면이 대략 동일한 높이로 되어 있기 때문에, 제 3 층간절연막(30b)은 반도체 칩(11) 위에 국소적으로 튀어나와 형성되지 않고, 전체에 걸쳐 평탄화된 상태로 형성된다.
또한, 반도체 칩(11) 근방의 제 3 배선 패턴(28b)이 반도체 칩(11)의 외주(外周)를 둘러싸는 프레임 형상으로 형성되도록 할 수도 있다. 이 경우, 제 3 층간절연막(30b)의 평탄성을 보다 향상시킬 수 있다.
이어서, 도 5의 (a)에 나타낸 바와 같이, 반도체 칩(11)의 접속 단자(12) 및 제 3 배선 패턴(28b) 위의 제 3 층간절연막(30b)을 레이저 등에 의해 에칭함으로써 제 3 비어 홀(30z)을 형성한다.
그 후, 도 5의 (b)에 나타낸 바와 같이, 상술한 제 2 배선 패턴(28a)의 형성 방법과 동일한 방법에 의해, 제 3 비어 홀(30z) 내면 및 제 3 층간절연막(30b) 위에 시드 Cu막(27)을 형성하고, 이어서 제 4 배선 패턴에 대응하는 개구부를 갖는 레지스트막(29)을 포토리소그래피에 의해 형성한다. 이 때, 제 3 층간절연막(30b)은 전체에 걸쳐 평탄화되어 형성되어 있음으로써, 노광에서의 디포커스(defocus)가 발생하지 않게 되기 때문에, 필요한 레지스트막(29)을 양호한 정밀도로 형성할 수 있다.
이어서, 도 5의 (c)에 나타낸 바와 같이, 시드 Cu막(27)을 도금 급전층으로 한 전해 도금에 의해, 레지스트막(29)을 마스크로 하여 Cu막 패턴(33)을 형성하고,레지스트막(29)을 제거한 후, Cu막 패턴(33)을 마스크로 하여 시드 Cu막(27)을 에칭한다. 이것에 의해, 반도체 칩(11)의 접속 단자(12) 및 제 3 배선 패턴(28b)에 제 3 비어 홀(30z)을 통하여 접속된 제 4 배선 패턴(28c)이 형성된다.
이와 같이, 반도체 칩(11)을 피복하는 제 3 층간절연막(30b)의 상면이 평탄해지도록 했기 때문에, 제 3 층간절연막(30b) 위에 제 4 배선 패턴(28c)을 형성할 때의 포토리소그래피에서 초점 심도를 크게 설정할 필요가 없어진다. 따라서, 제 4 배선 패턴(28c)에 대응하는 개구부를 갖는 레지스트막(29)을 양호한 정밀도로 안정되게 형성할 수 있게 되기 때문에, 원하는 제 4 배선 패턴(28c)을 양호한 정밀도로 안정되게 형성할 수 있다.
이어서, 도 6에 나타낸 바와 같이, 제 4 배선 패턴(28c) 위에 그 접속부(28x)에 개구부(31a)를 갖는 솔더 레지스트막(31)을 형성한다. 이어서, 범프(32)를 구비한 반도체 칩(11a)을 준비하고, 제 4 배선 패턴(28c)의 접속부(28x)에 반도체 칩(11a)의 범프(32)를 플립칩 접합한다. 또한, 제 4 배선 패턴(28c)의 접속부(28x)에는 Ni/Au 도금이 실시되어 있다.
이 때, 제 4 배선 패턴(28c)의 접속부(28x)는, 반도체 칩(11)의 위쪽 및 반도체 칩(11)이 존재하지 않는 영역 위에서 높이의 편차 없이 대략 동일한 높이로 배치되기 때문에, 반도체 칩(11a)의 범프(32)를 접속부(28x)에 신뢰성 있게 접합시킬 수 있다.
또한, 솔더 레지스트막(31)의 개구부(31a)에 땜납 볼을 탑재하거나 하여 범프를 형성하고, 반도체 칩(11a)의 접속 단자를 이 범프에 접합하도록 할 수도 있다.
이상에 의해, 본 발명의 제 1 실시예의 반도체 장치(1)(전자 부품 실장 구조)가 완성된다.
또한, 반도체 칩(11)이 제 3 층간절연막(30b) 내에 매설된 형태를 예시했지만, 제 1 또는 제 2 층간절연막(30, 30a) 내에 매설되도록 할 수도 있다. 이 경우, 반도체 칩(11)은 베이스 기판(24) 또는 제 1 층간절연막(30) 위에 실장되고, 제 1 배선 패턴(28) 또는 제 2 배선 패턴(28a)의 막 두께가 반도체 칩(11)의 두께와 대략 동일해지도록 하는 것이 좋다.
또한, 1개의 반도체 칩(11)이 층간절연막에 매설되어 실장된 형태를 예시했지만, 예를 들어, 도 5의 (c)의 공정에서 제 4 배선 패턴(28c)을 제 3 배선 패턴(28b)과 동일하게 반도체 칩(11)의 실장 영역을 피한 부분에 형성한 후에, 반도체 칩(11)을 제 3 층간절연막(30b) 위에 실장하도록 할 수도 있다. 즉, 복수의 반도체 칩이 동일한 구성에 의해 복수의 층간절연막에 각각 매설된 상태로 다층화되어 상호 접속된 형태로 할 수도 있다. 이러한 경우도, 각 층간절연막은 각각 평탄화되어 형성되기 때문에, 반도체 칩(11)을 내장한 층간절연막과 배선 패턴을 아무런 문제 없이 적층화하여 형성할 수 있다.
이와 같이, 반도체 칩(11)이 실장되는 피실장체로서는, 베이스 기판(24) 또는 각 빌트업층의 층간절연막(30∼30b)이다.
제 1 실시예의 반도체 장치(1)에서는, 베이스 기판(24) 위에 제 1 내지 제 3 층간절연막(30∼30b)과 제 1 내지 제 4 배선 패턴(28∼28c)이 적층되어 형성되어있다. 그리고, 반도체 칩(11)은 제 2 층간절연막(30a) 위의 제 3 배선 패턴(28b)이 형성되어 있지 않은 실장 영역에 제 3 층간절연막(30b)에 매설된 상태에서 페이스업으로 실장되어 있다. 또한, 반도체 칩(11)이 실장된 제 2 층간절연막(30a) 위에 형성된 제 3 배선 패턴(28b)의 막 두께는, 반도체 칩(11)의 두께와 대략 동일하게 되어 형성되어 있다.
반도체 칩(11)의 접속 단자(12)는 제 4 배선 패턴(28c)을 통하여 그 위쪽에 3차원적으로 배치된 반도체 칩(11a)에 전기적으로 접속되어 있다.
본 실시예의 반도체 장치(1)에서는, 반도체 칩(11)이 제 3 배선 패턴(28b) 위에 형성되는 것이 아니라, 제 3 배선 패턴(28b)의 비형성부의 제 2 층간절연막(30a) 영역에 배치된다. 그리고, 반도체 칩(11)과 제 3 배선 패턴(28b)의 두께는 대략 동일하게 설정되도록 했기 때문에, 반도체 칩(11) 위의 제 3 층간절연막(30b)은 반도체 칩(11)의 단차의 영향을 받지 않고 평탄한 상태로 형성된다. 따라서, 제 3 층간절연막(30b) 위에 형성되는 제 4 배선 패턴(28c)은, 반도체 칩(11)의 단차의 영향을 받지 않고 양호한 정밀도로 안정되게 형성된다.
또한, 반도체 칩(11) 위쪽의 제 4 배선 패턴(28c)의 접속부(28x)가 배치되는 높이가 일정해지기 때문에, 제 4 배선 패턴(28c)의 접속부(28x)와 반도체 칩(11a)의 범프(32)의 접합에 관계되는 평탄도(coplanarity)를 작게 할 수 있다. 이것에 의해, 제 4 배선 패턴(28c)의 접속부(28x)와 반도체 칩(11a)의 범프(32)의 접합 불량(브리지(bridge)나 오픈(open) 등) 발생이 방지된다.
(제 2 실시예)
도 7 내지 도 10은 본 발명의 제 2 실시예의 전자 부품 실장 구조의 제조 방법을 나타내는 부분 단면도이다. 제 2 실시예가 제 1 실시예와 다른 점은, 반도체 칩(11)의 배면에 다이 어태치재(18)를 특별히 형성하지 않고, 반도체 칩(11)이 실장되는 층간절연막에 점착성을 부여함으로써, 반도체 칩을 층간절연막 위에 접착하는 것에 있다. 또한, 제 1 실시예와 동일한 공정에 대해서는, 그 상세한 설명을 생략한다. 또한, 도 7 내지 도 10에 있어서, 도 2 내지 도 6과 동일한 요소에 대해서는 동일 부호를 첨부하여 그 설명을 생략한다.
본 발명의 제 2 실시예의 전자 부품 실장 구조의 제조 방법은, 우선, 도 7의 (a)에 나타낸 바와 같이, 제 1 실시예와 동일한 방법에 의해, 도 2의 (c)와 동일한 구조체를 얻는다. 즉, 소자 형성면이 마스크재(16)로 피복되어 있는 동시에, 배면이 연삭되어 두께가 50㎛ 이하, 적합하게는 10∼15㎛로 박형화된 실리콘 웨이퍼(10)를 얻는다. 또한, 본 실시예에서는 실리콘 웨이퍼(10)의 배면에는 다이 어태치재가 형성되어 있지 않다.
이어서, 도 7의 (b)에 나타낸 바와 같이, 실리콘 웨이퍼(10)의 배면(연삭면)을 다이싱 테이프(22)에 접착시킨다. 그 후, 도 7의 (c)에 나타낸 바와 같이, 다이싱 블레이드(19)를 구비한 다이싱 소에 의해 실리콘 웨이퍼(10)를 다이싱한다. 이어서, 도 7의 (d)에 나타낸 바와 같이, 다이싱 테이프(22)로부터 반도체 칩(11)을 픽업함으로써, 개편화된 복수의 반도체 칩(11)을 얻는다.
이어서, 도 8의 (a)에 나타낸 바와 같이, 제 1 실시예와 동일한 방법에 의해, 제 1 배선 패턴(28)을 구비한 베이스 기판(24) 위에 제 1 층간절연막(30), 제1 비어 홀(30x) 및 제 2 배선 패턴(28a)을 형성한다.
이어서, 마찬가지로 도 8의 (a)에 나타낸 바와 같이, 제 2 배선 패턴(28a) 위에 수지 필름을 적층하여, 열처리를 하지 않고 제 2 층간절연막(30a)으로 한다. 제 2 실시예에서는, 제 2 층간절연막(30a)으로서 미경화의 상태일 때에는 점착성(tacky property)을 갖는 수지 필름을 사용한다. 이러한 수지 필름의 재료로서는, 에폭시계 수지, 폴리이미드계 열경화 수지, 폴리페닐렌계 열경화 수지 등을 사용할 수 있다. 이렇게 하여, 제 2 배선 패턴(28a) 위에 점착성을 갖는 제 2 층간절연막(30a)이 형성된다. 그 후, 제 2 배선 패턴(28a) 위의 제 2 층간절연막(30a)의 소정부를 개구하여 제 2 비어 홀(30y)을 형성한다.
이어서, 도 8의 (b)에 나타낸 바와 같이, 상술한 반도체 칩(11)의 배면을 점착성을 갖는 제 2 층간절연막(30a) 위에 접착시킨다. 즉, 반도체 칩(11)은 그 접속 단자(12)가 상측으로 된 상태에서 실장된다. 이어서, 제 2 층간절연막(수지 필름)(30a)을 150℃ 정도의 온도에서 열처리하여 경화시킴으로써 반도체 칩(11)이 제 2 층간절연막(30a) 위에 고착된다. 제 2 실시예에서는, 반도체 칩(11)의 소자 형성면이 마스크재(16)로 피복된 상태에서 그 배면이 제 2 층간절연막(30a) 위에 고착된다.
그 후, 도 8의 (c)에 나타낸 바와 같이, 반도체 칩(11) 위의 마스크재(16) 및 제 2 층간절연막(30a) 위에 무전해 도금에 의해 시드 Cu막(27)을 형성한다. 이어서, 시드 Cu막(27) 위에 제 3 배선 패턴이 형성되는 부분에 개구부(36a)를 갖는 레지스트막(36)을 포토리소그래피에 의해 형성한다.
이어서, 도 9의 (a)에 나타낸 바와 같이, 시드 Cu막(27)을 도금 급전층에 이용한 전해 도금에 의해, 레지스트막(36)을 마스크로 하여 Cu막 패턴(35)을 형성한 후, 레지스트막(36)을 제거한다.
이어서, 도 9의 (b)에 나타낸 바와 같이, Cu막 패턴(35)을 마스크로 하여 시드 Cu막(27)을 에칭함으로써 제 3 배선 패턴(28b)으로 한다. 이 때, 제 3 배선 패턴(28b)은, 제 1 실시예와 동일하게, 반도체 칩(11)의 두께와 대략 동일한 막 두께로 형성된다. 그 후, 반도체 칩(11)으로부터 마스크재(16)가 제거된다.
상기한 도 8의 (c) 내지 도 9의 (b)의 공정에서는, 반도체 칩(11)의 소자 형성면이 마스크재(16)로 피복된 상태에서 실행되기 때문에, 시드 Cu막(27)을 에칭하는 공정 등에 의해 반도체 칩(11)의 소자 형성면에 손상을 줄 우려는 없다.
이렇게 하여, 제 1 실시예와 동일하게, 제 2 층간절연막(30a) 위에서의 제 3 배선 패턴(28b)의 비형성부에 반도체 칩(11)이 실장되는 동시에, 반도체 칩(11)의 상면과 제 3 배선 패턴(28b)의 상면은 대략 동일한 높이로 된다. 제 2 실시예에서는, 상술한 바와 같이, 반도체 칩(11)이 실장된 후에, 제 2 층간절연막(30a) 위에서의 반도체 칩(11)의 실장 영역 이외의 부분에 제 3 배선 패턴(28b)이 형성된다.
이어서, 도 9의 (c)에 나타낸 바와 같이, 제 1 실시예의 도 4의 (c) 내지 도 5의 (a)에 따른 공정의 방법과 동일한 방법에 의해, 반도체 칩(11) 및 제 3 배선 패턴(28b)을 피복하는 제 3 층간절연막(30b)을 형성한 후에, 반도체 칩(11)의 접속 단자(12) 등을 노출시키는 제 3 비어 홀(30z)을 형성한다.
이어서, 도 10에 나타낸 바와 같이, 제 1 실시예의 도 5의 (b) 내지 도 6에따른 공정의 방법과 동일한 방법에 의해, 반도체 칩(11)의 접속 단자(12) 등에 제 3 비어 홀(30z)을 통하여 접속된 제 4 배선 패턴(28c)을 제 3 층간절연막(30b) 위에 형성한다. 이어서, 제 4 배선 패턴(28c) 위에 그 접속부(28x)를 노출시키는 개구부(31a)를 갖는 솔더 레지스트막(31)을 형성한다. 그 후, 범프(32)를 갖는 반도체 칩(11x)의 범프(32)를 제 4 배선 패턴(28c)의 접속부(28x)에 플립칩 접합한다.
이것에 의해, 제 2 실시예의 반도체 장치(1a)(전자 부품 실장 구조)가 완성된다.
또한, 제 2 실시예에 있어서도, 도 9의 (c)의 공정 후에, 제 3 층간절연막(30b) 위에 반도체 칩(11)을 실장하고, 이어서 제 3 배선 패턴(28b)과 동일한 제 4 배선 패턴(28c)을 형성함으로써, 반도체 칩(11)을 내장한 층간절연막을 다층화하여 형성하여, 복수의 반도체 칩이 상호 접속된 형태로 할 수도 있다.
제 2 실시예의 반도체 장치(1a)는 제 1 실시예와 동일한 효과를 나타낸다. 또한, 제 2 실시예에서는 실리콘 웨이퍼(10)의 배면에 다이 어태치재를 형성하는 공정을 생략할 수 있기 때문에, 제 1 실시예보다 제조 비용을 저감시킬 수 있다.
또한, 다이 어태치재를 생략함으로써, 반도체 칩(11)의 두께만을 고려하여 제 3 배선 패턴(28b)의 막 두께를 설정할 수 있기 때문에, 제 3 배선 패턴(28b)의 막 두께가 불필요하게 두꺼워지지 않는다.
(제 3 실시예)
도 11 및 도 12는 본 발명의 제 3 실시예의 전자 부품 실장 구조의 제조 방법을 나타내는 부분 단면도이다. 제 3 실시예가 제 1 실시예와 다른 점은, 반도체칩(11)의 배면에 다이 어태치재를 형성하지 않고, 다이싱 테이프로서 점착재를 함유하는 것을 사용하여, 다이싱 테이프로부터 반도체 칩(11)을 픽업할 때에 반도체 칩(11)의 배면에 점착재가 전사(轉寫)되도록 한 것에 있다. 또한, 제 1 및 제 2 실시예와 동일한 공정에 대해서는, 그 상세한 설명을 생략한다. 또한, 도 11 및 도 12에 있어서, 도 2 내지 도 10과 동일한 요소에 대해서는 동일 부호를 첨부하여 그 설명을 생략한다.
제 3 실시예의 전자 부품 실장 구조의 제조 방법은, 도 11의 (a)에 나타낸 바와 같이, 우선, 제 1 실시예와 동일한 방법에 의해, 제 1 실시예의 도 2의 (c)와 동일하게 소자 형성면이 마스크재(16)로 피복되고, 박형화된 실리콘 웨이퍼(10)를 얻는다.
그 후, 도 11의 (b)에 나타낸 바와 같이, 외부 프레임(20)에 고정된 다이싱 테이프(22a)를 준비한다. 제 3 실시예에서 사용되는 다이싱 테이프(22a)는, 다이싱 테이프(22a)에 점착되는 실리콘 웨이퍼(10)의 배면에 점착재를 전사할 수 있는 기능을 갖고 있다. 이러한 다이싱 테이프(22a)로서는, 예를 들어, 린텍사(Lintec Corporation) 제조의 「LE5000」을 사용할 수 있다.
이어서, 도 11의 (c)에 나타낸 바와 같이, 제 1 실시예와 동일한 방법에 의해, 실리콘 웨이퍼(10)의 배면을 다이싱 테이프(22a)에 임시 접착시키고, 다이싱 블레이드(19)를 구비한 다이싱 소에 의해 실리콘 웨이퍼(10)를 다이싱한다.
이어서, 도 11의 (d)에 나타낸 바와 같이, 다이싱 테이프(22a)로부터 반도체 칩(11)을 픽업하여 개편화된 복수의 반도체 칩(11)을 얻는다. 이 때, 반도체칩(11)의 배면에는 다이싱 테이프(22a)에 함유되는 점착재(18a)가 전사되어 남겨진다.
이어서, 도 12의 (a)에 나타낸 바와 같이, 제 2 실시예의 도 8의 (a)의 배선 기판과 동일한 구조에서, 제 2 층간절연막(30a)이 점착성을 구비하고 있지 않은 것을 준비한다. 이어서, 상기한 반도체 칩(11)의 점착재(18a)의 면을 제 2 층간절연막(30a)의 실장 영역에 접착시킨다.
이어서, 제 2 실시예의 도 8의 (c) 내지 도 10의 공정과 동일한 공정을 수행함으로써, 도 12의 (b)에 나타낸 바와 같이, 제 3 실시예의 반도체 장치(1b)(전자 부품 실장 구조)가 완성된다.
또한, 제 3 실시예에서는 제 2 실시예와 같이 반도체 칩(11)을 실장한 후에, 제 3 배선 패턴(28b)을 형성하도록 했지만, 제 1 실시예와 같이 제 3 배선 패턴(28b)을 형성하고, 그 후에, 반도체 칩(11) 위의 마스크재(16)를 제거하고 나서 반도체 칩(11)을 실장하도록 할 수도 있다. 이 경우, 반도체 칩(11)이 실장된 시점에서는, 제 1 실시예의 도 4와 동일한 상태로 된다.
제 3 실시예의 반도체 장치(1b)는 제 1 실시예와 동일한 효과를 나타내는 동시에, 제 2 실시예와 동일하게 실리콘 웨이퍼(10)의 배면에 특별히 다이 어태치재(18)를 형성할 필요가 없기 때문에, 제조 비용을 저감시킬 수 있다.
제 3 실시예에서도, 제 1 또는 제 2 실시예와 동일한 각종 변형이나 변경을 행할 수 있다.
(기타 실시예)
제 1 내지 제 3 실시예에서는, 반도체 칩이 실장되는 층간절연막(제 2 층간절연막(30a)으로 예시)과 동일한 막 위에 형성되는 배선 패턴(제 3 배선 패턴(28b)으로 예시)은 반도체 칩의 두께에 맞춘 막 두께로 형성되는 반면, 그 이외의 배선 패턴은 배선 저항 등을 고려한 막 두께로 설정된다.
따라서, 제 1 내지 제 3 실시예에서는, 반도체 칩이 실장되는 층간절연막 위에 형성되는 배선 패턴의 막 두께와 다른 층간절연막 위에 형성되는 배선 패턴의 막 두께는 다른 경우가 있다.
제 1 내지 제 3 실시예에 있어서, 반도체 칩의 두께를 충분히 얇게 할 수 있을 경우(10㎛ 정도), 배선 기판 위에 적층되는 복수의 배선 패턴 사이에서 그들의 막 두께를 동일하게 한 형태로 할 수도 있다.
상술한 바와 같이, 본 발명에서는 피실장체의 전자 부품이 실장되는 영역을 제외한 부분에 배선 패턴이 형성된 후, 피실장체의 실장 영역에 전자 부품이 실장된다. 그 후, 전자 부품과 배선 패턴을 피복하는 절연막이 형성된다. 적합하게는, 전자 부품의 상면과 배선 패턴의 상면이 대략 동일한 높이로 되도록 형성된다.
이것에 의해, 전자 부품 및 배선 패턴을 피복하는 절연막은 전체에 걸쳐 평탄화되어 형성되기 때문에, 절연막 위에 상측 배선 패턴을 형성할 경우, 포토리소그래피에 관계되는 포커스 마진을 향상시킬 수 있다. 이 때문에, 전자 부품의 위쪽에 필요한 상측 배선 패턴을 양호한 정밀도로 형성할 수 있게 된다.
또한, 상측 배선 패턴에도 단차가 생기지 않게 되기 때문에, 반도체 칩의 범프를 상측 배선 패턴에 접합할 때의 접합의 신뢰성을 향상시킬 수 있다.

Claims (13)

  1. 전자 부품이 실장되는 피(被)실장체 위의 실장 영역을 제외한 부분에 배선 패턴을 형성하는 공정과,
    상기 피실장체의 실장 영역에 상기 전자 부품을 상기 전자 부품의 접속 단자가 형성된 면을 상향으로 하여 실장하는 공정과,
    상기 전자 부품 및 상기 배선 패턴을 피복하는 절연막을 형성하는 공정을 갖는 것을 특징으로 하는 전자 부품 실장 구조의 제조 방법.
  2. 전자 부품이 실장되는 피실장체 위의 실장 영역에, 상기 전자 부품을 상기 전자 부품의 접속 단자가 형성된 면을 상향으로 하여 실장하는 공정과,
    상기 피실장체 위의 실장 영역을 제외한 부분에 배선 패턴을 형성하는 공정과,
    상기 전자 부품 및 상기 배선 패턴을 피복하는 절연막을 형성하는 공정을 갖는 것을 특징으로 하는 전자 부품 실장 구조의 제조 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 절연막을 형성하는 공정 후에,
    상기 전자 부품의 접속 단자 및 상기 배선 패턴 위의 상기 절연막에 비어 홀을 형성하는 공정과,
    상기 절연막 위에, 상기 전자 부품의 접속 단자 및 상기 배선 패턴에 상기 비어 홀을 통하여 전기적으로 접속되는 상측 배선 패턴을 형성하는 공정을 더 갖는 것을 특징으로 하는 전자 부품 실장 구조의 제조 방법.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 전자 부품의 상면과 상기 배선 패턴의 상면은 대략 동일한 높이로 되도록 형성되고, 또한, 상기 절연막은 평탄화되어 형성되는 것을 특징으로 하는 전자 부품 실장 구조의 제조 방법.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 피실장체는 절연성의 베이스 기판, 또는 베이스 기판의 위 또는 위쪽에 형성된 절연막인 것을 특징으로 하는 전자 부품 실장 구조의 제조 방법.
  6. 제 2 항에 있어서,
    상기 피실장체는 베이스 기판의 위 또는 위쪽에 형성된 절연막으로서, 상기 절연막은 미경화(未硬化) 상태일 때에 점착성을 갖는 수지막으로 이루어지고,
    상기 전자 부품을 실장하는 공정은 상기 점착성을 갖는 수지막 위에 상기 전자 부품을 접착시키는 공정을 포함하고,
    또한, 상기 전자 부품을 실장하는 공정 후로서, 상기 배선 패턴을 형성하는 공정 전에, 상기 수지막을 열처리하여 경화시키는 공정을 더 갖는 것을 특징으로하는 전자 부품 실장 구조의 제조 방법.
  7. 제 1 항에 있어서,
    상기 전자 부품은 소정 소자가 형성된 웨이퍼의 배면(背面)이 점착재를 전사할 수 있는 다이싱 테이프에 점착된 상태로 다이싱되어 개편화(個片化)된 것으로서, 상기 전자 부품이 상기 다이싱 테이프로부터 박리된 후에, 상기 전자 부품의 배면에는 상기 다이싱 테이프로부터 전사된 점착재가 남겨져 있고,
    상기 전자 부품을 실장하는 공정은 상기 전자 부품의 배면을 상기 점착재를 통하여 피실장체에 접착시키는 공정인 것을 특징으로 하는 전자 부품 실장 구조의 제조 방법.
  8. 제 1 항에 있어서,
    상기 전자 부품은 두께가 50㎛ 정도 이하인 반도체 칩인 것을 특징으로 하는 전자 부품 실장 구조의 제조 방법.
  9. 전자 부품이 실장되는 절연성의 피실장체와,
    상기 피실장체 위의 실장 영역에 상기 전자 부품의 접속 단자의 면이 상향으로 되어 실장된 상기 전자 부품과,
    상기 피실장체 위에서의 상기 전자 부품의 실장 영역 이외의 부분에 형성된 배선 패턴과,
    상기 전자 부품과 상기 배선 패턴을 피복하는 절연막을 갖는 것을 특징으로 하는 전자 부품 실장 구조.
  10. 제 9 항에 있어서,
    상기 전자 부품의 접속 단자 및 배선 패턴 위의 상기 절연막의 소정부에 형성된 비어 홀과,
    상기 절연막 위에 형성되고, 또한, 상기 전자 부품의 접속 단자 및 상기 배선 패턴에 상기 비어 홀을 통하여 접속된 상측 배선 패턴을 더 갖는 것을 특징으로 하는 전자 부품 실장 구조.
  11. 제 9 항에 있어서,
    상기 전자 부품의 상면과 배선 패턴의 상면은 대략 동일한 높이로 조정되어 있고, 또한, 상기 절연막의 상면은 평탄화되어 있는 것을 특징으로 하는 전자 부품 실장 구조.
  12. 제 9 항에 있어서,
    상기 피실장체는 절연성의 베이스 기판, 또는 베이스 기판의 위 또는 위쪽에 형성된 절연막인 것을 특징으로 하는 전자 부품 실장 구조.
  13. 제 9 항에 있어서,
    상기 전자 부품은 두께가 50㎛ 정도 이하인 반도체 칩인 것을 특징으로 하는 전자 부품 실장 구조.
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