KR20040014432A - 일체식 열 싱크 및 복합 층을 구비한 초소형 전자 패키지 - Google Patents

일체식 열 싱크 및 복합 층을 구비한 초소형 전자 패키지 Download PDF

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KR20040014432A
KR20040014432A KR10-2003-7007506A KR20037007506A KR20040014432A KR 20040014432 A KR20040014432 A KR 20040014432A KR 20037007506 A KR20037007506 A KR 20037007506A KR 20040014432 A KR20040014432 A KR 20040014432A
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microelectronic
sealing material
microelectronic package
heat sink
over
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KR10-2003-7007506A
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헤나오마리아브이.
뮤자오-천
마큉
뷰쿼트
토울스티븐엔.
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인텔 코오퍼레이션
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Abstract

초소형 전자 패키지를 제조하는 기술로서, 열 스프레더 상에 적어도 하나의 초소형 전자 다이를 부착시키고, 열 스프레더 상에서 초소형 전자 다이를 밀봉하며, 열 스프레더와 접하는 초소형 전자 패키지 코어를 더 포함할 수도 있는데, 이 경우 초소형 전자 다이는 초소형 전자 패키지 코어에 형성된 적어도 하나의 개구부 내에 놓여진다. 밀봉 이후, 복합 층은 초소형 전자 다이와 전기적 접속부를 형성하도록 제작될 수도 있다.

Description

일체식 열 싱크 및 복합 층을 구비한 초소형 전자 패키지{MICROELECTRONIC PACKAGE HAVING AN INTEGRATED HEAT SINK AND BUILD-UP LAYERS}
집적회로 부품의 성능을 높이고 비용을 절감하며 보다 소형화시키는 것과, 집적회로의 패키징 밀도(packaging density)를 높이는 것이 컴퓨터 산업의 목표로 되어 있다. 이러한 목표가 달성될수록, 초소형 전자 다이는 더 작아진다. 물론, 패키징 밀도를 높이기 위해서는, 전체 초소형 전자 다이 패키지가 초소형 전자 다이 자체의 크기와 동일하거나 이보다 약간만 커야한다(약 10% 내지 30%). 그러한 초소형 전자 다이 패키징은 "칩 스케일 패키징(chip scale packaging)" 또는 "CSP"로 불린다.
도27에 도시된 바와 같이, 실재의 CSP에서는 초소형 전자 다이(202)의 활성 표면(204)에 복합 층(build-up layer)이 직접 제조된다. 복합 층은 초소형 전자 다이 활성 표면(204)상에 배치되는 유전체 층(206)을 포함할 수도 있다. 전도성트레이스(trace)(208)가 유전체 층(206)상에 형성될 수도 있으며, 이 경우 각 전도성 트레이스(208)의 일부분이 활성 표면(204)상의 적어도 하나의 접점(212)과 접촉한다. 외부 부품(도시 생략)과의 접촉을 위한 땜납 볼(solder ball) 또는 전도성 핀과 같은 외부 접점이 적어도 하나의 전도성 트레이스(208)와 전기적으로 접촉하도록 형성될 수도 있다. 도27에 예시된 외부 접점은, 유전체 층(206)상에서 땜납 마스크 재료(216)에 의해 둘러싸인 땜납 볼(214)이다. 그러나, 그러한 실재의 CSP에 있어서, 초소형 전자 다이의 활성 표면(204)에 의해 제공되는 표면적은 일반적으로, 특정 종류의 초소형 전자 다이[예컨대, 로직(logic)]에 대하여 외부 부품(도시 생략)을 접촉시키는데 필요한 모든 외부 접점을 위한 충분한 표면을 제공하지 않는다.
기판(충분한 강성의 재료)이나 가요성 부품(충분한 유연성의 재료)과 같은 삽입물을 사용하여 추가의 표면적을 제공할 수 있다. 도28은 기판 삽입물(222)을 예시하고 있으며, 여기서 기판 삽입물(222)은 작은 땜납 볼(228)을 통해 기판 삽입물(222)의 제1 표면(226)에 전기적 접촉상태로 부착되어 있는 초소형 전자 다이(224)를 갖고 있다. 작은 땜납 볼(228)은 초소형 전자 다이(224)상의 접점(232)과 기판 삽입물의 제1 표면(226)상의 전도성 트레이스(234) 사이에서 연장된다. 전도성 트레이스(234)는 기판 삽입물(222)을 관통하는 바이어스(242)를 통해 기판 삽입물(222)의 제2 표면(238)상의 본드 패드(236)와 불연속 전기 접촉 상태에 있게 된다. 외부 접점(244)(땜납 볼로 도시됨)은 본드 패드(236)상에 형성된다. 외부 접점(244)은 초소형 전자 다이(224)와 외부 전기 시스템(도시 생략)사이의 전기적 소통에 이용된다.
기판 삽입물(222)을 사용하려면 다수의 공정 단계가 필요하다. 이러한 공정 단계들은 패키지의 비용을 상승시킨다. 또한, 작은 땜납 볼(228)을 사용하면, 이들 작은 땜납 볼(228) 사이에 단락이 발생하거나, 오염을 방지하고 기계적 안정도를 제공하기 위해 초소형 전자 다이(224)와 기판 삽입물(222) 사이에 내부 충전재료를 삽입하는데 어려움이 있는 등의 여러 문제점을 갖는다. 더욱이, 현재 상용되고 있는 패키지는, 랜드사이드(land-side) 커패시터가 너무 높은 인덕턴스를 갖도록 만드는 기판 삽입물(222)의 두께로 인해 다른 초소형 전자 다이(224)를 위한 전력 송출 요건을 만족시키지 못할 수도 있다.
도29는 가요성 부품 삽입물(252)을 예시하며, 여기서 초소형 전자 다이(256)의 활성 표면(254)은 접착 층(262)에 의해 가요성 부품 삽입물(252)의 제1 표면(258)에 부착된다. 초소형 전자 다이(256)는 밀봉(encapsulation) 재료(264) 내에 밀봉된다. 초소형 전자 다이의 활성 표면(254)상의 접점(266)까지, 그리고 가요성 부품 삽입물(252) 내부에 존재하는 선택 금속 패드(268)까지, 가요성 부품 삽입물(252)을 통한 레이저 제거에 의해 가요성 부품 삽입물(252)에 개구부가 형성된다. 가요성 부품 삽입물(252)의 제2 표면(272)의 위와 개구부의 내부에 전도성 재료 층이 형성된다. 전도성 재료 층은 표준 포토마스크/에칭 공정에 의해 패턴화되어, 전도성 바이어스(274)와 전도성 트레이스(276)를 형성한다. 전도성 트레이스(276)상에 외부 접점이 형성된다[전도성 트레이스(276)에 근접한 땜납 마스크 재료(282)에 의해 둘러싸인 땜납 볼(248)로 도시됨].
가요성 부품 삽입물(252)을 사용하려면, 가요성 부품 삽입물(252)을 형성하는 재료 층들을 접착하는 단계와, 가요성 부품 삽입물(252)을 초소형 전자 다이(256)에 접착하는 단계를 필요로 한다. 이러한 접착 공정은 비교적 난해하며 패키지의 비용을 증가시킨다. 더욱이, 이러한 패키지는 신뢰도가 떨어지는 것으로 알려져 있다.
그러므로, 전술한 문제점들을 극복하기 위하여, CSP 분야에 필요한 트레이스를 형성하도록 추가의 표면을 제공하는 새로운 장치와 방법을 개발하는 것이 필요하다.
본 발명은 초소형 전자 패키지(microelectronic package)를 제조하기 위한 장치 및 방법에 관한 것이다. 더 상세하게는, 본 발명은 하나 이상의 초소형 전자 다이(microelectronic die)를 열 스프레더(heat spreader)에 부착시키고 이 열 스프레더 상에서 초소형 전자 다이를 밀봉하는 제조 기술에 관한 것이다.
본 명세서는 청구범위에서 본 발명을 상세하고도 명백하게 청구하지만, 본 발명의 이점은 첨부 도면과 관련하여 본 발명의 하기의 설명으로부터 보다 용이하게 확인될 수 있다.
도1 내지 도4는 본 발명에 따른 초소형 전자 구조물을 형성하는 방법의 단계들을 예시하는 측단면도이다.
도5 내지 도11은 본 발명에 따른 다른 실시예의 초소형 전자 구조물을 제조하는 실시예를 예시하는 측단면도이다.
도12 내지 도19는 본 발명에 따른 초소형 전자 구조물 상에 복합 층을 제조하는 방법의 측단면도이다.
도20 및 도21은 본 발명에 따른 또 다른 실시예의 초소형 전자 구조물을 제조하는 실시예의 측단면도이다.
도22 및 도23은 본 발명에 따른 초소형 전자 패키지 코어를 구비하는 초소형 전자 패키지의 측단면도이다.
도24는 본 발명에 따른 다중 칩 모듈의 측단면도이다.
도25 및 도26은 본 발명에 따른 초소형 전자 패키지 코어를 구비하지 않는 초소형 전자 패키지의 측단면도이다.
도27은 종래 기술의 초소형 전자 장치의 실재 CSP의 단면도이다.
도28은 종래 기술의 기판 삽입물을 이용하는 초소형 전자 장치의 CSP의 단면도이다.
도29는 종래 기술의 가요성 부품 삽입물을 이용하는 초소형 전자 장치의 CSP의 단면도이다.
이하의 설명에 있어서는, 본 발명의 특정 실시예들을 예시하는 첨부의 도면을 참조한다. 이들 실시예는 당업자가 본 발명을 실시할 수 있을 정도로 충분히 상세하게 기재된다. 본 발명의 다양한 실시예들이 서로 상이하다고 해서 반드시 서로 배타적인 것은 아니다. 예를 들면, 하나의 실시예와 관련하여 설명된 특정 형태, 구조 또는 특징이 본 발명의 요지를 벗어나지 않으면서 다른 실시예에 포함될 수도 있다. 또한, 개시되는 각각의 실시예에 있어서의 개개의 구성요소들의 위치나 배열은 본 발명의 요지를 벗어나지 않으면서 변경될 수도 있다. 그러므로, 하기의 상세한 설명은 본 발명을 제한하려는 것이 아니며, 본 발명의 범위는 첨부의 청구범위, 및 이 청구범위에 대한 모든 범위의 등가물에 의해서만 한정된다.도면에 있어서, 동일 부호는 전체 도면에 걸쳐 거의 동일하거나 유사한 구성을 나타낸다.
본 발명은, 하나 이상의 초소형 전자 다이를 열 스프레더 상에 부착시키고 이 열 스프레더 상에서 초소형 전자 다이를 밀봉하는 초소형 전자 패키지 제조 기술을 포함한다. 본 발명은 열 스프레더와 접하는 초소형 전자 패키지 코어를 더 포함하며, 여기서 초소형 전자 다이는 초소형 전자 패키지 코어 내의 하나 이상의 개구부 내에 놓여지며, 밀봉 재료는 초소형 전자 다이를 개구부 내에서 고정시킨다. 밀봉 이후, 복합 층이 초소형 전자 다이와의 전기적 접속부를 형성하도록 제조될 수도 있다.
도1 내지 도4는 초소형 전자 구조물을 제조하기 위한 방법의 단계를 예시한다. 도1에 도시된 바와 같이, 대략 평면인 열 싱크(heat sink; 102)가 준비된다. 열 싱크(102)는 높은 열전도성 재료로 이루어지는 것이 바람직하며, 이러한 재료로는 예컨대, 구리, 구리 합금, 몰리브덴, 몰리브덴 합금, 알루미늄, 알루미늄 합금 등의 금속이 있지만 이들로 제한되는 것은 아니다. 또한, 열 싱크(102)(열 스프레더로도 칭함)의 제조에 사용되는 재료로, 예컨대 AlSiC, AlN 등의 열전도성 세라믹 재료를 이용할 수도 있지만 이들로 제한되는 것은 아니다. 열 스프레더(102)는 열 파이프나 열 싱크 내부의 다수의 소형 열 파이프와 같은 보다 복잡한 장치로 이루어질 수도 있다.
도2에 도시된 바와 같이, 접착 층(104)(바람직하게는 열전도성)이 열 싱크(102)상에 패턴화된다. 접착 층(104)은, 은 또는 알루미늄 질화물과 같은 열전도성 미립자 재료로 충전된 수지 또는 에폭시 재료로 이루어질 수도 있다. 또한, 접착 층(104)은 융해온도가 낮은 금속과 금속 합금(예컨대, 땜납 재료) 등으로 이루어질 수도 있다.
도3에 도시된 바와 같이, 적어도 하나의 초소형 전자 다이(106)의 배면(110)은 접착 층(104)상에 위치되어 열 싱크(102)에 부착된다. 바람직하게는, 접착 층(104)은 초소형 전자 다이(106)와 근사한 크기로 패턴화된다. 초소형 전자 다이(106)는 로직(CPU), 메모리(DRAM, SRAM, SDRAM 등), 콘트롤러(칩 세트), 커패시터, 레지스터, 인덕터 등을 포함하는 공지의 능동 또는 수동 초소형 전자 장치일 수 있지만, 이들로 제한되는 것은 아니다. 초소형 전자 다이(106)는 사용 전에 불량 다이를 제거하기 위하여 전기적으로 및/또는 다른 방법으로 검사되는 것이 바람직하다.
도4에 도시된 바와 같이, 열 싱크(102)와 초소형 전자 다이(106) 위에는, 플라스틱, 수지, 에폭시, 엘라스토머(예컨대, 고무) 재료 등의 유전체 밀봉 재료(108)가 증착된다. 유전체 밀봉 재료(108)는 대략 평면인 상부 표면(12)을 형성하고 충전하기 위하여 충분한 점성을 갖도록 선택되어야 한다.
도5 내지 도11은 다른 실시예의 초소형 전자 구조물을 제조하는 실시예를 예시한다. 도5에 도시된 바와 같이, 대략 평면인 열 싱크(102)가 준비된다. 도6에 도시된 바와 같이, 접착 층(104)(바람직하게는 열전도성)이 열 싱크(102)상에 패턴화된다. 도7에 도시된 바와 같이, 적어도 하나의 초소형 전자 다이(106)의 배면(110)은 접착 층(104)상에 위치되어 열 싱크(102)에 부착된다.
도8 및 도9는 본 실시예의 초소형 전자 장치를 제조하는데 사용되는 초소형 전자 패키지 코어(112)를 예시한다. 초소형 전자 패키지 코어(112)는 대략 평면인 재료를 포함하는 것이 바람직하다. 초소형 전자 패키지 코어(112)를 제조하는데 사용되는 재료는, 비스말레이미드 트리아진(Bismaleimide Triazine; "BT") 수지 기재 적층 재료, FR4 적층 재료(방염 유리/에폭시 재료), 다양한 폴리이미드 적층 재료, 세라믹 재료, 금속 재료(예컨대, 구리) 등을 포함할 수 있지만, 이들로 제한되지는 않는다. 초소형 전자 패키지 코어(112)는, 초소형 전자 패키지 코어(112)의 제1 표면(116)으로부터 초소형 전자 패키지 코어(112)의 대향의 제2 표면(118)을 관통하는 하나 이상의 개구부(114)를 구비한다. 도9에 도시된 바와 같이, 개구부(114)는 직사각형/정사각형(114a), 모서리가 둥근 직사각형/정사각형(114b), 및 원형(114c)을 포함하는 임의의 형상과 크기로 이루어질 수 있지만, 이들로 제한되지는 않는다. 개구부(114)의 크기와 형상에 대한 유일한 제약은, 대응하는 초소형 전자 다이를 내부에 수용할 수 있는 적당한 크기와 형상을 가져야 한다는 것이다.
도10에 도시된 바와 같이, 초소형 전자 패키지 코어의 제2 표면(118)은 열 스프레더(102)상에 놓여진다. 개구부(114) 내에 초소형 전자 다이(106)가 놓이도록 개구부(114)가 위치된다. 그 다음에, 도11에 도시된 바와 같이, (활성 표면(124)을 덮도록) 초소형 전자 다이(106) 위에, (제1 표면(116)을 덮도록) 초소형 전자 패키지 코어(112) 위에, 그리고 초소형 전자 다이(106)에 의해 점유되지 않은 개구부(114)의 부분 위에 유전체 밀봉 재료(108)가 증착된다. 유전체 밀봉재료(108)는 초소형 전자 패키지 코어(112) 내에 초소형 전자 다이(106)를 고정시키고 이후의 복합 층의 형성을 위한 표면적을 제공한다.
도12는 초소형 전자 패키지 코어(112) 내에서 유전체 밀봉 재료(108)에 의해 밀봉된 단일의 초소형 전자 다이(106)를 예시한다. 물론, 초소형 전자 다이(106)의 활성 표면(124)상에는 복수개의 전기 접점(122)이 배치된다. 전기 접점(122)은 초소형 전자 다이(106) 내에서 회로(도시 생략)에 전기적으로 접속된다. 간단 명료한 도시를 위해 4개의 전기 접점(122)만이 도시되었다.
도13에 도시된 바와 같이, 그 다음에, 초소형 전자 다이의 활성 표면(124)을 덮는 유전체 밀봉 재료(108)를 통하여 복수개의 바이어스(126)가 형성된다. 복수개의 바이어스(126)는 레이저 드릴링(laser drilling)에 의해 형성되는 것이 바람직하지만, 포토리소그래피(photolithography)와 같은 공지의 기술에 의해 형성될 수 있으며, 이들로 제한되는 것은 아니다.
복수개의 전도성 트레이스(128)가 도14에 도시된 바와 같이 유전체 밀봉 재료의 상부 표면(120)에 형성되며, 여기서 복수개의 전도성 트레이스(128) 각각의 부분은 상기 복수개의 바이어스(126) 중의 적어도 하나 내로 연장되어 함께 전기 접점을 형성한다. 복수개의 전도성 트레이스(128)는 구리, 알루미늄 및 이들의 합금과 같은 임의의 적절한 전도성 재료로 제조될 수 있다.
복수개의 전도성 트레이스(128)는 세미-첨가 도금 및 포토리소그래피 기술과 같은 임의의 공지 기술에 의해 형성될 수 있지만, 이들로 제한되는 것은 아니다. 예컨대 세미-첨가 도금 기술은 유전체 밀봉 재료(108) 상에 스퍼터-증착 또는 무전해 증착 금속과 같은 시드 층(seed layer)을 증착하는 단계를 포함한다. 그 후에 저항 층이 시드 층에 패턴화되고, 이 패턴화된 저항 층 내의 개방 영역에 의해 노출된 시드 층에 구리 등의 금속 층이 전해 도금된다. 패턴화된 저항 층이 벗겨지고, 금속 층이 도금되지 않은 시드 층의 부분은 에칭된다. 복수개의 전도성 트레이스(128)를 형성하는 이외의 방법들도 당업자에게 공지되어 있다.
도15에 도시된 바와 같이, 에폭시 수지, 폴리이미드, 비스벤조시클로부텐(bisbenzocyclobutene) 등과 같은 유전체 층(132)은 복수개의 전도성 트레이스(128)와 유전체 밀봉 재료(108) 위에 배치된다. 유전체 층(132)의 형성은 박막 적층, 스핀 코팅, 롤 코팅 및 스프레이 증착과 같은 임의의 공지 방법에 의해 이루어질 수 있지만, 이들로 제한되는 것은 아니다. 본 발명의 유전체 층은 미국 캘리포니아주 산타클라라 소재의 "Ibiden U.S.A. Corp." 및 미국 뉴저지주 파라무스 소재의 "Ajinomoto U.S.A. Inc."로부터 입수 가능한 에폭시 수지로 충전되는 것이 바람직하다.
도16에 도시된 바와 같이, 그 다음에 복수개의 제2 바이어스(134)가 유전체 층(132)을 통해 형성된다. 복수개의 제2 바이어스(134)는 레이저 드릴링에 의해 형성되는 것이 바람직하지만, 공지된 임의의 방법에 의해 형성될 수도 있다.
만일 복수개의 전도성 트레이스(128)가 복수개의 제2 바이어스(134)를 적절한 위치에 위치시킬 수 없거나, 동력 전달, 임피던스의 제어 및 누화의 최소화와 같은 중요한 전기적 성능 요건이 충족될 수 없도록 전달이 제한되는 경우에는, 전도성 트레이스의 다른 부분이 복수개의 제2 바이어스(134)와, 유전체 층(132) 및그 위에 형성된 다른 유전체 층에 형성되고, 다른 복수개의 바이어스가 유전체 층에 형성된다(도14 내지 도16 참조). 유전체 층의 적층과 전도성 트레이스의 형성은, 바이어스가 적절한 위치에 있으며 전기적 성능 요건이 충족될 때까지 반복될 수 있다. 따라서, 단일의 전도성 트레이스의 부분이 다수의 부분으로 형성되고, 상이한 유전체 층에 놓일 수 있다.
복수개의 제2 전도성 트레이스(136)가 형성될 수도 있는데, 여기서 복수개의 제2 전도성 트레이스(136) 각각의 일부분은 상기 복수개의 제2 유전체 층(132) 중의 적어도 하나로 연장된다. 복수개의 제2 전도성 트레이스(136) 각각은 도17에 도시된 바와 같이 랜딩 패드(138)[점선(140)에 의해 구별된 트레이스상의 확장 영역]를 포함한다.
복수개의 제2 전도성 트레이스(136)와 랜딩 패드(138)가 일단 형성되면, 이들은 외부 부품(도시 생략)과의 교통을 위하여, 땜납 범프(bump), 땜납 볼, 핀 등과 같은 전도성 상호 연결부를 형성하는데 이용될 수 있다. 예컨대, 도18에 도시된 바와 같이, 땜납 마스크 재료(142)가 유전체 층(132)과 복수개의 제2 전도성 트레이스(136)와 랜딩 패드(138) 위에 배치될 수 있다. 다수의 바이어스가 그 후 땜납 마스크 재료(142)에 형성되어, 각각의 랜딩 패드(138)의 일부분을 노출시킨다. 도19에 도시된 바와 같이, 땜납 범프와 같은 복수개의 전도성 범프(144)가 리플로우(reflow) 공정을 수반하는 땜납 페이스트의 스크린 인쇄에 의하거나 공지의 도금 기술에 의해 각각의 랜딩 패드(138)의 노출된 부분에 형성될 수 있다. 물론, 도12 내지 도19에 예시된 복합 층 제조기술은 도4에 도시된 초소형 전자 구조에 사용될수도 있다.
도20 및 도21은 본 발명의 다른 실시예를 예시한다. 도20에 도시된 바와 같이, 초소형 전자 패키지 코어(112)는 초소형 전자 다이(106)보다 근소하게 더 두꺼우며, 유전체 밀봉 재료(108)가 초소형 전자 다이(106), 초소형 전자 패키지 코어(112), 및 초소형 전자 다이(106)가 놓여있지 않은 개구부(114)(도10 참조)의 부분들 위에 배치된다. 예컨대, 패키지 코어(112)의 두께는 약 800 ㎛일 수 있으며 초소형 전자 다이의 두께는 약 725 ㎛ 내지 775 ㎛(두께 300 mm의 웨이퍼)일 수 있다. 유전체 밀봉 재료(108)의 상부는, 예컨대 에칭, 그라인딩 또는 화학 기계적 평탄화와 같은 방법을 사용하여 초소형 전자 패키지 코어(112)의 상부 표면까지 제거된다. 이에 따라, 초소형 전자 다이의 활성 표면(124)에 걸쳐 유전체 밀봉 재료(108)의 두께가 거의 균일하게 된다. 이외의 제조 단계들은 도13 내지 도18에 예시된 바와 유사한 방식으로 수행된다.
도22는 초소형 전자 패키지 코어(112) 내에서 유전체 밀봉 재료(108)로 밀봉된 복수개의 초소형 전자 다이(106)를 예시한다. 개개의 초소형 전자 다이(106)는 임의의 유전체 층과 트레이스[복합 층(148)으로 통칭됨] 및 초소형 전자 패키지 코어(112)를 통해 (절단함으로써) 선(146)을 따라 낱개로 되어, 도23에 도시된 바와 같이 하나 이상의 단독적인 초소형 전자 다이 패키지(150)를 형성할 수도 있다. 물론, 복수개의 마이크로 전자 다이(106)는 반드시 낱개로 될 필요는 없으며, 다중 칩 모듈로서 남아있을 수도 있다. 또한, 마이크로 전자 다이(106)는 기능이나 크기가 동일할 필요는 없다. 더욱이, 상이한 크기와 기능을 가질 수도 있는 복수개의 초소형 전자 다이(106)가 초소형 전자 패키지 코어(112)의 단일 개구부 내에서 유전체 밀봉 재료에 의해 밀봉되어, 도24에 도시된 바와 같은 다중 칩 모듈(152)을 형성할 수 있다.
물론, 도1 내지 도4에 도시된 바와 같이, 초소형 전자 패키지 코어(112)는 선택적이다. 따라서, 초소형 전자 다이(106)는 도25에 도시된 바와 같이 유전체 밀봉 재료(108) 내에 단순하게 밀봉될 수도 있다. 그 후, 개개의 초소형 전자 다이(106)는 복합 층(148)과 유전체 밀봉 재료(108)를 통해 (절단함으로써) 선(154)을 따라 낱개로 되어, 도26에 도시된 바와 같이 하나 이상의 단독적인 초소형 전자 다이 패키지(156)를 형성할 수도 있다.
따라서, 본 발명의 상세한 실시예의 기재에 의하면, 첨부의 청구범위에 의해 정의되는 발명은 상기 기재에 개시된 특정의 상세한 내용에 의해 제한되지 않으며, 본 발명의 요지로부터 벗어남이 없이 다양한 변형이 가능함을 이해하여야 한다.

Claims (28)

  1. 열 싱크와,
    활성 표면과, 상기 열 싱크에 인접한 배면을 갖는 하나 이상의 초소형 전자 다이와,
    상기 열 싱크와 상기 초소형 전자 다이의 활성 표면 위에 배치되는 밀봉 재료를 포함하는 것을 특징으로 하는 초소형 전자 패키지.
  2. 제1항에 있어서, 상기 밀봉 재료의 상부 표면 위에 배치되는 복합 층을 더 포함하는 것을 특징으로 하는 초소형 전자 패키지.
  3. 제2항에 있어서, 상기 복합 층은 상기 밀봉 재료의 상부 표면 위에 배치되는 하나 이상의 전도성 트레이스를 포함하며, 상기 하나 이상의 전도성 트레이스의 일부분은 상기 밀봉 재료를 통해 연장되어 상기 하나 이상의 초소형 전자 다이의 활성 표면과 접촉하는 것을 특징으로 하는 초소형 전자 패키지.
  4. 제3항에 있어서, 상기 복합 층은, 밀봉 재료의 상부 표면의 적어도 일부분과 상기 하나 이상의 전도성 트레이스 위에 배치된 하나 이상의 유전체 층과, 상기 하나 이상의 유전체 층을 관통 연장하여 상기 하나 이상의 전도성 트레이스와 접촉하는 하나 이상의 제2 전도성 트레이스를 더 포함하는 것을 특징으로 하는 초소형 전자 패키지.
  5. 제1항에 있어서, 상기 하나 이상의 초소형 전자 다이와 상기 열 싱크 사이에 배치된 열전도성 접착 층을 더 포함하는 것을 특징으로 하는 초소형 전자 패키지.
  6. 초소형 전자 패키지의 제조 방법이며,
    열 싱크를 준비하는 단계와,
    하나 이상의 초소형 전자 다이의 배면을 상기 열 싱크에 인접하게 배치하는 단계와,
    상기 하나 이상의 초소형 전자 다이와 상기 열 싱크 위에 밀봉 재료를 배치하는 단계를 포함하는 것을 특징으로 하는 초소형 전자 패키지의 제조 방법.
  7. 제6항에 있어서, 상기 밀봉 재료의 상부 표면 위에 복합 층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  8. 제7항에 있어서, 상기 복합 층의 형성 단계는, 상기 밀봉 재료의 상부 표면으로부터 상기 하나 이상의 초소형 전자 다이의 활성 표면까지 하나 이상의 바이어스를 형성하는 단계와, 상기 밀봉 재료의 상부 표면 위에 하나 이상의 전도성 트레이스를 배치하는 단계를 포함하며, 상기 하나 이상의 전도성 트레이스의 일부분은 상기 하나 이상의 바이어스를 통해 상기 하나 이상의 초소형 전자 다이의 활성 표면과 접촉하는 것을 특징으로 하는 방법.
  9. 제8항에 있어서, 상기 밀봉 재료의 상부 표면의 적어도 일부분과 상기 하나 이상의 전도성 트레이스 위에 하나 이상의 유전체 층을 배치하는 단계와, 상기 유전체 층을 통해 바이어스를 형성하는 단계와, 상기 유전체 층위에 하나 이상의 제2 전도성 트레이스를 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  10. 열 싱크와,
    제1 표면과 대향의 제2 표면을 구비하고, 상기 제1 표면으로부터 상기 제2 표면까지 연장된 하나 이상의 개구부가 내부에 형성되어 있으며, 상기 제2 표면이 상기 열 싱크와 접하는 초소형 전자 패키지 코어와,
    상기 하나 이상의 초소형 전자 패키지 코어의 개구부 내에서 상기 열 싱크에 인접하게 배치되며, 활성 표면을 갖는 하나 이상의 초소형 전자 다이와,
    상기 초소형 전자 다이 위와 상기 하나 이상의 초소형 전자 패키지 코어의 개구부의 부분 내에 배치되는 밀봉 재료를 포함하는 것을 특징으로 하는 초소형 전자 패키지.
  11. 제10항에 있어서, 상기 밀봉 재료의 상부 표면 위에 배치되는 복합 층을 더 포함하는 것을 특징으로 하는 초소형 전자 패키지.
  12. 제11항에 있어서, 상기 복합 층은 상기 밀봉 재료의 상부 표면 위에 배치되는 하나 이상의 전도성 트레이스를 포함하며, 상기 하나 이상의 전도성 트레이스의 일부분은 상기 밀봉 재료를 통해 연장되어 상기 하나 이상의 초소형 전자 다이의 활성 표면과 접촉하는 것을 특징으로 하는 초소형 전자 패키지.
  13. 제12항에 있어서, 상기 복합 층은, 밀봉 재료의 상부 표면의 적어도 일부분과 상기 하나 이상의 전도성 트레이스 위에 배치된 하나 이상의 유전체 층과, 상기 하나 이상의 유전체 층을 관통 연장하여 상기 하나 이상의 전도성 트레이스와 접촉하는 하나 이상의 제2 전도성 트레이스를 더 포함하는 것을 특징으로 하는 초소형 전자 패키지.
  14. 제11항에 있어서, 상기 밀봉 재료는 상기 초소형 전자 패키지 코어의 제1 표면을 덮는 것을 특징으로 하는 초소형 전자 패키지.
  15. 제10항에 있어서, 상기 초소형 전자 패키지 코어의 두께는 상기 하나 이상의 초소형 전자 다이의 두께보다 두꺼운 것을 특징으로 하는 초소형 전자 패키지.
  16. 제10항에 있어서, 상기 초소형 전자 패키지 코어는 비스말레이미드 트리아진 수지 기재 재료, FR4 재료, 폴리이미드, 세라믹 및 금속으로 이루어지는 군으로부터 선택된 재료인 것을 특징으로 하는 초소형 전자 패키지.
  17. 제10항에 있어서, 상기 하나 이상의 초소형 전자 다이와 상기 열 싱크 사이에 배치된 열전도성 접착 층을 더 포함하는 것을 특징으로 하는 초소형 전자 패키지.
  18. 초소형 전자 패키지의 제조 방법이며,
    열 싱크를 준비하는 단계와,
    하나 이상의 초소형 전자 다이의 배면을 상기 열 싱크에 인접하게 배치하는 단계와,
    초소형 전자 패키지 코어의 제1 표면으로부터 초소형 전자 패키지 코어의 제2 표면까지 연장된 하나 이상의 개구부가 내부에 형성되어 있으며, 상기 하나 이상의 개구부 내에 상기 하나 이상의 초소형 전자 다이가 놓여지는 초소형 전자 패키지 코어를 상기 열 싱크에 인접하게 배치하는 단계와,
    상기 하나 이상의 초소형 전자 다이 위와 상기 하나 이상의 초소형 전자 패키지 코어 개구부의 부분 내에 밀봉 재료를 배치하는 단계를 포함하는 것을 특징으로 하는 초소형 전자 패키지의 제조 방법.
  19. 제18항에 있어서, 상기 밀봉 재료의 상부 표면 위에 복합 층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  20. 제19항에 있어서, 상기 복합 층의 형성 단계는, 상기 밀봉 재료의 상부 표면으로부터 상기 하나 이상의 초소형 전자 다이의 활성 표면까지 하나 이상의 바이어스를 형성하는 단계와, 상기 밀봉 재료의 상부 표면 위에 하나 이상의 전도성 트레이스를 배치하는 단계를 포함하며, 상기 하나 이상의 전도성 트레이스의 일부분은 상기 하나 이상의 바이어스를 통해 상기 초소형 전자 다이의 활성 표면과 접촉하는 것을 특징으로 하는 방법.
  21. 제20항에 있어서, 상기 밀봉 재료의 상부 표면의 적어도 일부분과 상기 하나 이상의 전도성 트레이스 위에 하나 이상의 유전체 층을 배치하는 단계와, 상기 유전체 층을 통해 바이어스를 형성하는 단계와, 상기 유전체 층위에 하나 이상의 제2 전도성 트레이스를 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  22. 제18항에 있어서, 상기 하나 이상의 초소형 전자 다이 위와 상기 하나 이상의 초소형 전자 패키지 코어 개구부의 부분 내에 상기 밀봉 재료를 배치하는 단계는, 상기 하나 이상의 초소형 전자 다이 위와, 상기 하나 이상의 초소형 전자 패키지 코어의 개구부의 부분 내와, 상기 초소형 전자 패키지 코어의 제1 표면 위에 상기 밀봉 재료를 배치하는 단계를 포함하는 것을 특징으로 하는 방법.
  23. 제22항에 있어서, 초소형 전자 패키지 코어를 상기 열 싱크에 인접하게 배치하는 단계는, 상기 하나 이상의 초소형 전자 다이보다 두꺼운 초소형 전자 패키지코어를 상기 열 싱크에 인접하게 배치하는 단계를 포함하는 것을 특징으로 하는 방법.
  24. 제23항에 있어서, 상기 하나 이상의 초소형 전자 다이 위와 상기 하나 이상의 초소형 전자 패키지 코어 개구부의 부분 내에 상기 밀봉 재료를 배치하는 단계는, 상기 하나 이상의 초소형 전자 다이 위와, 상기 하나 이상의 초소형 전자 패키지 코어의 개구부의 부분 내와, 상기 초소형 전자 패키지 코어의 제1 표면 위에 상기 밀봉 재료를 배치하는 단계를 포함하는 것을 특징으로 하는 방법.
  25. 제24항에 있어서, 상기 초소형 전자 패키지 코어 상의 상기 밀봉 재료의 일부분을 제거함으로써, 상기 하나 이상의 초소형 전자 다이 상에 균일한 두께의 밀봉 재료를 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  26. 제25항에 있어서, 상기 밀봉 재료의 상부 표면 위에 복합 층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  27. 제26항에 있어서, 상기 복합 층의 형성 단계는, 상기 밀봉 재료의 상부 표면으로부터 상기 하나 이상의 초소형 전자 다이의 활성 표면까지 하나 이상의 바이어스를 형성하는 단계와, 상기 밀봉 재료의 상부 표면 위에 하나 이상의 전도성 트레이스를 배치하는 단계를 포함하며, 상기 하나 이상의 전도성 트레이스의 일부분은상기 하나 이상의 바이어스를 통해 상기 초소형 전자 다이의 활성 표면과 접촉하는 것을 특징으로 하는 방법.
  28. 제27항에 있어서, 상기 밀봉 재료의 상부 표면의 적어도 일부분과 상기 하나 이상의 전도성 트레이스 위에 하나 이상의 유전체 층을 배치하는 단계와, 상기 유전체 층을 통해 바이어스를 형성하는 단계와, 상기 유전체 층위에 하나 이상의 제2 전도성 트레이스를 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
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