CN1316604C - 具有增层结构的半导体封装件及其制法 - Google Patents

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Abstract

本发明是关于一种具有增层结构的晶圆级半导体封装件及其制法，其包括硬质底座、固定在该硬质底座上且具有贯穿孔的硬质框架、至少一个收纳于该硬质框架的贯穿孔中的芯片、填充于该芯片与硬质框架间的间隙中的介质、形成于该芯片与硬质框架上且与芯片电性连接的增层结构以及多个焊设于该增层结构上以供该芯片与外界装置电性连接的导电组件；通过使用该硬质底座及硬质框架，本发明的晶圆级半导体封装件可避免结构翘曲、碎裂及脱层、气爆等问题的产生，本发明更进一步提供该晶圆级半导体封装件的制法。

Description

具有增层结构的半导体封装件及其制法
技术领域
本发明是关于一种晶圆级半导体封装件及其制法，特别是关于一种在芯片的作用表面(Active Surface)形成增层结构，从而使供焊球植接的外露接点(External Contacts)外扩出该芯片作用表面的晶圆级半导体封装件及其制法。
背景技术
为满足电子产品的轻薄短小的需求，作为电子产品的核心组件的半导体封装件也朝微型化(Miniaturization)的方向发展。业内所发展出的微型化半导体封装件的一种形式为芯片尺寸封装件(Chip ScalePackage，CSP)，其特征是这种芯片尺寸封装件的尺寸等于该芯片的尺寸或比芯片的尺寸约大1.2倍。
再有，半导体封装件除须在尺寸上微型化外，也须提高集成度以及与电路板等外界装置电性电接用的输入/输出端(I/O Contact)的数量，才满足电子产品在高性能与高处理速度上的需求。而增加输入/输出端数量的方式，一般是在芯片的作用表面上布设尽量多的焊垫(BondPads)，但芯片的作用表面上布设的焊垫数量必会受作用表面的面积及焊垫间的间距(Pitch)的限制；为进一步在有限面积上布设更多数量的输入/输出端，于是有晶圆级半导体封装件，如晶圆级芯片尺寸封装件(Wafer Level CSP)的出现。
晶圆级半导体封装件是使用一种导线重布技术(RDL，Redistribution Layer Technology)，其是在芯片的作用表面上形成介电层(Dielectric Layer)，再在介电层上开孔以外露出芯片的作用表面上的焊垫，然后在该介电层上形成多条导线，使各该导线的一端电性连接至芯片上的焊垫，而另一端则形成接点(contact)，接着，在介电层上覆设阻焊剂层(Solder Mask Layer)，以盖覆住该导线及焊垫，最后，在该阻焊剂层中形成多个开孔(opening)，使该导线的接点能外露出对应的开孔，以供焊球与之焊接。此种运用导线重布技术而形成的增层结构(Build-up Layer)虽能有效增加芯片与外界电性连接的输入/输出端数量，但其仍受限于芯片的作用表面上的有限面积。
为能再进一步增加芯片对外电性连接的输入/输出端数量，解决的方法是将输入/输出端的布设范围外扩(Fan-out)至芯片的作用表面外的区域。这种使增层结构延伸至芯片外区域的半导体封装件见美国第6,271,469号专利，如图6所示，该第6,271,469号专利所揭示的半导体封装件6是使芯片60包覆在经模压程序(Molding Process)形成的胶体62中，该芯片60的作用表面602在胶体62形成后外露出该胶体62的表面622，增层结构64(由介电层642、导线644及阻焊剂层646构成)则形成于该芯片60的作用表面602及胶体62的表面622上，该增层结构64通过导线644与芯片60的焊垫604电性连接，当焊球66植接至该增层结构64上并与导线644电性连接后，该芯片60能经由焊球66与外界电性连接。
该半导体封装件6的结构虽能提供输入/输出端较大的布设面积从而增加其数量，但该胶体62并非形成于硬度较高的基板(Substrate)上，且中间嵌置有芯片60的部位比周围未嵌置芯片的部位薄，所以在后续制程的温度循环中易发生翘曲，并因应力集中的影响，在图中标号为624之处往往有碎裂(Crack)现象产生；同时，由于芯片60大致被胶体62包覆，即会因两者热膨胀系数(Coefficientof Thermal Expansion，CTE)的差异大，导致芯片60与胶体间的脱层(Delamination)，从而影响制成品的品质。
为解决前述美国第6,271,469号专利的半导体封装件的缺点，美国第6,498,387号专利是一种以玻璃板承载芯片的半导体封装件。如图7所示，该半导体封装件7是将芯片70粘置在玻璃板71上，在芯片70上涂布环氧树脂层(Epoxy)72，以便将该芯片70包覆后，在该环氧树脂层72中开孔以外露出芯片70上的焊垫702，接着，在该环氧树脂层72上形成多个与该焊垫702电性连接的导线73，再在该环氧树脂层72上敷设阻焊剂层74以覆盖住该导线73，然后，在该阻焊剂层74开孔以外露出部分的导线73，供焊球75植接至外露的导线72上。
该美国第6,498,387号专利以玻璃板71作为芯片70的承载件，利用该玻璃板71质硬的特性可解决第6,271,469号专利的胶体会发生翘曲及碎裂的问题，且因玻璃板71与芯片70的CTE相近，所以也无上述的CTE差异而造成的脱层问题；然而，该芯片70被环氧树脂层72完全包覆，往往会因芯片70与环氧树脂层72在热膨胀系数上的差异(CTE Mismatch)而在后续制程的温度循环中，导致芯片70受热应力的影响而发生裂损。同时，该环氧树脂层72的侧面720直接曝露于大气中，即会因环氧树脂本身的吸湿性高导致外界水气经由环氧树脂层72而累聚在芯片70的作用表面上，所以会导致气爆(Popcorn)的问题，更进一步地使制成品的可靠性无法提高。
由上可知，该第6,271,469及6,498,387号专利的半导体封装件都存有若干尚待克服的问题。
发明内容
为克服上述现有技术的缺点，本发明的主要目的在于提供一种无翘曲、碎裂与脱层问题，能提高可靠性的具有增层结构的晶圆级半导体封装件。
本发明的另一目的在于提供一种无须使用注胶用模具的具有增层结构的晶圆级半导体封装件的制法。
本发明的再一目的在于提供一种不易吸湿从而避免产生气爆，进而提高产品可靠性的晶圆级半导体封装件。
本发明的又一目的在于提供一种对芯片保护完善以提高产品可靠性的晶圆级半导体封装件。
为达成上述及其它目的，本发明提供一种具有增层结构的晶圆级半导体封装件包括：硬质底座；固定在该硬质底座上且开设有至少一个贯穿孔的硬质框架；至少一个容设在该硬质框架的贯穿孔中并以其非作用面与硬质底座接合的芯片，其中该芯片与硬质框架间形成有间隙，且其厚度与硬质框架的厚度实质上相同；填充在该间隙中的介质；形成于该芯片与硬质框架上的增层结构，使该增层结构与芯片形成电性连接关系；以及多个与该增层结构电性连接的导电组件；其中该硬质底座在对应该芯片的位置形成有至少一通孔。
该增层结构如上述第6,271,469及6,498,387号美国专利所述，是由至少一个介电层，与多个形成于该介电层上并与芯片的作用表面上的焊垫电性连接的导线，以及涂覆在该介电层与导线上且形成有供导电组件与导线电性连接的开孔的阻焊剂层所构成。
本发明还提供一种具有增层结构的晶圆级半导体封装件的制法包括下列步骤：准备适当厚度的板状硬质底座，以及多个成阵列方式排列的贯穿孔的硬质框架；将硬质框架固定在硬质底板上；将至少一个芯片经由该硬质框架的对应贯穿孔而置放在该硬质底板上，且该芯片周侧与硬质框架间保持有预设的间隙；在该间隙内填充介质，使该芯片与硬质框架被该介质隔开；在芯片的作用表面侧形成与该芯片电性连接的增层结构；在该增层结构中植设多个与该增层结构电性连接的导电组件，供该芯片借该导电组件与外界装置电性连接；以及进行切单程序(Singulation)以形成多个具有增层结构的晶圆级半导体封装件；其中该硬质底座在对应该芯片的位置形成有至少一通孔。
在本发明的另一较佳实施例中，该芯片可先安置在硬质底座上的预设位置，再将该具有多个贯穿孔的硬质框架与硬质底座结合。结合后，该芯片即能位于该硬质框架的对应贯穿孔中。
此外，本文提到的「硬质框架」和「硬质底座」定义为以现有的化工材料制成的框架，在高温下或温度循环(Temperature Cycle)中不会出现翘曲变形的现象；介质则定义为具有热弹性效果(Thermoelastic)且热膨胀系数低的材料，或一般用于包覆芯片的如环氧树脂等的高分子树脂材料。
综上所述，与现有技术相比，本发明的具有增层结构的半导体封装件及其制法无翘曲、碎裂与脱层问题，无须使用注胶用模具，不易吸湿从而避免产生气爆，且对芯片保护完善，提高了产品可靠性。
附图说明
图1是本发明实施例1的晶圆级半导体封装件的剖视图。
图2A至图2F是图1所示的晶圆级半导体封装件的制法的步骤流程示意图；
图3A至图3B是图1所示的晶圆级半导体封装件形成增层结构前的步骤的实施例2的流程示意图。
图4是本发明实施例3的晶圆级半导体封装件的剖视图。
图5是本发明的晶圆级半导体封装件所使用的硬质框架的实施例5的正视图。
图6是现有技术的晶圆级半导体封装件的剖视图。
图7是现有技术的另一实施例的晶圆级半导体封装件的剖视图。
具体实施方式
以下配合附图详细说明本发明的具有增层结构的晶圆级半导体封装件及其制法。
实施例1
如图1所示，本发明的具有增层结构的晶圆级半导体封装件1主要由硬质底座15、具有贯穿孔100的硬质框架10、容置于该硬质框架10贯穿孔100中的芯片11、填充于该硬质框架10及芯片11间的树脂材料12、形成于该硬质框架10及芯片11上的增层结构13以及植接在该增层结构13上的多个焊球(即上述导电组件)14构成。
该硬质底座15及硬质框架10由玻璃材料、金属材料(如铜金属等)、热固性材料(如聚酰亚胺树脂(Polyimide Resin)、BT树脂(BismaleimideTriazine Resin)及FR-4等)等材料所制成，该硬质底座15及硬质框架10由于在高温环境或制程中的温度循环下不会产生翘曲变形，故以它作为晶圆级半导体封装件1的主结构体(Primary Structured body)，封装完成的晶圆级半导体封装件即无翘曲的问题，且其硬质特性不会发生如第6,271,469号美国专利所述的胶体容纳芯片凹槽的角端易产生裂损(Crack)的问题。
该硬质底座15具有第一表面150和第二表面151。该硬质框架10的贯穿孔100则贯穿该硬质框架10的第一表面101及相对的第二表面102，且应该形成于该硬质框架10的中央部位。该硬质框架10固定在硬质底座15上时，是在硬质框架10的第二表面102和硬质底座15的第一表面150的至少一表面上涂布接合胶材17，再将硬质框架10的第二表面102接合在硬质底座15的第一表面150上，以对应该接合胶材17的适当固化方式进行固化。
该芯片11则具有形成有电子组件(Electronic Components)、电子电路(Electronic Circuits)及多个焊垫112的作用表面110以及相对于该作用表面110的非作用表面111，该芯片11收纳于硬质框架10的贯穿孔100中时，是使其作用表面110与硬质框架10的第一表面101共平面，从而使其非作用表面111与硬质底座15的第一表面150和硬质框架10的第二表面102共平面，也就是，芯片11与硬质框架10具有相同的厚度；同时，该芯片11置于该硬质框架10的贯穿孔100中时，该芯片11与硬质框架10间相隔有间隙S，从而使两者不致接触。另外，该芯片11的非作用表面111可借由接合胶材18和硬质底座15的第一表面150接合固定。
该树脂材料12为低模数的如聚酰亚胺树脂、硅胶、环氧树脂等材质，在填充于该芯片11与硬质框架10间的间隙后，其具有弹性的特质，能成为芯片11与硬质框架10间的缓冲介质，以在制程的温度循环中，因硬质框架10与芯片11间的热膨胀系数上的差异，使硬质框架10对芯片11产生的热应力能被该树脂材料12有效释放，使芯片11不会碎裂及脱层，故能提高本发明的晶圆级半导体封装件1的制成品的优良率与可靠性。
该增层结构13主要是由敷设于该芯片11以及硬质框架10上的介电层130、多个形成于该介电层130上并与芯片11上的焊垫112电性连接的导线131以及覆盖该介电层130与导线131的阻焊剂层132所构成。由于该增层结构13本身及其形成方式为现有技术，故在此不再说明。同时，该增层结构13根据需要可在该介电层130及导线131上再形成至少一个介电层与多条导线(图未标)。
图2A至2F是上述晶圆级半导体封装件1制法的步骤示意图。
参照图2A，本发明实施例1的晶圆级半导体封装件制法的第一步骤是准备一个由玻璃材料制成的模块板10′，其包括多个中央有矩形贯穿孔100的硬质框架10(以虚线隔开)，且每一硬质框架10具有第一表面101及相对的第二表面102。
参照图2B，将该模块板10′固定在用玻璃材料制成的硬质底座15上，固定方法是在硬质框架10的第二表面102和硬质底座15的第一表面150的至少一个表面上，涂布材质为紫外线固化胶(UV胶)的接合胶材17，再将硬质框架10的第二表面102接合在硬质底座15的第一表面150上，通过适当波长的紫外光照射适当的时间，将该接合胶材17固化，使该模块板10′固定在硬质底座15上。
参照图2C，在每一贯穿孔100中放置一个芯片11，芯片11的置放方式是令芯片11的非作用表面111朝下面对硬质底座15的第一表面150，其作用表面110则朝上外露于大气中。同时在放置前，至少在芯片11的非作用表面111或相对位置的硬质底座15的第一表面150的任一表面上，涂布材质为紫外线固化胶(UV胶)的接合胶材18。同时，该芯片11的厚度设为与该模块板10′的厚度相同，所以芯片11置入贯穿孔100中而承载于该硬质底座15上时，该作用表面110与各硬质框架10的第一表面101共平面。此外，该贯穿孔100的截面积大于该芯片11的面积，因而，芯片11置入贯穿孔100时，令该芯片11的周围与贯穿孔100的孔壁间不会接触，而形成有预设的间隙S。再有，芯片11经贯穿孔100而承载于硬质底座15的预定位置上后，随即由下方以适当波长的紫外光照射适当的时间后将该接合胶材18固化，使该芯片11固定在硬质底座15上。
参照图2D，用点胶装置16将适当量的如硅胶、环氧树脂或聚酰亚胺树脂等树脂材料12依序填充至各个芯片11与硬质框架10间的间隙S内，再借虹吸效果使该树脂材料12均匀填充于间隙S内。
参照图2E，在各该硬质框架10的第一表面101及芯片11的作用表面110上涂布介电层130，再以现有方式，包括但不限于如光微影技术(Photolithographic Technique)及激光钻孔(Laser Drilling)等，在对应于芯片11的作用表面110上焊垫112的位置开设穿孔(未予标号)；然后，以任何现有方式，包括但不限于如光微影技术，在该介电层130上形成多条图案化(Patterned)导线131，使各该导线131的一端经由介电层130的穿孔与芯片11上的焊垫112电性连接，从该焊垫112朝外延伸出该芯片11的周侧，且令各该导线131的另一端形成为连接端(ContactTerminal，未予标号)；接着，在该导线131与介电层130上敷设阻焊剂层132，再以任何现有方式开设多个开孔(未予标号)以外露出各该导线131的连接端，供多个焊球14分别植接至该导线131的连接端上，使各该焊球14与由该介电层130、导线131及阻焊剂层132构成的增层结构13形成电性连接关系。该焊球14本身的材质及植接至增层结构13上的方式都为现有技术，故不再说明。
最后，如图2F所示，以任何现有的方式进行切单作业(Singulation)，以形成如图1所示的晶圆级半导体封装件1。
由上述可知，本发明的晶圆级半导体封装件1的芯片11与硬质框架10间被树脂材料12所分隔开，所以该硬质框架10在制程的温度循环中所产生的热应力会被该树脂材料12有效释放。同时，以硬质框架10和硬质底座15作为该晶圆级半导体封装件1的主结构组件，无须用封装化合物(Molding Compound)包覆芯片方式，能简化封装制程，且可避免现有的由封装化合物形成的胶体(Encapsulant)易翘曲并导致芯片碎裂及脱层的问题；又芯片11和树脂材料12被硬质框架10和硬质底座15完全包覆，不会和外界空气接触，所以也可避免树脂材料12因为吸湿，造成在温度循环中，吸入树脂材料12内的水气产生气爆的问题。
若要薄化本发明的晶圆级半导体封装件1，则在如图2D所示的步骤完成后，对各该硬质底座15的第二表面151，以任何现有方式，包括但不限于如机械研磨的方式，进行研磨作业(Grinding)，将硬质底座15的厚度降低。研磨作业为现有技术，这里不再说明。
实施例2
本发明实施例2要揭示的制法大致同上述实施例1，所以仅将不同处配合附图详细叙述，而相同处不再说明。在图3A至图3B中，与图2A至图2F的相同或类似组件以相同的标号表示。
参照图3A，准备由多个成阵列方式排列的硬质框架10构成的模块板10′，各硬质框架10具有矩形贯穿孔100、第一表面101及相对的第二表面102；同时，准备硬质底座15，该硬质底座具有第一表面150、第二表面151，并在该硬质底座15上的预设位置固定多个芯片21。固定的方式是在硬质底座15的第一表面150和芯片11的非作用表面111的至少一个表面上涂布接合胶材18，再将芯片11的非作用表面111接合在硬质底座15的第一表面150上，以对应该接合胶材18的适当固化方式进行固化。
参照图3B，将该模块板10′固定在该硬质底座15上，同时，令硬质底座15上的芯片11分别对应并收纳于各硬质框架10的贯穿孔100内，且令芯片11与硬质框架10间形成间隙S。硬质框架10和硬质底座15间的固定方法可如上所述，将接合胶材17涂布在接合面上，待接合后再以对应该接合胶材17的适当固化方式进行固化。
在较佳实施例中，固定芯片11和硬质底座15的接合胶材18的固化条件，与固定硬质框架10和硬质底座15的接合胶材17的固化条件实质上相同，因此可将该芯片11安置在硬质底座15上，并在硬质框架10也在硬质底座15上放置定位后，再将芯片11和硬质框架10的接合胶材18及硬质底座15和硬质框架10的接合胶材17一起固化，以节省制程程序及时间。
其次的半导体封装件形成步骤包括在芯片11与硬质框架10间的间隙S中以点胶方式涂布树脂材料，在芯片11的作用表面110形成增层结构，植球作业，切单作业等，由于与实施例1中所述相同，且所制成品也相同，故不再说明。
实施例3
本发明实施例3要揭示的晶圆级半导体封装件4的结构大致同实施例1，其不同处如图4所示，其硬质底座25在对应芯片21的安置位置中央设有通孔252。
半导体封装件4的制作方法是预备硬质底座25，该硬质底座25具有第一表面250、第二表面251和至少一个通孔252，每一该通孔的开设位置是在其每一对应芯片预置位置的中央。其次，如实施例1般将硬质框架20用接合胶材27固定在该硬质底座25上。再将芯片21置放于硬质底座25上，芯片21的置放方式是令芯片21的非作用表面211朝下面对硬质底座25的通孔252，且芯片21和硬质框架20间形成有一间隙S。芯片21承载于硬质底座25上后，随即经通孔252将空气吸出，使各该芯片21真空吸附在该硬质底座25上。
其次的半导体封装件形成步骤包括以点胶方式在芯片21与硬质框架20间的间隙S中填充树脂材料22，在芯片21的作用表面210形成增层结构23，植球作业，切单作业等，由于与实施例1中所述相同，且制成品也相同，故不再说明。
实施例4
在实施例4中的晶圆级半导体封装件的结构大致同实施例1，其不同处在于增进散热效率。硬质底座15的材质改用散热系数较高的材质，例如铜，硬质底座15和芯片11间的接合材料18可用导热性粘胶，使芯片11所产生的热量能借该硬质底座15直接逸散至大气中。
实施例5
图5是本发明的晶圆级半导体封装件所使用的硬质框架的另一实施例的正视图。该实施例5所揭示的硬质框架50大致同上述各实施例，其不同处在于，为进一步避免应力集中而导致硬质框架50在贯穿孔500的角端500′发生碎裂，该贯穿孔500的角端500′被圆角化处理，以有效释放应力集中效应，避免硬质框架50发生裂损(Crack)。

Claims (20)

1.一种具有增层结构的晶圆级半导体封装件，其特征在于，该封装件包括：
硬质底座；
硬质框架，具有至少一个贯穿孔，且固定在该硬质底座上；
至少一个芯片，收纳于该硬质框架的贯穿孔中而安置在该硬质底座上，并与该硬质框架间形成有间隙；
介质，填充于该芯片与硬质框架间所形成的间隙中；
增层结构，形成于该硬质框架及芯片上，并与该芯片形成电性连接关系；以及
多个导电组件，电性连接至该增层结构，供该芯片与外界装置电性连接；
其中该硬质底座在对应该芯片的位置形成有至少一通孔。
2.如权利要求1所述的具有增层结构的晶圆级半导体封装件，其特征在于，该硬质框架的厚度与该芯片的厚度相同。
3.如权利要求1所述的具有增层结构的晶圆级半导体封装件，其特征在于，该贯穿孔是一个矩形孔。
4.如权利要求3所述的具有增层结构的晶圆级半导体封装件，其特征在于，该贯穿孔的角端被圆角化。
5.如权利要求1所述的具有增层结构的晶圆级半导体封装件，其特征在于，该硬质底座由玻璃材料、金属材料及热固性材料所组成的组群中的一种制成。
6如权利要求1所述的具有增层结构的晶圆级半导体封装件，其特征在于，该硬质框架由玻璃材料、金属材料及热固性材料所组成的组群中的一种制成。
7.如权利要求1所述的具有增层结构的晶圆级半导体封装件，其特征在于，该介质是硅胶环氧树脂及聚酰亚胺树脂所组成的组群中的一种。
8.如权利要求1所述的具有增层结构的晶圆级半导体封装件，其特征在于，该导电组件是焊球。
9.一种具有增层结构的晶圆级半导体封装件的制法，其特征在于，该包括下列步骤：
准备由多个成阵列方式排列的具有贯穿孔的硬质框架所构成的模块板；
将该模块板固定在硬质底座上；
在每一贯穿孔中置入至少一个芯片，使之承载于该硬质底座上，且令该芯片与模块板的对应硬质框架间形成有预设的间隙；
填充介质至该间隙中，使该芯片与硬质框架被该介质分隔；
形成增层结构于该模块板与芯片上，并使该增层结构电性连接至该芯片，且令多个导电组件导电连接至该增层结构；以及
进行切单作业以形成该具有增层结构的晶圆级半导体封装件；
其中该硬质底座在对应该芯片的位置形成有至少一通孔。
10.如权利要求9所述的制法，其特征在于，该介质借由点胶方式填充入芯片与硬质框架间的间隙。
11.如权利要求9所述的制法，其特征在于，该硬质框架由玻璃材料、金属材料及热固性材料所组成的组群中的一种制成。
12.如权利要求9所述的制法，其特征在于，该介质是硅胶、环氧树脂及聚酰亚胺树脂所组成的组群中的一种。
13.如权利要求9所述的制法，其特征在于，该导电组件是焊球。
14.如权利要求9所述的制法，其特征在于，在该硬质框架的每一贯穿孔中置入至少一个该芯片后，是经过该硬质底座的通孔利用真空固定该芯片。
15.一种具有增层结构的晶圆级半导体封装件的制法，其特征在于，该制法包括下列步骤：
准备硬质底座；
准备由多个成阵列方式排列的具有贯穿孔的硬质框架所构成的模块板；
在该硬质底座上，对应该模块板的每一该贯穿孔位置上放置至少一个芯片；
将该模块板固定在该硬质底座上，且令该芯片与模块板的对应硬质框架间形成有预设的间隙；
填充介质至该间隙中，使该芯片与硬质框架被该介质分隔；
形成增层结构于该模块板与芯片上，并使该增层结构电性连接至该芯片，且令多个导电组件导电连接至该增层结构；以及
进行切单作业以形成该具有增层结构的晶圆级半导体封装件；
其中该硬质底座在对应该芯片的位置形成有至少一通孔。
16.如权利要求15所述的制法，其特征在于，该介质借由点胶方式填充入芯片与硬质框架间的间隙。
17.如权利要求15所述的制法，其特征在于，该硬质框架由玻璃材料、金属材料及热固性材料所组成的组群中的一种制成。
18.如权利要求15所述的制法，其特征在于，该介质是硅胶、环氧树脂及聚酰亚胺树脂所组成的组群中的一种。
19.如权利要求15所述的制法，其特征在于，该导电组件是焊球。
20.如权利要求15所述的制法，其特征在于，在该硬质框架的每一贯穿孔中置入至少一个该芯片后，是经过该硬质底座的通孔利用真空固定该芯片。
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