KR101170878B1 - 반도체 칩 패키지 및 그의 제조방법 - Google Patents

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Abstract

본 발명은 반도체 칩 패키지 및 이의 제조방법에 관한 것으로, 본 발명에 따른 반도체 칩 패키지는 칩 패드를 갖는 제1 면, 상기 제1 면에 대향하는 제2 면, 및 상기 제1 면과 상기 제2 면을 연결하는 측면을 포함하는 반도체 칩; 상기 제2 면 및 상기 측면의 일 영역을 덮는 제1 라미네이션 층; 상기 제1 라미네이션 층의 상면에 형성되되, 상기 측면으로부터 소정의 간격을 두고 형성되는 제2 라미네이션층; 및 상기 제1 면에 형성되며, 상기 칩 패드와 전기적으로 연결되는 재배선 배턴;를 포함한다. 본 발명에 따른 반도체 패키지 및 이의 제조방법은 공정 수율 및 신뢰성이 우수하다.
반도체 칩, 라미네이션 층, 재배선 패턴,

Description

반도체 칩 패키지 및 그의 제조방법{SEMICONDUCTOR CHIP PACKAGE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체 패키지 및 그의 제조방법에 관한 것으로, 보다 상세하게는신뢰성 및 공정수율이 우수한 반도체 칩 패키지 및 그의 제조방법에 관한 것이다.
반도체 산업에 있어서 기술 개발의 주요한 추세 중의 하나는 반도체 소자의 크기를 축소하는 것이다. 반도체 패키지 분야에서 있어서도 소형 컴퓨터 및 휴대용 전자기기 등의 수요 급증에 따라 소형의 크기를 가지면서 다수의 핀(pin)을 구현할 수 있는 파인 피치 볼 그리드 어레이(Fine pitch Ball Grid Array : FBGA) 패키지 또는 칩 스케일 패키지(Chip Scale Package : CSP) 등의 반도체 패키지가 개발되고 있다.
현재 개발되고 있는 파인 피치 볼 그리드 어레이 패키지 또는 칩 스케일 패키지 등과 같은 반도체 패키지는 소형화 및 경량화 등의 물리적 이점이 있는 반면 아직까지는 종래의 플라스틱 패키지(plastic package)와 대등한 신뢰성을 확보하지 못하고 있으며, 생산 과정에서 소요되는 원부자재 및 공정의 단가가 높아 가격 경쟁력이 떨어지는 단점이 있다. 특히, 현재 칩 스케일 패키지의 대표적인 종류인 소 위 마이크로 볼 그리드 어레이(micro BGA : μBGA) 패키지는 파인 피치 볼 그리드 어레이 또는 칩 스케일 패키지에 비하여 나은 특성이 있기는 하지만, 역시 신뢰도 및 가격 경쟁력이 떨어지는 단점이 있다.
이러한 단점들을 극복하기 위해 개발된 패키지의 한 종류로 웨이퍼 상에 형성된 반도체 칩들의 본딩 패드(bonding pad)의 재배치(redistribution 또는 재배선(rerouting))를 이용하는 소위 웨이퍼 레벨 칩 스케일 패키지(Wafer Level CSP : WL-CSP)가 있다. 재배치를 이용한 웨이퍼 레벨 칩 스케일 패키지는 반도체 소자 제조 공정(FABrication : FAB)에서 직접 반도체 기판 위의 본딩 패드를 보다 큰 크기의 다른 패드로 재배치한 후, 그 위로 솔더 볼(solder ball)과 같은 외부 접속 단자를 형성하는 것을 그 구조적 특징으로 한다.
본 발명은 공정 수율 및 신뢰성이 우수한 반도체 칩 패키지 및 이의 제조방법을 제공하기 위한 것이다.
상술한 기술적 과제를 달성하기 위해, 본 발명의 일실시 형태는 칩 패드를 갖는 제1 면, 상기 제1 면에 대향하는 제2 면, 및 상기 제1 면과 상기 제2 면을 연결하는 측면을 포함하는 반도체 칩; 상기 제2 면 및 상기 측면의 일 영역을 덮는 제1 라미네이션 층; 상기 제1 라미네이션 층의 상면에 형성되되, 상기 측면으로부터 소정의 간격을 두고 형성되는 제2 라미네이션층; 및 상기 제1 면에 형성되며, 상기 칩 패드와 전기적으로 연결되는 재배선 배턴;를 포함하는 반도체 칩 패키지를 제공한다.
상기 제1 라미네이션층은 상기 제2 면으로부터 상기 소정의 간격에 형성된 확장 영역을 포함할 수 있다.
상기 제1 라미네이션 층 및 제2 라미네이션 층은 폴리프로필렌글리콜(polypropylene glycol; PPG) 또는 액정 폴리머(Liquid Crystal Polymer; LCP)로 이루어질 수 있다.
상기 제1 라미네이션 층 및 제2 라미네이션 층은 동일한 종류의 물질로 형성될 수 있다.
상기 반도체 칩 패키지는 상기 제1 면 및 제2 라미네이션층 상에 형성되되, 칩 패드의 일부를 개방하도록 형성된 절연층을 추가로 포함할 수 있다.
상기 절연층은 상기 제2 라미네이션층과 상기 측면이 형성하는 소정의 간격에 형성된 확장 영역을 포함할 수 있다.
또한 상기 반도체 칩 패키지는 재배선 패턴과 전기적으로 연결되며, 제1 및 제2 라미네이션층을 관통하는 비아콘택을 추가로 포함할 수 있다.
본 발명의 다른 실시형태는 지지체가 부착된 제2 라미네이션 층에 관통 홀을 형성하는 단계; 상기 관통 홀에 칩 패드를 갖는 제1 면과 상기 제1 면에 대향하는 제2 면을 포함하는 반도체 칩을 상기 제1 면이 아래로 향하도록 탑재하는 단계; 상기 제2 라미네이션 층 및 제2 면 상에 제1 라미네이션층을 형성하는 단계; 상기 지지체를 제거하여 상기 제1 면을 노출시키는 단계; 상기 제1 면의 칩 패드와 전기적으로 연결되는 재배선 패턴을 형성하는 단계;를 포함하는 반도체 칩 패키지 제조방법을 제공한다.
상기 제2 라미네이션 층은 상기 반도체 칩의 측면보다 낮은 높이로 형성될 수 있다.
상기 제1 라미네이션 층은 상기 반도체 칩 측면의 일 영역을 덮도록 형성될 수 있다.
상기 관통 홀은 상기 반도체 칩의 제1 면보다 큰 넓이를 갖도록 형성하여 제2 라미네이션 층과 상기 반도체 칩의 측면에 소정의 간격이 형성되도록 할 수 있다.
상기 제1 라미네이션 층은 상기 소정의 간격에 확장 영역을 갖도록 형성될 수 있다.
상기 제1 면을 노출시킨 후에, 상기 반도체 칩의 제1 면과 제2 라미네이션층에 형성하되, 제1 면의 칩 패드의 일부를 개방하도록 절연층을 형성하는 단계를 추가로 포함할 수 있다.
상기 제1 라미네이션층을 형성한 후에 제1 및 제2 라미네이션층을 관통하는 비아 홀을 형성하여 상기 재배선 패턴과 전기적으로 연결되는 비아콘택을 형성하는 단계를 추가로 포함할 수 있다.
본 발명에 의하면, 반도체 칩들의 활성면을 동일한 높이로 형성할 수 있다. 이에 따라, 이후 재배선 패턴의 형성 등 웨이퍼 레벨의 패키지 공정이 용이하게 수행될 수 있다. 또한 웨이어 폼의 형성에 라미네이션 공정을 이용하여 가격 경쟁력이 우수하고, 장시간 경화 공정 대신 스팟 큐어(spot cure)를 이용할 수 있다. 이에 따라 열팽창 계수의 차이에 의한 칩 시프트(chip shift)를 최소화할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시형태를 상세히 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
도 1 및 도 2를 참조하여, 본 발명의 일 실시예에 다른 반도체 칩 패키지를 설명한다. 도 1은 본 발명의 일 실시예에 따른 반도체 칩 패키지를 나타내는 개략적인 평면도이고, 도 2는 도 1의 I-I'을 따라 취한 반도체 칩 패키지를 나타내는 개략적인 단면도이다.
본 발명의 일 실시예에 따른 반도체 칩 패키지는 칩 패드(14)를 갖는 제1 면(11), 상기 제1 면에 대향하는 제2 면(12), 및 상기 제1 면과 상기 제2 면을 연결하는 측면(13)을 포함하는 반도체 칩(10); 상기 제2 면(13) 및 상기 제2 면으로부터 측면(13)의 일 영역을 덮는 제1 라미네이션 층(20); 상기 제1 라미네이션 층의 상면에 형성되되, 상기 측면으로 부터 소정의 간격(d)을 두고 형성되는 제2 라미네이션층(30); 및 상기 제1 면(11)에 형성되며, 상기 칩 패드(14)와 전기적으로 연결되는 재배선 패턴(40);을 포함한다.
반도체 칩(10)의 제1 면(11) 및 제2 면(12)은 서로 평행할 수 있고, 제1 면 및 제2 면과 이들을 연결하는 측면(13)은 수직하게 만날 수 있으며, 상기 측면(13)은 4면일 수 있다.
반도체 칩(10)은 그 내부에 메모리, 로직, 수동소자 등의 반도체 소자를 포함할 수 있다.
제1 면(11)의 칩 패드(14b)는 반도체 소자를 외부 기판과 전기적으로 연결하기 위한 일 수단일 수 있다.
반도체 칩(10)은 제1 라미네이션 층(20) 및 제2 라미네이션층(30)에 의하여 몰딩되어 있다. 상기 제1 라미네이션 층(20)은 반도체 칩의 제2 면(12) 및 측 면(13)의 일 영역을 덮도록 형성된다. 상기 제2 라미네이션 층(30)은 상기 제1 라미네이션 층(20)의 상면에 형성되고, 상기 측면(13)과 소정의 간격(d)을 두고 형성된다. 상기 제1 라미네이션층(20)은 상기 제2 면(12)으로부터 상기 제2 라미네이션층(30)과 상기 측면(13)이 이루는 소정의 간격(d)에 형성된 확장 영역(A)을 포함할 수 있다.
본 실시예는 반도체 칩을 몰딩하기 위하여 종래에 사용되던, 프린팅(printing) 또는 압축성형(compression molding) 공정 대신 라이네이션 공정을 이용한 것으로, 제1 및 제2 라미네이션층에 의하여 반도체 칩이 몰딩된다.
제1 및 제2 라미네이션층은 열 팽창계수(Coefficient Thermal Expasion: CTE)가 낮은 물질을 이용할 수 있다. 이에 제한되는 것은 아니나, 제1 및 제2 라미네이션 층은 폴리프로필렌글리콜(polypropylene glycol;PPG) 또는 액정 폴리머(Liquid Crystal Polymer; LCP)로 이루어질 수 있다.
제1 및 제2 라미네이션 층은 동일 물질로 형성되거나 다른 종류의 물질로 형성될 수 있다.
반도체 칩(10)의 제2 면(12) 및 측면(13)의 일 영역은 제1 라미네이션 층(20)에 의하여 몰딩되고, 측면의 다른 영역은 제2 라미네이션 층(30)에 의하여 몰딩되어, 반도체 칩(10)은 화학적/물리적인 외부환경으로부터 보호될 수 있다. 다만, 칩 패드(14)를 갖는 제1 면(11)은 제1 및 제2 라미네이션 층에 의하여 몰딩되지 않는다.
칩 패드(14)를 갖는 제1 면(11)에는 칩 패드(14)와 전기적으로 연결되는 재배선 패턴(40)을 포함한다. 상기 재배선 패턴(40)은 상기 반도체 칩(10)과 외부 기판을 전기적으로 연결하는 일 수단일 수 있다. 재배선 패턴은 알루미늄(Al), 구리(Cu), 주석(Sn), 니켈(Ni). 금(Au), 백금(Pt) 및 이들의 합금으로 이루어질 수 있으며, 구리/금/니켈이 순차적으로 적층된 다층막으로 이루어질 수 있다.
본 실시예에 따른 반도체 칩 패키지는 제1 면(11) 및 제2 라미네이션층(30)상에 형성되되, 칩 패드(14)의 일부를 개방하도록 형성된 절연층(50)을 포함할 수 있다.
상기 절연층(50)은 제2 라미네이션층(30)과 반도체 칩의 측면(13)이 형성하는 소정의 간격(d)에 형성된 확장 영역(B)을 포함할 수 있다. 절연층(50)은 라미네이션 용으로 개발된 유전체 물질을 사용할 수 있다.
또한, 재배선 패턴 상(40)에는 돌출형 연결단자(60)를 포함할 수 있다. 돌출형 연결단자는 반도체 칩(10)과 외부 기판을 전기적으로 연결하는 일 수단일 수 있다. 돌출형 연결단자(60)는 솔더 볼 또는 범프일 수 있다.
도시되지 않았으나, 재배선 패턴(40) 및 돌출형 연결단자(60) 사이에는 범프 하부금속층(Under Bump Metalization; UBM)을 포함할 수 있다.
또한, 구조적 지지 및 전기적 분리를 위하여 제2 라미네이층(30), 절연 층(50), 재배선 패턴(40) 상에 패시베이션층(70)이 형성될 수 있다.
패시베이션 층(70)은 이산화실리콘(SiO2), 산질화실리콘(SiON), 질화실리콘(SixNy), 폴리이미드(PI), 벤조사이클로뷰텐(BCB), 폴리벤조옥사졸(PBO) 등의 절연 재로로 이루어질 수 있다.
도 3은 본 발명의 다른 실시예에 따른 반도체 칩 패키지를 나타내는 개락적인 단면도이다. 상술한 실시예와 다른 구성요소를 중심으로 설명하며, 동일한 구성요소에 대한 자세한 설명은 생략한다.
본 실시예에는 재배선 패턴(40)과 전기적으로 연결되며, 제1 및 제2 라미네이션층을 관통하는 비아콘택(80)을 포함한다. 비아콘택은 알루미늄(Al), 구리(Cu), 주석(Sn), 니켈(Ni), 금(Au), 또는 은(Ag)으로 이루어질 수 있다.
본 실시예와 같이, 비아콘택(80)을 포함하는 경우 적층형 패키지가 제공될 수 있다. 도 3에 도시된 바와 같이, 적층형 패키지는 제1 및 제2 반도체 칩(10a, 10b)을 포함하고, 제1 반도체 칩(10a)은 재배선 패턴(40a)과 전기적으로 연결되는 비아콘택(80a)에 의하여 제2 반도체 칩(10b)과 전기적으로 연결될 수 있다. 즉, 상기 비아콘택(80a)은 제2 반도체 칩(10b)의 재배선 패턴(40b)과 전기적으로 연결된 비아콘택(80b)과 전기적으로 연결된다.
도 4 내지 도 10는 본 발명의 일실시 형태에 따른 반도체 칩 패키지의 제조방법을 설명하기 위한 단면도이다.
도 4에 도시된 바와 같이, 지지체(S)가 부착된 제2 라미네이션 층(30)을 마련한다. 상술한 바와 같이, 제2 라미네이션 층(30)은 열 팽창계수(Coefficient Thermal Expasion: CTE)가 낮은 물질로써, 예를 들면 PPG 또는 LCP 등으로 형성될 수 있다.
다음으로, 도 5에 도시된 바와 같이, 제2 라미네이션 층(30)에 반도체 칩을 탑재하기 위한 관통 홀(H)을 형성한다.
이후, 도 6에 도시된 바와 같이, 상기 관통 홀(H)에 칩 패드가 형성된 활성 영역이 아래로 향하도록 반도체 칩들(10)을 탑재한다. 본 실시예에서 반도체 칩들(10)은 각각 칩 패드(14)를 갖는 제1 면(11), 상기 제1 면에 대향하는 제2 면(12), 및 상기 제1 면과 상기 제2 면을 연결하는 측면(13)을 포함할 수 있다.
반도체 칩들(10)은 캐리어 테이프(미도시) 상에 부착되어 로딩될 수 있다. 캐리어 테이프는 폴리이미드(polyimid; PI) 테이프를 사용할 수 있다.
상기 제2 라미네이션 층(30)은 반도체 칩(10)의 측면(13)보다 낮은 높이로 형성될 수 있다.
또한, 상기 관통 홀(H)은 반도체 칩(10)의 제1 면(11) 보다 큰 넓이를 갖도록 형성될 수 있다. 이 경우, 상기 반도체 칩(10)과 제2 라미네이션 층(30) 사이에는 소정의 간격(d)이 형성될 수 있다.
다음으로, 도 7에 도시된 바와 같이, 제2 라미네이션 층(30) 및 제2 면(12) 상에 제1 라미네이션 층(20)을 형성한다.
상기 제2 라미네이션 층(30)이 반도체 칩(20)의 측면(13)보다 낮은 높이로 형성되는 경우, 상기 제1 라미네이션 층(20)은 측면(13)의 일 영역을 덮도록 형성될 수 있다.
또한, 상기 제1 라미네이션 층(20)은 제2 면(12)으로부터 상기 제2 라미네이션(30)과 측면(13)이 이루는 소정의 간격(d)에 확장된 영역(A)을 갖도록 형성될 수 있다. 즉, 상기 관통 홀(H)이 반도체 칩(10)의 제1 면(11) 보다 큰 넓이를 갖도록 형성되는 경우, 상기 반도체 칩(10)과 제2 라미네이션 층(30) 사이에는 소정의 간격(d)이 형성되는데, 제1 라미네이션 층(20)의 형성시, 제1 라미네이션층을 이루는 물질의 점도 및 압력을 조절하여 상기 소정의 간격(d)에 제1 라미네이션 층(20)이 확장 영역(A)을 갖도록 형성할 수 있다.
본 실시예에서 반도체 칩(10)은 제1 및 제2 라미네이션 층(20, 30)에 의하여 몰딩되어, 스팟 큐어(spot cure) 공정으로 경화시킬 수 있다. 제1 라미네이션 층(20)의 확장 영역(A)에 의하여 반도체 칩(10)의 시프트(shift)가 최소화될 수 있다.
다음으로 도 8에 도시된 바와 같이, 지지체(S)를 제거하여 칩 패드(14)를 갖는 제1 면(11)을 노출시킨다. 본 실시예는 상기와 같이, 지지체(S)가 부착된 제2 라미네이션층(30) 상에 칩 패드를 갖는 제1 면(11)을 탑재하는 방법을 이용하여, 반도체 칩들의 활성면을 동일한 높이로 형성할 수 있다. 이에 따라, 이후 재배선 패턴의 형성 등 웨이퍼 레벨의 패키지 공정이 용이하게 수행될 수 있다.
이후, 제1 면의 칩 패드와 전기적으로 연결되는 재배선 패턴을 형성한다.
도 8에 도시된 바와 같이, 반도체 칩의 제1 면(11)과 제2 라미네이션층(30)에 절연층(50)을 형성하고, 절연층(50)의 패터닝에 의하여 제1 면(11)의 칩 패드(14)의 일부를 개방한다.
이 때, 절연층(50)은 제2 라미네이션층(30)과 반도체 칩의 측면(13)이 이루는 소정의 간격(d)에 확장영역(B)을 갖도록 형성될 수 있다.
다음으로, 도 9에 도시된 바와 같이, 절연층(50)에 의하여 개방된 칩 패드와 전기적으로 연결되는 재배선층(40)을 형성한다. 재배선층의 형성은 도전막의 형성, 포토레지스트 막의 도포, 노광 및 현상 공정에 의하여 형성될 수 있다.
이 후, 제2 라미네이층(30), 절연층(50), 재배선 패턴(40) 상에 패시베이션층(70)을 형성할 수 있다.
또한, 재배선 패턴 상(40)에 돌출형 연결단자(60)를 형성할 수 있다. 패시베이션층(70)은 포토레지스트 패턴에 의하여 돌출형 연결단자가 형성될 영역을 노출시킬 수 있다.
도시되지 않았으나, 재배선 패턴(40) 및 돌출형 연결단자(60) 사이에는 범프 하부금속층(Under Bump Metalization; UBM)을 형성할 수 있다.
도 11 내지 도 13는 본 발명의 다른 실시 형태에 따른 반도체 칩 패키지의 제조방법을 설명하기 위한 단면도이다.
도 11 내지 도 13는 상술한 도 7 내지 도 9에 대응하는 것으로, 상술한 실시예와 다른 구성요소를 중심으로 설명하며, 동일한 구성요소에 대한 자세한 설명은 생략한다.
도 11에 도시된 바와 같이, 제2 라미네이션 층(30) 및 제2 면(12) 상에 제1 라미네이션 층(20)을 형성한다. 이후, 제1 및 제2 라미네이션층(30, 20)을 관통하는 비아 홀(h)을 형성한다. 비아 홀을 에칭, 레이저 드릴닝 등 통상의 공지된 방법을 이용하여 형성할 수 있다.
비아 홀(h)의 형성 단계는 특별히 제한되는 것은 아니며, 제2 라미네이션층(30) 및 제1 라미네이션층(20)의 적층 단계에서 개별적으로 수행될 수 있다.
도 12에 도시된 바와 같이, 지지체(S)를 제거하여 칩 패드(14)를 갖는 제1 면(11)을 노출시키고, 반도체 칩의 제1 면(11)과 제2 라미네이션층(30)에 절연층(50)을 형성한다.
다음으로, 도 13에 도시된 바와 같이, 절연층(50)에 의하여 개방된 칩 패드와 전기적으로 연결되는 재배선 패턴(40)을 형성한다. 이 때, 재배선 패턴과 전기적으로 접속되도록 비아 홀(h)에 도전 재료를 융착하여 비아콘택(80)을 형성한다.
상기 도전 재료는 알루미늄(Al), 구리(Cu), 주석(Sn), 니켈(Ni), 금(Au), 은(Ag)을 사용할 수 있다. 비아 콘택(80)은 도전 재료의 증발, 전해도금, 무전해 도금, 스크린 프린팅 공정 등에 의하여 형성할 수 있다.
이에 의하여 도 3에 도시된 바와 같은 비아 콘택을 포함하는 반도체 칩 패키지가 제조될 수 있다.
상술한 바와 같이, 제1 및 제2 반도체 칩과 상기 반도체 칩의 재배선 패턴과 전기적으로 연결되는 비아콘택에 의하여 제1 및 제2 반도체 칩을 포함하는 적층형 반도체 칩 패키지를 제조할 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
도 1은 본 발명의 일 실시예에 따른 반도체 칩 패키지를 나타내는 개략적인 평면도이다.
도 2는 도 1의 I-I'을 따라 취한 본 발명의 일 실시예에 따른 반도체 칩 패키지를 나타내는 개략적인 단면도이다.
도 3은 본 발명의 다른 실시예에 따른 반도체 칩 패키지를 나타내는 개략적인 단면도이다.
도 4 내지 도 10는 본 발명의 일실시 형태에 따른 반도체 칩 패키지의 제조방법을 설명하기 위한 단면도이다.
도 11 내지 도 13는 본 발명의 다른 실시 형태에 따른 반도체 칩 패키지의 제조방법을 설명하기 위한 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
10: 반도체 칩 20: 제1 라미네이션 층
30: 제2 라미네이션 층 40: 절연층
50: 재배선 패턴 60: 돌출형 연결단자
70: 패시베이션 층 80: 비아 콘택

Claims (14)

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  8. 지지체가 부착된 제2 라미네이션층에 관통 홀을 형성하는 단계;
    상기 관통 홀에 칩 패드를 갖는 제1 면과 상기 제1 면에 대향하는 제2 면을 포함하는 반도체 칩을 상기 제1 면이 아래로 향하도록 탑재하는 단계;
    상기 제2 라미네이션층 및 제2 면 상에 제1 라미네이션층을 형성하는 단계;
    상기 지지체를 제거하여 상기 제1 면을 노출시키는 단계; 및
    상기 제1 면의 칩 패드와 전기적으로 연결되는 재배선 패턴을 형성하는 단계;
    를 포함하는 반도체 칩 패키지 제조방법.
  9. 제8항에 있어서,
    상기 제2 라미네이션층은 상기 반도체 칩의 측면보다 낮은 높이로 형성되는 것을 특징으로 하는 반도체 칩 패키지 제조방법.
  10. 제8항에 있어서,
    상기 제1 라미네이션층은 상기 반도체 칩 측면의 일 영역을 덮도록 형성되는 것을 특징으로 하는 반도체 칩 패키지 제조방법.
  11. 제8항에 있어서,
    상기 관통 홀은 상기 반도체 칩의 제1 면보다 큰 넓이를 갖도록 형성하여 제2 라미네이션층과 상기 반도체 칩의 측면에 소정의 간격이 형성되도록 하는 것을 특징으로 하는 반도체 칩 패키지 제조방법.
  12. 제11항에 있어서,
    상기 제1 라미네이션층은 상기 소정의 간격에 확장 영역을 갖도록 형성되는 것을 특징으로 하는 반도체 칩 패키지 제조방법.
  13. 제8항에 있어서,
    상기 제1 면을 노출시킨 후에, 상기 반도체 칩의 제1 면과 제2 라미네이션층에 형성하되, 제1 면의 칩 패드의 일부를 개방하도록 절연층을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 반도체 칩 패키지 제조방법.
  14. 제8항에 있어서,
    상기 제1 라미네이션층을 형성한 후에 제1 및 제2 라미네이션층을 관통하는 비아 홀을 형성하여 상기 재배선 패턴과 전기적으로 연결되는 비아콘택을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 반도체 칩 패키지 제조방법.
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