CN113314505A - 半导体封装及其制造方法 - Google Patents

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Abstract

一种集成电路封装在核心衬底的两侧上包括对称的重布线结构。在一实施例中，半导体封装包括核心衬底、包括一个或多个层的第一重布线结构、包括一个或多个层的第二重布线结构、第一集成电路管芯以及一组外部导电特征。核心衬底设置在第一重布线结构与第二重布线结构之间，第一集成电路管芯设置在第一重布线结构的与核心衬底相对的一侧，一组外部导电特征设置在第二重布线结构的与核心衬底相对的一侧。第一重布线结构及第二重布线结构具有相对于核心衬底彼此对称的重布线层。

Description

半导体封装及其制造方法
技术领域
本发明的实施例是涉及一种半导体封装及其制造方法，特别是涉及一种包括对称衬底的半导体封装及其制造方法。
背景技术
由于各种电子组件(例如晶体管、二极管、电阻器、电容器等)的集成密度的持续提高，半导体行业已经历快速增长。在很大程度上，集成密度的提高是由于最小特征大小(feature size)的不断减小，这允许更多的组件能够集成到给定区域内。随着对缩小电子器件的需求的增长，出现了对更小且更具创造性的半导体管芯封装技术的需要。这种封装系统的实例是叠层封装(Package-on-Package，PoP)技术。在叠层封装器件中，顶部半导体封装被堆叠在底部半导体封装的顶部上，以提供高水平的集成及组件密度。叠层封装技术一般能够生产功能性得到增强且在印刷电路板(printed circuit board，PCB)上覆盖面积小的半导体器件。
发明内容
根据一些实施例，半导体封装包括：核心衬底；第一重布线结构，耦合到核心衬底的第一侧，第一重布线结构包括一个或多个第一重布线层；第二重布线结构，耦合到核心衬底的与第一重布线结构相对的第二侧，第二重布线结构包括一个或多个第二重布线层，其中第一重布线结构及第二重布线结构中的每一者包括：一个或多个第一重布线层，其中所述一个或多个第一重布线层中的每一者包括第一介电层及第一金属化层；以及一个或多个第二重布线层，所述一个或多个第二重布线层中的每一者包括第二介电层及第二金属化层，第一介电层包含与第二介电层不同的材料，第一重布线结构的所述一个或多个第一重布线层及第二重布线结构的所述一个或多个第一重布线层分别比第一重布线结构的所述一个或多个第二重布线层及第二重布线结构的所述一个或多个第二重布线层更靠近核心衬底；第一集成电路管芯，耦合到第一重布线结构，第一重布线结构夹置在核心衬底与第一集成电路管芯之间；以及一组外部导电特征，与核心衬底相对地耦合到第二重布线结构。
根据一些实施例，半导体封装的制造方法包括：在第一载体衬底之上形成包括一个或多个层的第一重布线结构，以及在第二载体衬底之上形成包括一个或多个层的第二重布线结构，第一重布线结构及所述第二重布线结构中的每一者包括：形成一个或多个第一重布线层，所述一个或多个第一重布线层中的每一者包括第一介电层及第一金属化层；以及在所述一个或多个第一重布线层之上形成一个或多个第二重布线层，所述一个或多个第二重布线层中的每一者包括第二介电层及第二金属化层；将核心衬底电连接到第一重布线结构的所述一个或多个第二重布线层的上部层；将第二重布线结构的所述一个或多个第二重布线层的上部层电连接到核心衬底，其中核心衬底夹置在第一重布线结构与第二重布线结构之间；将第二载体衬底从第二重布线结构剥离；将第一载体衬底从第一重布线结构剥离；以及将半导体器件与核心衬底相对地电连接到第一重布线结构。
根据一些实施例，半导体封装包括：第一重布线结构，所述第一重布线结构包括一个或多个第一重布线层，所述第一重布线结构包括第一数目个所述一个或多个第一重布线层；第二重布线结构，所述第二重布线结构包括一个或多个第二重布线层，所述第二重布线结构包括所述第一数目个所述一个或多个第二重布线层；核心衬底，夹置在第一重布线结构与第二重布线结构之间，所述核心衬底使用第一组导电连接件耦合到第一重布线结构的第一侧，所述核心衬底使用第二组导电连接件耦合到第二重布线结构的第一侧，核心衬底与第一重布线结构间隔开，核心衬底与第二重布线结构间隔开，其中第一重布线结构的宽度大于核心衬底的宽度以及第二重布线结构的宽度；以及集成电路管芯封装，使用第三组导电连接件耦合到第一重布线结构的第二侧。
附图说明
结合附图阅读以下详细说明，会最好地理解本公开的各个方面。应注意，根据本行业中的标准惯例，各种特征并非按比例绘制。事实上，为论述清晰起见，可任意增大或减小各种特征的尺寸。
图1示出根据一些实施例的封装组件的剖视图。
图2至图11及图14至图26示出根据一些实施例的用于形成封装组件的工艺期间的中间步骤的剖视图。
图12示出根据一些实施例的晶片衬底上封装区的布局的平面图。
图13示出根据一些实施例的面板衬底上封装区的布局的平面图。
具体实施方式
以下公开内容提供用于实现本发明实施例的不同特征的诸多不同的实施例或实例。以下阐述组件及布置的具体实例以简化本公开。当然，这些仅为实例而非旨在进行限制。举例来说，在以下说明中，在第二特征之上或第二特征上形成第一特征可包括其中第一特征与第二特征被形成为直接接触的实施例，且也可包括其中第一特征与第二特征之间可形成附加特征从而使得第一特征与第二特征可不直接接触的实施例。另外，本公开在各种实例中可重复使用参考编号和/或字母。此种重复使用是为了简明及清晰起见，且自身并不表示所论述的各个实施例和/或配置之间的关系。
此外，为易于说明，本文中可能使用例如“在...之下”、“在...下方”、“下部的”、“在...上方”、“上部的”等空间相对性用语来阐述图中所示一个元件或特征与另一(其他)元件或特征的关系。所述空间相对性用语旨在除图中所绘示的取向外还囊括器件在使用或操作中的不同取向。设备可另外取向(旋转90度或处于其他取向)，且本文中所用的空间相对性描述语可同样相应地进行解释。
根据一些实施例，形成具有一个或多个集成电路管芯的封装组件。所述封装组件具有连接到核心衬底两侧的对称的重布线结构。所述重布线结构中的一者额外连接到集成电路管芯，并在集成电路管芯与核心衬底之间和/或在集成电路管芯之间提供电连接。另一重布线结构额外连接到一组外部导电特征，并在外部导电特征与核心衬底之间提供电连接。以这种方式，集成电路管芯电连接到核心衬底，并通过核心衬底及重布线结构最终电连接到外部导电特征。通过在核心衬底的两侧上形成对称的重布线结构，减小了沿核心衬底的相对侧的应力和/或使沿核心衬底的相对侧的应力相等，从而减少翘曲并提高组件及板级的可靠性。
根据一些实施例，在组装完成的封装组件之前，可各别地制作及测试每一重布线结构以及核心衬底及集成电路管芯。这进一步提高了组件及板层级(board level)的可靠性。
根据一些实施例，重布线结构的对称构造还通过使核心衬底两侧上的翘曲因子相等而在所述重布线结构中的每一者中允许更多的重布线结构层数。这允许增加更多的缓冲层，从而进一步降低板层级可靠性的风险。
根据一些实施例，用于将核心衬底连接到所述重布线结构中的每一者的导电连接件可采取例如球栅阵列封装(ball grid array，BGA)的形式。集成这种导电连接件可为半导体器件(例如集成功率输送(integrated power delivery，IPD)芯片(包括集成电压调节器(integrated voltage regulator，IVR)及有源芯片)以及其他电子组件)的放置提供灵活性，以实现系统芯片(system-on-a-chip)类型的封装组件，从而降低制作复杂性。这种实施例还可为各种其他封装配置提供更大的灵活性。
图1示出根据一些实施例的经单体化的封装组件100的剖视图。经单体化的封装组件100包括半导体器件(例如集成电路封装600)、具有一个或多个重布线层的第一重布线结构200、具有一个或多个重布线层的第二重布线结构500、核心衬底300及外部连接件720以及其他元件。集成电路封装600可包括一个或多个管芯，例如逻辑管芯(例如中央处理单元(central processing unit，CPU)、图形处理单元(graphics processing unit，GPU)、系统芯片(system-on-a-chip，SoC)、应用处理器(application processor，AP)、微控制器等)、存储器管芯(例如动态随机存取存储器(dynamic random access memory，DRAM)管芯、静态随机存取存储器(static random access memory，SRAM)管芯等)、功率管理管芯(例如功率管理集成电路(power management integrated circuit，PMIC)管芯)、射频(radiofrequency，RF)管芯、传感器管芯、微机电系统(micro-electro-mechanical-system，MEMS)管芯、信号处理管芯(例如数字信号处理(digital signal processing，DSP)管芯)、前端管芯(例如模拟前端(analog front-end，AFE)管芯)、类似管芯或其组合。在一些实施例中，所述半导体器件可为集成电路管芯。
集成电路封装600可包括多个集成电路管芯。如图所示，出于例示性目的，集成电路封装600包括逻辑管芯620及两个输入/输出(input/output，I/O)管芯640。集成电路管芯可形成于一个或多个晶片中，所述晶片可包括在后续步骤中被单体化的不同的器件区。可使用已知的制造技术将集成电路管芯与其他相似或不同的集成电路管芯封装在一起。集成电路封装600可包括重布线结构610，在例如逻辑管芯620与I/O管芯640之间提供电路径及电连接，并提供从集成电路封装到导电连接件410的连接。
导电连接件410在第一重布线结构200与集成电路封装600之间提供电连接。可包括底部填充胶(underfill)710，以将集成电路封装600牢固地接合到第一重布线结构200并提供结构支撑及环境保护。
如以下更详细地论述，第一重布线结构200通过导电连接件365在集成电路封装600与核心衬底300之间提供电路径及电连接。在一些实施例中，第一重布线结构200具有一个或多个重布线层，所述一个或多个重布线层包括金属化图案(包括例如导电线112及导通孔114)以及介电层116，介电层116将相邻层的导电线112层分隔开。可使用导通孔114将金属化图案的导电线112与上覆导电特征或下伏导电特征内连。
第一重布线结构200可电附接及机械附接到核心衬底300。核心衬底300可包括中央核心310(其中导通孔320延伸穿过中央核心310)以及沿着中央核心310的相对侧的额外可选的重布线结构340。一般来说，核心衬底300为组件封装提供结构支撑，并在集成电路封装与外部连接件720之间提供电信号布线。
第二重布线结构500提供额外的布线(routing)，并且在核心衬底300的与第一重布线结构200相对的侧上附接到核心衬底300。第二重布线结构500可具有与第一重布线结构200相似的结构。第一重布线结构200与核心衬底300之间可包括包封体380，并且核心衬底300与第二重布线结构500之间可包括包封体395，以牢固地接合相关联的元件并提供结构支撑及环境保护。
如图1所示的实施例中所示，第一重布线结构200及第二重布线结构500中的重布线层在经单体化的封装组件100内相对于核心衬底300对称。由于平衡的设计，经单体化的封装组件100两端的制作应力在核心衬底300的两侧上近似相等。在一些实施例中，第一重布线结构200与第二重布线结构500包括相似的结构，例如相似的数目及类型的金属化图案(包括导电线112及导通孔114)以及介电层116。以这种方式，减少可能会由经单体化的封装组件100的不同层之间的热膨胀系数(coefficient of thermal expansion，CTE)失配引起的翘曲问题。举例来说，在一些实施例中，第一重布线结构200及第二重布线结构500的热膨胀系数在8与25之间。在一些实施例中，第一重布线结构200的热膨胀系数可处于第二重布线结构500的热膨胀系数的50％至100％的范围内。
另外，在一些实施例中，如图1所示，第一重布线结构200及第二重布线结构500的重布线层使得除了第一重布线结构200与第二重布线结构500包括相似的数目及类型的重布线层之外，当从核心衬底300的视角观察时，重布线层也以相同的次序呈现。
在一些实施例中，使用较厚和/或较宽的金属化尺寸在第一重布线结构200及第二重布线结构500的远离核心衬底300的重布线层中形成较长的线性电通路(electricalpathway)。举例来说，可使用包封体来形成重布线层的远离核心衬底300的介电层，并且随后利用化学机械抛光(chemical mechanical polish，CMP)工艺进行平坦化，而使用利用光刻工艺图案化的感光性材料来制作更靠近核心衬底300的重布线层。在这种实施例中，可很好地控制平坦化层的粗糙度，并且更容易且可靠地构建较大的厚度。在这种情况下，可在經平坦化的层中利用较厚及较宽的金属化尺寸以减小每单位长度的金属化通路的总阻抗(overall impedance)。此外，重布线层的距核心衬底300较远的金属化图案可被形成为节距比距核心衬底300较近的层的金属化图案的节距大。
将认识到使用实施例(例如本文中所论述的实施例)来制作器件可提高电路效率和/或减少热量产生及功耗。举例来说，可通过增加金属化图案的厚度和/或宽度来减少相同线性长度的给定金属化通路的电路负载，从而提高效率，同时减少功耗及热量产生。在一些实施例中，通过使用更厚和/或更宽的金属化通路水平地延伸金属化通路，可利用相同或相似的电路设计来实现更大的总体封装尺寸。
图2至图9示出根据一些实施例的制作第一重布线结构200(参见图9)中的各个中间阶段。示出第一封装区101A及第二封装区101B，其中每一封装区最终与其他封装区单体化。为了易于例示，图2至图9中已简化了各别特征的例示。
首先参照图2，提供载体衬底102，在载体衬底102上形成离型层104，并且在离型层104之上形成保护层106。载体衬底102可为玻璃载体衬底、陶瓷载体衬底等。载体衬底102可为晶片，使得可在载体衬底102上同时形成多个重布线结构。
离型层104可由聚合物基底的材料形成，其可与载体衬底102一起从将在后续步骤中形成的上覆结构被移除。在一些实施例中，离型层104是在受热时会失去其粘合性质的环氧基底的热离型材料，例如光热转换(light-to-heat-conversion，LTHC)离型涂层。在其他实施例中，离型层104可为在暴露于紫外(ultra-violet，UV)光时会失去其粘合性质的紫外光胶。离型层104可作为液体进行点胶并进行固化，可为被层压到载体衬底102上的层压膜(laminate film)或可为类似物。离型层104的顶表面可被整平且在工艺变化内实质上是平面的。
如以下所进一步描述，沉积保护层106，以便一旦载体衬底被剥离，便为随后形成的层的特征提供实体保护。另外，保护层106可提供电隔离及环境保护。保护层106可为聚合物(例如聚苯并恶唑(polybenzoxazole，PBO)、聚酰亚胺、苯并环丁烯(benzocyclobutene，BCB)等)、氮化物(例如氮化硅等)、氧化物(例如氧化硅、磷硅酸盐玻璃(phosphosilicateglass，PSG)、硼硅酸盐玻璃(borosilicate glass，BSG)、硼掺杂磷硅酸盐玻璃(boron-doped phosphosilicate glass，BPSG)等)类似材料或其组合。保护层106可例如通过旋转涂布、层压(lamination)、化学气相沉积(chemical vapor deposition，CVD)等形成。保护层106可具有在工艺变化内实质上平的上表面。
在图3中，在保护层106上形成导电线112。作为形成导电线112的实例，在保护层106之上形成晶种层(未示出)。在一些实施例中，晶种层为金属层，其可为单一层或包括由不同材料形成的多个子层的复合层。举例来说，晶种层可为钛层及位于所述钛层之上的铜层。晶种层可利用例如物理气相沉积(physical vapor deposition，PVD)等来形成。接着，在晶种层上形成光刻胶并将其图案化。光刻胶可通过旋转涂布等来形成且可被暴露于光以进行图案化。所述图案化形成穿过光刻胶的开口以暴露出晶种层，其中光刻胶中的开口对应于导电线112。然后在光刻胶的开口中及晶种层的被暴露出的部分上形成导电材料。所述导电材料可通过例如电镀或无电镀覆等镀覆来形成。导电材料可包括金属，如铜、钛、钨、铝等。导电材料与晶种层的上覆部分的组合形成导电线112。移除光刻胶以及晶种层的上面未形成导电材料的部分。光刻胶可通过可接受的灰化工艺或剥除工艺来移除，例如使用氧等离子体(oxygen plasma)等。一旦光刻胶被移除，便例如通过使用可接受的刻蚀工艺(例如通过湿式刻蚀或干式刻蚀)来移除晶种层的被暴露出的部分。
在图4中，在导电线112上形成从导电线112延伸的导通孔114。作为形成导通孔114的实例，在保护层106及导电线112之上形成并图案化光刻胶。可通过旋转涂布或类似方法形成光刻胶且光刻胶可暴露于光以进行图案化。图案化光刻胶形成穿过光刻胶的开口，以暴露出下伏导电线112的部分，使得光刻胶中的开口对应于导通孔114的图案。然后，在光刻胶的开口中以及在导电线112的被暴露出的部分上形成导电材料。所述导电材料可通过例如电镀或无电镀覆等镀覆来形成。导电材料可包括金属，如铜、钛、钨、铝等。光刻胶可通过可接受的灰化工艺或剥除工艺来移除，例如使用氧等离子体等。导电线112与导通孔114一起形成重布线层110的金属化图案。
在图5中，根据一些实施例，在导电线112及导通孔114上以及在导电线112及导通孔114周围形成介电层116。在形成之后，介电层116围绕导通孔114及导电线112。介电层116及金属化图案(包括导通孔114及导电线112)形成重布线层110。在一些实施例中，介电层116为包封体，例如预浸料(pre-preg)、涂树脂铜箔(resin coated copper，RCC)、模制化合物(molding compound)、聚酰亚胺、光可成像的介电质(photo-imageable dielectric，PID)、环氧树脂等，并且可通过压缩模制、转移模制等涂覆。可以液体或半液体形式涂覆包封体，随后将其固化。在一些实施例中，介电层116形成在载体衬底102之上，使得导电线112及导通孔114被掩埋或覆盖，然后在介电层116上执行平坦化工艺以暴露出导通孔114。在平坦化工艺之后的工艺变化内，介电层116的最顶表面与导通孔114的最顶表面实质上是齐平的(例如平坦的)。举例来说，平坦化工艺可为化学机械抛光(CMP)。在一些实施例中，介电层116可包括其他材料，例如氧化硅、氮化硅等。
在图6中，重复进行上述的步骤及工艺，以形成另外示出的重布线层120、130及140。在一些实施例中，可将用以形成重布线层110的上述工艺重复一次或多次，以提供如特定设计所期望的附加的布线层，其中重布线层120的导电线112可包括布线走线(routingline)。在一些实施例中，重布线层110中的导电线112包括用于进行电连接的焊盘，具有或不具有附加的布线走线。出于例示的目的，示出了四个重布线层110、120、130及140。在一些实施例中，可使用多于四层或少于四层。每一重布线层110、120、130及140的金属化图案可具有分开形成的导电线及导通孔(如所示)或者可各自为具有线部分及通孔部分的单个图案。
在一些实施例中，在最上重布线层(例如所示实施例中的重布线层140)的介电层146的部分及每一导通孔144之上形成附加的一组导电线148。这附加的一组导电线148为如下所论述的连接其他金属化图案提供了较大的尺寸覆盖面积(footprint)。
在使用包封体及随后的CMP工艺来对重布线层110、120、130及140进行平坦化时，可很好地控制相关联的层的尺寸及粗糙度，并且可更容易构建较大的厚度。在一些实施例中，重布线层110、120、130及140的厚度各自在2微米(μm)与100微米之间。可通过分别重复进行上述步骤及工艺或省略上述步骤及工艺来形成更多或更少的重布线层。
在不需要较长的线性连接长度的重布线层中，可在第一重布线结构中包括由使用不同制作方法及材料形成的更薄及更紧凑的重布线层。另外，可使用光掩模或PID材料在这种层中管理更密集的设计规则。举例来说，在图7中，包括重布线层150，重布线层150利用与在重布线层110、120、130及140中使用的设计工艺及参数不同的设计工艺及参数。举例来说，在图7所示的实施例中，在重布线层140及导电线148上形成介电层152。在一些实施例中，介电层152由例如PBO、聚酰亚胺、BCB等感光性材料形成，可使用光刻工艺进行图案化。介电层152可通过旋转涂布、层压、CVD、类似工艺或其组合形成。然后，对介电层152进行图案化以形成开口154，从而暴露出导电线148的部分。可通过可接受的工艺进行图案化，例如当介电层152为感光性材料时，通过将介电层152暴露于光并对介电层152进行显影来进行图案化，或者在介电层152不是感光性材料的情况下，通过使用例如各向异性刻蚀进行刻蚀来进行图案化。
在图8中，然后形成金属化图案156。金属化图案156包括沿着介电层152的主表面延伸且延伸穿过介电层152的导电元件，以实体耦合及电耦合到下伏导电层(例如在此所示的实施例中的导电线148)。作为形成金属化图案156的实例，在介电层152之上及穿过介电层152延伸至导电线148的开口中形成晶种层。在一些实施例中，晶种层为金属层，其可为单一层或包括由不同材料形成的多个子层的复合层。在一些实施例中，晶种层包括钛层及位于所述钛层之上的铜层。晶种层可使用例如PVD等来形成。接着，在晶种层上形成光刻胶并将其图案化。光刻胶可通过旋转涂布等来形成且可被暴露于光并显影以进行图案化。所述图案化形成穿过光刻胶的开口以暴露出晶种层，其中开口的图案对应于金属化图案156。然后，在光刻胶的开口中及晶种层的被暴露出的部分上形成导电材料。所述导电材料可通过例如电镀或无电镀覆等镀覆来形成。导电材料可包括金属，如铜、钛、钨、铝等。导电材料与晶种层的下伏部分的组合形成金属化图案156。移除光刻胶以及晶种层的上面未形成导电材料的部分。光刻胶可通过可接受的灰化工艺或剥除工艺来移除，例如使用氧等离子体等。一旦光刻胶被移除，便例如通过使用可接受的刻蚀工艺(例如通过湿式刻蚀或干式刻蚀)来移除晶种层的被暴露出的部分。介电层152与金属化图案156的组合形成重布线层150。
在图9中，在重布线层150之上形成重布线层160。重布线层160可使用与以上参照重布线层150论述的工艺相似的工艺由相似的材料形成。图9示出使用比重布线层110、120、130及140薄的介电质形成的两个重布线层150及160。在一些实施例中，重布线层150及160各自的厚度在2微米与15微米之间。可在第一重布线结构200中形成更多或更少的与重布线层150及160相似的较薄的介电质。
第一重布线结构200包括保护层106及重布线层110、120、130、140、150及160。重布线层110、120、130、140、150及160包括金属化图案及介电层二者。金属化图案也可称为重布线走线。示出第一重布线结构200作为具有六个重布线层的实例。在第一重布线结构200中可形成更多或更少的层。如果要形成更少的层，则可省略上述的步骤及工艺。如果要形成更多的层，则可重复进行上述的步骤及工艺。在一些实施例中，第一重布线结构200包括1层与20层之间。
在一些实施例中，重布线层150、160的金属化图案156及166具有与重布线层110、120、130及140不同的尺寸，并且重布线层150、160的介电层152及162比重布线层110、120、130及140的介电层薄。举例来说，重布线层140的金属化图案的导电线142和/或导通孔144可比金属化图案166及156的导电线和/或导通孔宽或厚，从而允许更长的水平布线。
在一些实施例中，使用较厚和/或较宽的金属化尺寸在重布线层110、120、130及140中形成较长的线性电通路，而重布线层150及160具有总体上较短的线性电通路。如上所述，使用包封体形成更靠近载体衬底102的重布线层(例如图9中的重布线层110、120、130及140)的介电层，随后利用CMP工艺进行平坦化，而使用感光性材料(所述感光性材料使用光刻工艺进行图案化)制作另外的距载体衬底102较远的重布线层(例如图9中的重布线层150及160)。在这种实施例中，可很好地控制平坦化层(例如图9中的重布线层110、120、130及140)的粗糙度，并且更容易构建较大的厚度。在这种情况下，可在平坦化层中使用较厚及较宽的金属化尺寸，以降低每单位长度的金属化通路的总阻抗，从而提高电路效率和/或减少热量产生及功耗。举例来说，可通过增加金属化图案的厚度和/或宽度来减小相同线性长度的给定金属化通路的电路负载，从而提高效率并同时减少功耗及热量产生。通过使用较厚和/或较宽的金属化通路水平延伸金属化通路，可利用相同或相似的电路设计来实现更大的总体封装尺寸。
在图10中，示出了核心衬底300，并且在图11中核心衬底300被接合到重布线结构，例如在此实例中的第一重布线结构200。利用核心衬底300具有可在单独的工艺中制造核心衬底300的优点。另外，由于核心衬底300是在单独的工艺中形成的，因此可单独地对其进行测试，从而使用已知良好核心衬底300。举例来说，在一些实施例中，在将核心衬底300接合到第一重布线结构200之前，可单独地或批量地对核心衬底300进行测试、确认和/或验证。
核心衬底300可为例如有机衬底、陶瓷衬底、硅衬底等。导电连接件365用于将核心衬底300附接到第一重布线结构200。附接核心衬底300可包括将核心衬底300放置在第一重布线结构200上并且对导电连接件365进行回焊，以将核心衬底300与第一重布线结构200实体及电耦合。
在被附接到第一重布线结构200之前，可根据适用的制造工艺对核心衬底300进行处理，以在核心衬底300中形成重布线结构。举例来说，核心衬底300包括核心310。核心310可由一层或多层的玻璃纤维、树脂、填料、预浸料、环氧树脂、二氧化硅填料、味之素增补膜(Ajinomoto build-up film，ABF)、聚酰亚胺、模制化合物、其他材料和/或其组合形成。在一些实施例中，举例来说，两层材料构成核心310。核心310可由有机材料和/或无机材料形成。在一些实施例中，核心310包括一个或多个嵌置在其内部的无源组件(未示出)。核心310可包含其他材料或组件。延伸穿过核心310来形成导通孔320。导通孔320包含导电材料320A，例如铜、铜合金或其他导体，并且在一些实施例中可包括阻挡层(未示出)、衬层(liner)(未示出)、晶种层(未示出)、和/或填充材料320B。导通孔320提供从核心310的一侧到核心310的另一侧的垂直电连接。举例来说，一些导通孔320耦合在位于核心310一侧的导电特征与位于核心310的相对侧的导电特征之间。可使用例如钻孔工艺、光刻、激光工艺或其他方法形成导通孔320的孔，然后用导电材料填充或镀覆导通孔320的孔。在一些实施例中，导通孔320是中空的导电穿孔，其中心填充有绝缘材料。在核心310的相对侧上形成重布线结构340A及340B。重布线结构340A及340B通过导通孔320电耦合及扇入/扇出电信号。
重布线结构340A及重布线结构340B各自包括由ABF、预浸料等形成的介电层以及金属化图案。每一相应的金属化图案具有位于相应的介电层的主表面上并沿着所述主表面延伸的线部分，并且具有延伸穿过相应的介电层的通孔部分。重布线结构340A及340B各自分别包括用于外部连接的凸块下金属(under-bump metallurgy，UBM)330A及330B以及保护重布线结构340A及340B的特征的阻焊膜350(350A及350B)。如图11所示，重布线结构340A通过导电连接件365利用UBM 330A附接到第一重布线结构200。可在重布线结构340A及340B中形成比图11中所示出的更多或更少的介电层及金属化图案。
核心衬底300可包括有源器件及无源器件(未示出)或者可具有有源器件、无源器件中的任一者或同时不具有二者。可使用各种各样的器件，例如晶体管、电容器、电阻器、它们的组合等。器件可使用任何合适的方法形成。
在一些实施例中，核心衬底300包括2个与10个之间的完整的材料层。在所示的实施例中，核心衬底300包括：在重布线结构340B中的3个顶部重布线层、在核心310中的2层衬底材料以及在重布线结构340A中的3个底部重布线层。
如图11所示，可使用导电连接件365将核心衬底300A及300B接合到第一重布线结构200。可先在核心衬底300A与300B中的任一者上或者在第一重布线上结构200上形成导电连接件365，然后进行回焊以完成接合。举例来说，在图10中所示的实施例中，以150微米与1000微米之间的节距在底部重布线结构340A的UBM 330A上形成导电连接件365。导电连接件365可为球栅阵列(BGA)连接件、焊料球、金属柱、受控塌陷芯片连接(controlledcollapse chip connection，C4)凸块、微凸块、无电镀镍钯浸金技术(electrolessnickel-electroless palladium-immersion gold technique，ENEPIG)形成的凸块等。导电连接件365可包含例如焊料、铜、铝、金、镍、银、钯、锡、类似材料或其组合等导电材料。在一些实施例中，导电连接件365通过利用蒸镀、电镀、印刷、焊料转移、植球(ballplacement)等先形成焊料层来形成。一旦已在结构上形成焊料层，则可执行回焊以便将所述材料塑形成期望的凸块形状。在另一实施例中，导电连接件365包含通过溅镀(sputtering)、印刷、电镀、无电镀覆、CVD等形成的金属柱(例如铜柱)。所述金属柱可不含有焊料且具有实质上垂直的侧壁。在一些实施例中，在金属柱的顶部上形成金属顶盖层(metal cap layer)。金属顶盖层可包含镍、锡、锡-铅、金、银、钯、铟、镍-钯-金、镍-金、类似材料或其组合，并可通过镀覆工艺来形成。
在图11中，核心衬底300A及300B分别接合到第一封装区101A及第二封装区101B中的第一重布线结构200(例如参见图9)。在一些实施例中，核心衬底300A与相邻的核心衬底300B分开约25微米与约1,000微米之间的距离D1。此距离在第一封装区101A与第二封装区101B之间提供用于在随后的工艺中将第一重布线结构200单体化成单独的封装的空间。在例如图11所示的实施例中，核心衬底300A及300B的尺寸D3分别小于第一封装区101A及第二封装区101B的尺寸D2，以使得封装及单体化能够不损坏核心衬底300A及300B。在一些实施例中，在核心衬底300A及300B与第一重布线结构200之间有20微米至500微米的间隙高度(standoff height)。
在一些实施例中，可使用拾取及放置工艺或另一合适的工艺将核心衬底300A及300B放置在第一重布线结构200上，并且通过倒装芯片接合(flip chip bonding)工艺或其他合适的接合工艺来接合导电连接件365。在一些实施例中，对导电连接件365进行回焊，以通过金属化图案166将核心衬底300A及300B附接到第一重布线结构200。导电连接件365将核心衬底300A及300B电耦合和/或实体耦合到第一重布线结构200。
在导电连接件365被回焊之前，导电连接件365上可形成有环氧树脂助焊剂(未示出)，所述环氧树脂助焊剂的环氧树脂部分中的至少一些在将核心衬底300A及300B附接到第一重布线结构200之后剩余下来。
在一些实施例中，也可将无源器件(例如表面安装器件(surface mount device，SMD)，未示出)附接到第一重布线结构200(例如附接到在金属化图案166中形成的接触焊盘)或附接到核心衬底300A及300B(例如附接到UBM 330)。可在附接核心衬底300A及300B之前将无源器件附接到第一重布线结构200，或者可在将核心衬底300A及300B安装到第一重布线结构200之后附接无源器件。
如上所述，第一重布线结构200可较大并且包括多个封装区，例如第一封装区101A及第二封装区101B。举例来说，图12示出具有多个封装区的具有圆形晶片形状的第一重布线结构200。在所示的实施例中，晶片上包括四个封装区101A(100A)、101B(100B)、101C及101D，从而使得四个最终封装组件能够在单个晶片上制作，然后进行单体化。在其他实施例中，可在单个晶片上利用更少或更多的封装区。工艺中的后续步骤使用晶片形式载体衬底102上的第一重布线结构200作为基础，在此基础上继续进行下面进一步详细描述的制作工艺。如以下进一步详细描述，通过沿着线401并在封装区101A(100A)、101B(100B)、101C及101D的外边缘周围进行锯切来对各个封装区进行单体化。
图13示出使用面板形式制作工艺制造成具有多个封装区的第一重布线结构200。在所示的实施例中，晶片上包括九个封装区101A(100A)、101B(100B)、101C、101D、101E、101F、101G、101H及101I，从而允许在单个晶片或单个面板上制作九个最终封装组件。在其他实施例中，可在单个晶片或单个面板上利用更少或更多的封装区。工艺中的后续步骤使用面板形式载体衬底102上的第一重布线结构200作为基础，在此基础上继续进行下面进一步详细描述的制作工艺。如下面进一步详细描述，通过沿着线402并在封装区101A至101I的周边周围进行锯切来对各别封装区进行单体化。
在图14中，通过在各种组件上并在各种组件周围形成包封体380来执行第一底部填充。形成之后，包封体380围绕包括导电连接件365、金属化图案166及介电层162的被暴露出的上表面的核心衬底300A及300B。包封体380可由模制化合物、环氧树脂等形成，并且可通过压缩模制、转移模制等涂覆。可以液体或半液体形式涂覆包封体380，随后将其固化。包封体380可形成在载体衬底102之上，使得核心衬底300A及300B被掩埋或覆盖。
在图15中，如果需要的话，可在包封体380上执行平坦化工艺以暴露出核心衬底300A及300B的UBM 330。包封体380及UBM 330的最顶表面在工艺变化内的平坦化工艺之后实质上是齐平的(例如平坦的)。平坦化工艺可例如是化学机械抛光(CMP)、研磨工艺等。在一些实施例中，举例来说，如果UBM 330已经被暴露出来，则可省略平坦化。可使用其他工艺来实现相似的结果。举例来说，可在形成包封体380之前在UBM 330之上形成介电层或钝化层。在这种情况下，可在随后的步骤中对介电层或钝化层进行图案化，以暴露出UBM 330的部分。
导电连接件可用于将核心衬底300A及核心衬底300B接合到第二重布线结构500。举例来说，在图16中所示的实施例中，在核心衬底300A及300B中在UBM 330上形成导电连接件390。导电连接件390可为球栅阵列(BGA)连接件(如所示)、焊料球、金属柱、受控塌陷芯片连接(C4)凸块、微凸块、无电镀镍钯浸金技术(ENEPIG)形成的凸块等。导电连接件390可包含例如焊料、铜、铝、金、镍、银、钯、锡、类似材料或其组合等导电材料。在一些实施例中，导电连接件390通过利用蒸镀、电镀、印刷、焊料转移、植球等先形成焊料层来形成。一旦已在结构上形成焊料层，则可执行回焊以便将所述材料塑形成期望的凸块形状。在另一实施例中，导电连接件390包含通过溅镀、印刷、电镀、无电镀覆、CVD等形成的金属柱(例如铜柱)。所述金属柱可不含有焊料且具有实质上垂直的侧壁。在一些实施例中，在金属柱的顶部上形成金属顶盖层。金属顶盖层可包含镍、锡、锡-铅、金、银、钯、铟、镍-钯-金、镍-金、类似材料或其组合，并且可通过镀覆工艺来形成。导电连接件390可如图16所示的先在核心衬底300A及300B上形成或者可选地在第二重布线结构500上形成(参见图17)，然后进行回焊以完成接合。
在图17中，提供了第二重布线结构500，第二重布线结构500可以与图2至图9中所述的第一重布线结构200相似的方式形成。在一些实施例中，第二重布线结构500与第一重布线结构200对称，这是因为第二重布线结构500包含与第一重布线结构200相似数目及类型的层。在一些实施例中，第二重布线结构500具有与第一重布线结构200相同类型的层，所述层由与第一重布线结构200相同的材料以相同的方式形成，并且当从核心衬底300的视角观察时，第二重布线结构500与第一重布线结构200以相同的次序形成。
举例来说，关于图17所示的实施例，第二重布线结构500包含与第一重布线结构200相同类型的层，所述层相对于核心衬底300A及300B对称地放置(如图18所示)。在一些实施例中，离型层504由与离型层104为相同或相似的材料并使用相同或相似的工艺形成。在一些实施例中，第二重布线结构500的保护层506由与第一重布线结构200的保护层106相同或相似的材料并使用相同或相似的工艺形成。在一些实施例中，第二重布线结构500的重布线层510、520、530及540由与第一重布线结构200的重布线层110、120、130及140相同或相似的材料并使用相同或相似的工艺形成。重布线层510、520、530及540中的金属化图案及介电质不必精确地镜映(mirror)第一重布线结构200的重布线层110、120、130及140中使用的布局。举例来说，如图17所示，重布线层510的金属化图案包括与重布线层110中所示的金属化图案不同的金属化图案，以在封装组件的顶部及底部上实现不同的电连接布局。
在一些实施例中，第二重布线结构500的重布线层550及560由与第一重布线结构200的重布线层150及160相同或相似的材料并使用相同或相似的工艺形成。重布线层550及560中的金属化图案及介电质不需要精确地镜映第一重布线结构200的重布线层150及160中使用的图案并取决于最终封装组件的设计要求以及核心衬底300A及300B的结构。
在制作之后，将第二重布线结构500翻转并与包括第一重布线结构200、核心衬底300A及300B以及包封体380的封装组件100的现有增层(buildup)结构对准。
在图17所示的实施例中，第二重布线结构500包围整个晶片或面板，使得第一重布线结构200与第二重布线结构500耦合为单一结构。在一些实施例中，可在将第二重布线结构500集成到封装组件100中之前将第二重布线结构500单体化，并且可使用拾取及放置工艺或另一合适的工艺将第二重布线结构500放置在图17所示的封装组件100的现有增层结构上。
在图18中，第二重布线结构500接合到核心衬底300A及300B的顶部。在一些实施例中，对导电连接件390进行回焊以通过金属化图案566将核心衬底300A及300B附接到第二重布线结构500。导电连接件390将核心衬底300A及300B电耦合和/或实体耦合到第二重布线结构500。在核心衬底300A及300B与第二重布线结构500之间保持20微米至500微米的间隙高度。
在导电连接件390被回焊之前，导电连接件390上可形成有环氧树脂助焊剂(未示出)，所述环氧树脂助焊剂的环氧树脂部分中的至少一些在将核心衬底300A及300B附接到第二重布线结构500之后剩余下来。
在一些实施例中，也可将无源器件(例如表面安装器件(SMD)，未示出)附接到第二重布线结构500(例如附接到金属化图案566)或附接到核心衬底300A及300B的顶部(例如附接到导电连接件390)。
在图19中，执行载体衬底剥离以将载体衬底502从第二重布线结构500分离(或剥离(de-bond))。根据一些实施例，剥离包括将例如激光或紫外光等光投射在离型层504(参见图19)上，使得离型层504在光的热量下分解并可移除载体衬底502。
在一些实施例中，如图20所示，在剥离工艺之后，通过沿着切割线区(scribe lineregion)(例如在第一封装区101A及第二封装区101B周围)进行锯切，将经剥离的第二重布线结构500(参见图19)单体化。锯切将第一封装区101A与包括第二封装区101B(所图示)的相邻封装区单体化，并实现分别小于第一封装区101A及第二封装区101B的单体化第二重布线结构500A及500B。
在图21中，通过在各种组件上以及在各种组件周围形成包封体395来执行第二底部填充工艺。在形成之后，包封体395围绕核心衬底300A及300B、导电连接件390、单体化第二重布线结构500A及500B以及第一底部填充胶(包括包封体380)的剩余暴露部分。包封体395可由模制化合物、环氧树脂等形成，并且可通过压缩模制、转移模制等涂覆。可以液体或半液体形式涂覆包封体395，随后将其固化。
在其中第二重布线结构500在其集成之前被单体化的情况下或者如图20的实施例中所示进行单体化的情况下，可在核心衬底300A及300B以及第一底部填充胶(包括包封体380)之上形成包封体395。包封体395也可存在于经单体化的第二重布线结构500A及500B的侧面上，并且位于经单体化的第二重布线结构500A与经单体化的第二重布线结构500B之间，如图21所示。在其中第二重布线结构500被掩埋或覆盖的情况下，然后可对包封体395执行平坦化工艺，以暴露出保护层506和/或导电线512。包封体395的最顶表面与保护层506(或导电线512)的最顶表面在平坦化工艺之后的工艺变化内实质上是齐平的。平坦化工艺可为例如化学机械抛光(CMP)、研磨工艺等。在一些实施例中，可省略平坦化。可使用其他工艺来实现相似的结果。
在图22中，在第二重布线结构500的保护层506中形成开口508，从而暴露出导电线512。开口508可通过例如激光钻孔、机械钻孔等钻孔工艺形成。另一选择为在保护层506是由例如PBO、聚酰亚胺、BCB等感光性材料形成的情况下，可使用光刻掩模对开口508进行图案化。图案化形成开口暴露出导电线512的部分。图案化可通过可接受的工艺进行，例如当保护层506是感光性材料时，通过将保护层506暴露于光并显影来进行图案化，或者当使用非感光性材料时，通过使用例如各向异性刻蚀进行刻蚀来进行图案化。
在图23中，执行载体衬底剥离以将载体衬底102从第一重布线结构200分离(或“剥离”)。根据一些实施例，剥离包括将光(例如激光或紫外光)投射在离型层104(参见图22)上，使得离型层104在光的热量下分解，并且可移除载体衬底102。在一些实施例中，此时所得结构的厚度T1在150微米与5000微米之间。
在图24中，在保护层106中形成开口108，暴露出导电线112。开口108可通过例如激光钻孔、机械钻孔等钻孔工艺形成。在其中保护层106是由例如PBO、聚酰亚胺、BCB等感光性材料形成的实施例中，可通过根据掩模将保护层106暴露于光并对保护层106进行显影来对开口108进行图案化。在其中保护层106包含非感光性材料(例如氧化硅、氮化硅等)的实施例中，可使用具有图案化掩模的各向异性刻蚀工艺。
可使用导电连接件将第一重布线结构200接合到集成电路封装600(参见图1)。举例来说，在图25中所示的实施例中，在开口108(参见图24)中形成耦合到暴露出的导电线112的导电连接件410。导电连接件410可为球栅阵列(BGA)连接件、焊料球(如所示)、金属柱、受控塌陷芯片连接(C4)凸块、微凸块、无电镀镍钯浸金技术(ENEPIG)形成的凸块等。导电连接件410可包含例如焊料、铜、铝、金、镍、银、钯、锡、类似材料或其组合等导电材料。在一些实施例中，导电连接件410通过利用蒸镀、电镀、印刷、焊料转移、植球等先形成焊料层来形成。一旦已在结构上形成焊料层，则可执行回焊以便将所述材料塑形成期望的凸块形状。在另一实施例中，导电连接件410包含通过溅镀、印刷、电镀、无电镀覆、CVD等形成的金属柱(例如铜柱)。所述金属柱可不含有焊料且具有实质上垂直的侧壁。在一些实施例中，在金属柱的顶部上形成金属顶盖层。金属顶盖层可包含镍、锡、锡-铅、金、银、钯、铟、镍-钯-金、镍-金、类似材料或其组合，并且可通过镀覆工艺来形成。
在图26中，通过沿着例如第一封装区101A与第二封装区101B之间的切割线区进行锯切来执行单体化工艺。锯切将第一封装区101A与包括第二封装区101B(如图所示)的相邻封装区单体化，以形成多个经单体化的封装组件。如图26所示，第二重布线结构500的侧壁覆盖有包封体395并且核心衬底300的侧壁覆盖有包封体380，从而在单体化期间以及单体化之后保护第二重布线结构500的侧壁以及核心衬底300A及300B的侧壁。
集成电路封装600(如图1所示)可通过导电连接件410附接到经单体化的封装组件100。导电连接件410将集成电路封装600附接到经单体化的封装组件100的导电线112。附接集成电路封装600可包括将集成电路封装600放置在导电连接件410上并且对导电连接件410进行回焊，以将集成电路封装600与经单体化的封装组件100实体耦合及电耦合。集成电路封装600可包括逻辑管芯620及介接逻辑管芯620的一个或多个I/O管芯640。集成电路封装中所包括的管芯的数目、类型及布置并无限制，并且在不同的实施例中可利用替代管芯及布置。通过重复进行上述步骤可包括多个集成电路封装，需要结合必要的金属化以为所述多个集成电路封装提供电连接。
在一些实施例中，围绕导电连接件410及集成电路封装600形成第三底部填充胶710(如图1所示)。第三底部填充胶710可减小应力并保护由导电连接件410的回焊形成的接头。第三底部填充胶可在附接集成电路封装600之后通过毛细流动工艺来形成，或者可通过适当的沉积方法来形成。在一些实施例中，在多个相邻器件之下形成单层的第三底部填充胶710，并且可在放置于经单体化的封装组件100的顶部的附加器件之下和/或在所述附加器件周围形成额外的后续底部填充胶(未示出)。
在导电线512上形成外部连接件720(如图1中所示)。外部连接件720可为球栅阵列(BGA)连接件、焊料球、金属柱、受控塌陷芯片连接(C4)凸块、微凸块等。外部连接件720可包含例如焊料、铜、铝、金、镍、银、钯、锡、类似材料或其组合等导电材料。在一些实施例中，外部连接件720通过利用蒸镀、电镀、印刷、焊料转移、植球等在导电线512上先形成可回焊材料层来形成。一旦已在导电线512上形成可回焊材料层，则可执行回焊以便将所述材料塑形成期望的凸块形状。
也可包括其他特征及工艺。举例来说，可包括测试结构，以帮助对三维(three-dimensional，3D)封装或三维集成电路(three-dimensional integrated circuit，3DIC)器件进行验证测试。所述测试结构可例如包括在重布线层中或在衬底上形成的测试焊盘，以使得能够对三维封装或三维集成电路进行测试、对探针和/或探针卡(probe card)进行使用等。可对中间结构以及最终结构执行验证测试。另外，本文中所公开的结构及方法可结合包括对已知良好管芯进行中间验证的测试方法来使用，以提高良率并降低成本。
实施例可实现各种优点。举例来说，由于第一重布线结构200与第二重布线结构500中的层在经单体化的封装组件100内是对称的，因此经单体化的封装组件100上的制作应力在核心衬底的两侧上近似相等。以这种方式，减少了可由经单体化的封装组件100的不同层之间的热膨胀系数(CTE)失配引起的翘曲问题。为了进一步减少翘曲效应，第一重布线结构200及第二重布线结构500内的各个金属化图案可使用在每一层处彼此密切镜映的金属化图案，从而使得对于所述金属化图案中的任何特定金属化图案，图案的左侧与图案的右侧相同。
另外，由于其中将第一重布线结构200与第二重布线结构500二者分开在载体衬底上构建并随后耦合在一起的构造方法，因此可在经单体化的封装组件100的较高层处使用已知的半导体制作技术而不影响较下面的层。举例来说，可使用与CMP工艺兼容的方法来形成第一重布线结构200的顶层(如图26所示)，而不会使核心衬底300及相关的电连接件受到此CMP工艺的应力。这进一步增强了经单体化的封装组件100的组件及板层级的可靠性。
在实施例中，一种器件包括：核心衬底；第一重布线结构，耦合到核心衬底的第一侧，第一重布线结构包括一个或多个第一重布线层；第二重布线结构，耦合到核心衬底的与第一重布线结构相对的第二侧，第二重布线结构包括一个或多个第二重布线层，其中第一重布线结构及第二重布线结构中的每一者包括：一个或多个第一重布线层，其中所述一个或多个第一重布线层中的每一者包括第一介电层及第一金属化层；以及一个或多个第二重布线层，所述一个或多个第二重布线层中的每一者包括第二介电层及第二金属化层，第一介电层包含与第二介电层不同的材料，第一重布线结构的所述一个或多个第一重布线层及第二重布线结构的所述一个或多个第一重布线层分别比第一重布线结构的所述一个或多个第二重布线层及第二重布线结构的所述一个或多个第二重布线层更靠近核心衬底；第一集成电路管芯，耦合到第一重布线结构，第一重布线结构夹置在核心衬底与第一集成电路管芯之间；以及一组外部导电特征，与核心衬底相对地耦合到第二重布线结构。
在所述器件的实施例中，第一重布线结构使用第一焊料连接耦合到核心衬底，并且第二重布线结构使用第二焊料连接耦合到核心衬底。在所述器件的实施例中，包括包封体，所述包封体夹置在第一重布线结构与核心衬底之间以及夹置在第二重布线结构与核心衬底之间。在所述器件的实施例中，包封体包括：第一包封体层，第一包封体层夹置在第一重布线结构与核心衬底之间；以及第二包封体层，夹置在第二重布线结构与核心衬底之间。在所述器件的实施例中，第一包封体层与第二包封体层是不同的材料。在所述器件的实施例中，包封体沿着核心衬底的侧壁延伸。在所述器件的实施例中，包封体沿着第二重布线结构的侧壁延伸，第一重布线结构的侧壁不具有包封体。在所述器件的实施例中，第一介电层的厚度大于第二介电层的厚度。
在另一实施例中，一种方法包括：在第一载体衬底之上形成包括一个或多个层的第一重布线结构，以及在第二载体衬底之上形成包括一个或多个层的第二重布线结构，第一重布线结构及所述第二重布线结构中的每一者包括：形成一个或多个第一重布线层，所述一个或多个第一重布线层中的每一者包括第一介电层及第一金属化层；以及在所述一个或多个第一重布线层之上形成一个或多个第二重布线层，所述一个或多个第二重布线层中的每一者包括第二介电层及第二金属化层；将核心衬底电连接到第一重布线结构的所述一个或多个第二重布线层的上部层；将第二重布线结构的所述一个或多个第二重布线层的上部层电连接到核心衬底，其中核心衬底夹置在第一重布线结构与第二重布线结构之间；将第二载体衬底从第二重布线结构剥离；将第一载体衬底从第一重布线结构剥离；以及将半导体器件与核心衬底相对地电连接到第一重布线结构。
在所述方法的实施例中，半导体器件包括集成电路管芯封装，所述集成电路管芯封装包括多个集成电路管芯。在所述方法的实施例中，在将核心衬底电连接到第一重布线结构的所述一个或多个第二重布线层的上部层之后，在核心衬底周围形成第一包封体。在所述方法的实施例中，在将第二重布线结构的所述一个或多个第二重布线层的上部层电连接到核心衬底之后：将第二重布线结构单体化；以及沿着第二重布线结构的侧壁形成第二包封体。在所述方法的实施例中，在形成第二包封体之后，切穿第二包封体、第一包封体及第一重布线结构以进行单体化。在所述方法的实施例中，在第二重布线结构的与核心衬底相对的一侧上形成一组外部导电特征。
在另一实施例中，一种器件包括：第一重布线结构，所述第一重布线结构包括一个或多个第一重布线层，所述第一重布线结构包括第一数目个所述一个或多个第一重布线层；第二重布线结构，所述第二重布线结构包括一个或多个第二重布线层，所述第二重布线结构包括所述第一数目个所述一个或多个第二重布线层；核心衬底，夹置在第一重布线结构与第二重布线结构之间，所述核心衬底使用第一组导电连接件耦合到第一重布线结构的第一侧，所述核心衬底使用第二组导电连接件耦合到第二重布线结构的第一侧，核心衬底与第一重布线结构间隔开，核心衬底与第二重布线结构间隔开，其中第一重布线结构的宽度大于核心衬底的宽度以及第二重布线结构的宽度；以及集成电路管芯封装，使用第三组导电连接件耦合到第一重布线结构的第二侧。
在所述器件的实施例中，第一组导电连接件、第二组导电连接件及第三组导电连接件各自包括焊料。在所述器件的实施例中，包封体夹置在核心衬底与第一重布线结构之间，所述包封体夹置在核心衬底与第二重布线结构之间。在所述器件的实施例中，第一重布线结构及第二重布线结构中的每一者包括：一个或多个第一层，其中所述一个或多个第一层中的每一者包括第一介电层及第一金属化层；以及一个或多个第二层，其中所述一个或多个第二层中的每一者包括第二介电层及第二金属化层，其中所述一个或多个第二层中的每一者比所述一个或多个第一层中的每一者厚，其中第一介电层包含与第二介电层不同的材料，并且其中第一层比第二层更靠近核心衬底。在所述器件的实施例中，所述第一层的数目小于所述第二层的数目。在所述器件的实施例中，第二金属化层包括第二组导电线，所述第二组导电线具有比所述第一金属化层中的第一组导电线低的阻抗。
以上概述了若干实施例的特征，以使本领域中的技术人员可更好地理解本公开的各个方面。本领域中的技术人员应理解，他们可容易地使用本公开作为设计或修改其他工艺及结构的基础来施行与本文中所介绍的实施例相同的目的和/或实现与本文中所介绍的实施例相同的优点。本领域中的技术人员还应认识到，这些等效构造并不背离本公开的精神及范围，而且他们可在不背离本公开的精神及范围的条件下在本文中作出各种改变、代替及变更。
[符号的说明]
100：经单体化的封装组件
101A：第一封装区/封装区
101B：第二封装区/封装区
101C、101D、101E、101F、101G、101H、101I：封装区
102、502：载体衬底
104、504：离型层
106、506：保护层
108、154、508：开口
110、120、130、140、150、160、510、520、530、540、550、560：重布线层
112、142、148、512：导电线
114、144、320：导通孔
116、146、152、162：介电层
156、166、566：金属化图案
200：第一重布线结构
300、300A、300B：核心衬底
310：中央核心/核心
320A：导电材料
320B：填充材料
330、330A、330B：凸块下金属(UBM)
340、340A、340B：重布线结构
350、350A、350B：阻焊膜
365、390、410：导电连接件
380、395：包封体
401、402：线
500：第二重布线结构
500A、500B：经单体化的第二重布线结构
600：集成电路封装
610：重布线结构
620：逻辑管芯
640：输入/输出(I/O)管芯
710：底部填充胶/第三底部填充胶
720：外部连接件
D1：距离
D2、D3：尺寸
T1：厚度

Claims (1)

1.一种半导体封装，包括：
核心衬底；
第一重布线结构，耦合到所述核心衬底的第一侧；
第二重布线结构，耦合到所述核心衬底的与所述第一重布线结构相对的第二侧，其中所述第一重布线结构及所述第二重布线结构中的每一者包括：
一个或多个第一重布线层，其中所述一个或多个第一重布线层中的每一者包括第一介电层及第一金属化层；以及
一个或多个第二重布线层，其中所述一个或多个第二重布线层中的每一者包括第二介电层及第二金属化层，其中所述第一介电层包含与所述第二介电层不同的材料，其中所述第一重布线结构的所述一个或多个第一重布线层及所述第二重布线结构的所述一个或多个第一重布线层分别比所述第一重布线结构的所述一个或多个第二重布线层及所述第二重布线结构的所述一个或多个第二重布线层更靠近所述核心衬底；
第一集成电路管芯，耦合到所述第一重布线结构，所述第一重布线结构夹置在所述核心衬底与所述第一集成电路管芯之间；以及
一组外部导电特征，与所述核心衬底相对地耦合到所述第二重布线结构。
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