FI119215B - Menetelmä komponentin upottamiseksi alustaan ja elektroniikkamoduuli - Google Patents

Menetelmä komponentin upottamiseksi alustaan ja elektroniikkamoduuli Download PDF

Info

Publication number
FI119215B
FI119215B FI20020191A FI20020191A FI119215B FI 119215 B FI119215 B FI 119215B FI 20020191 A FI20020191 A FI 20020191A FI 20020191 A FI20020191 A FI 20020191A FI 119215 B FI119215 B FI 119215B
Authority
FI
Finland
Prior art keywords
component
base plate
base material
heel
polymer layer
Prior art date
Application number
FI20020191A
Other languages
English (en)
Swedish (sv)
Other versions
FI20020191A0 (fi
FI20020191A (fi
Inventor
Risto Tuominen
Original Assignee
Imbera Electronics Oy
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Family has litigation
First worldwide family litigation filed litigation Critical https://patents.darts-ip.com/?family=8563008&utm_source=google_patent&utm_medium=platform_link&utm_campaign=public_patent_search&patent=FI119215(B) "Global patent litigation dataset” by Darts-ip is licensed under a Creative Commons Attribution 4.0 International License.
Application filed by Imbera Electronics Oy filed Critical Imbera Electronics Oy
Priority to FI20020191A priority Critical patent/FI119215B/fi
Publication of FI20020191A0 publication Critical patent/FI20020191A0/fi
Priority to US10/502,336 priority patent/US7294529B2/en
Priority to CN038030985A priority patent/CN1625926B/zh
Priority to PCT/FI2003/000065 priority patent/WO2003065779A1/en
Priority to AT03700816T priority patent/ATE513453T1/de
Priority to EP03700816A priority patent/EP1477048B1/en
Priority to RU2004126136/09A priority patent/RU2327311C2/ru
Publication of FI20020191A publication Critical patent/FI20020191A/fi
Priority to US11/797,609 priority patent/US7732909B2/en
Priority to US11/878,557 priority patent/US7989944B2/en
Publication of FI119215B publication Critical patent/FI119215B/fi
Application granted granted Critical
Priority to US12/842,056 priority patent/US8455994B2/en
Priority to US13/185,165 priority patent/US8368201B2/en

Links

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0213—Electrical arrangements not otherwise provided for
    • H05K1/0216—Reduction of cross-talk, noise or electromagnetic interference
    • H05K1/0218—Reduction of cross-talk, noise or electromagnetic interference by printed shielding conductors, ground planes or power plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
    • H05K1/185—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
    • H05K1/185—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit
    • H05K1/188—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit manufactured by mounting on or attaching to a structure having a conductive layer, e.g. a metal foil, such that the terminals of the component are connected to or adjacent to the conductive layer before embedding, and by using the conductive layer, which is patterned after embedding, at least partially for connecting the component
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/24137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/24221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/24225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/24227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the HDI interconnect not connecting to the same level of the item at which the semiconductor or solid-state body is mounted, e.g. the semiconductor or solid-state body being mounted in a cavity or on a protrusion of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/82009—Pre-treatment of the connector or the bonding area
    • H01L2224/8203—Reshaping, e.g. forming vias
    • H01L2224/82035—Reshaping, e.g. forming vias by heating means
    • H01L2224/82039—Reshaping, e.g. forming vias by heating means using a laser
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92142—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92144—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01027—Cobalt [Co]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01057—Lanthanum [La]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01061—Promethium [Pm]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12044—OLED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09818—Shape or layout details not covered by a single group of H05K2201/09009 - H05K2201/09809
    • H05K2201/09981—Metallised walls
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621—Components characterised by their electrical contacts
    • H05K2201/10674—Flip chip
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/06—Lamination
    • H05K2203/061—Lamination of previously made multilayered subassemblies
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/06—Lamination
    • H05K2203/063—Lamination of preperforated insulating layer
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/14—Related to the order of processing steps
    • H05K2203/1461—Applying or finishing the circuit pattern after another process, e.g. after filling of vias with conductive paste, after making printed resistors
    • H05K2203/1469—Circuit made after mounting or encapsulation of the components
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/42—Plated through-holes or plated via connections
    • H05K3/429—Plated through-holes specially for multilayer circuits, e.g. having connections to inner circuit layers
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4602—Manufacturing multilayer circuits characterized by a special circuit board as base or central core whereon additional circuit layers are built or additional circuit boards are laminated
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4611—Manufacturing multilayer circuits by laminating two or more circuit boards
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • H05K3/4652—Adding a circuit layer by laminating a metal foil or a preformed metal foil pattern

Description

1 119215
Menetelmä komponentin upottamiseksi alustaan ja elektroniikkamoduuli
Keksinnön kohteena on menetelmä yhden tai useamman komponentin upottamiseksi alustaan. Keksinnön kohteena on myös komponentin sisältävä elektroniikkamoduuli.
5 Keksinnön kohteena olevilla menetelmillä käsiteltäviä alustoja käytetään elektroniikkatuotteissa sähköisten komponenttien, tyypillisesti puolijohdekomponenttien ja erityisesti mikropiirien alustana. Alustan tehtävänä on taijota komponentille mekaaninen kiinnitysalusta sekä tarvittavat sähköiset yhteydet alustalla oleviin muihin komponentteihin ja alustan ulkopuolelle. Alusta voi olla piirilevy, jolloin keksinnön 10 kohteena oleva menetelmä liittyy läheisesti piirilevynvalmistustekniikkaan. Alusta voi olla myös muu alusta, esimerkiksi komponentin tai komponenttien paketoimisessa käytettävä alusta tai kokonaisen toiminnallisen moduulin alusta.
Mikropiirien valmistuksesta piirilevynvalmistustekniikat poikkeavat mm. siten, että mikropiirien valmistustekniikoissa substraattina on puolijohdemateriaali, kun taas IS piirilevyn perusmateriaali on eriste. Mikropiirien valmistustekniikat ovat myös tyypillisesti huomattavasti kalliimpia kuin piirilevynvalmistustekniikat.
Pakkaustekniikoista piirilevynvalmistustekniikat poikkeavat siten, että pakkaus- *:**: tekniikoiden tarkoituksena on muodostaa puolijohdekomponentin ympärille pakkaus, #·· '·/*'· joka helpottaa komponentin käsittelyä. Puolijohdekomponentin pakkauksen pinnalla on « *; : 20 kontaktiosia, tyypillisesti ulokkeita, joiden avulla pakattu komponentti on helppo asettaa ··« *...· piirilevylle. Puolijohdepakkaus sisältää lisäksi johteet, jotka yhdistävät pakkauksen ♦ · *. *: ulkopuolelle ulottuvat kontaktiosat puolijohdekomponentin pinnalla oleviin kontakti- ·♦· • · * ·.. * alueisiin, joiden kautta jännite voidaan kytkeä varsinaiseen puolijohteeseen.
Perinteisellä tekniikalla valmistetut komponenttien pakkaukset vievät kuitenkin • · f"; 25 huomattavasti tilaa. Elektroniikkalaitteiden pienentyessä onkin pyritty eroon puoli- ··» f|<; johdekomponenttien pakkaamisesta. Tätä tarkoitusta varten on kehitetty mm. flip-chip - • · .···. teknologiaa, jossa pakkaamaton puolijohdekomponentti ladotaan suoraan piirilevyn • · pinnalle. Flip-chip -tekniikassa on kuitenkin monia vaikeuksia. Esimerkiksi ongelmia • · · / voi aiheutua liitosten luotettavuuden kanssa erityisesti sellaisissa sovelluksissa, joissa • · 1 30 piirilevyn ja puolijohdekomponentin välille syntyy mekaanisia jännityksiä. Mekaanisia 2 119215 jännityksiä joudutaan tasoittamaan lisäämällä chipin ja piirilevyn väliin soveltuvaa kiinnitysainetta (underfill). Tämä menetelmävaihe hidastaa prosessia ja lisää valmistuskustannuksia. Jännityksiä syntyy erityisesti sellaisissa sovelluksissa, joissa käytetään taipuisaa piirilevyä ja piirilevyä taivutetaan voimakkaasti.
5 Tämän keksinnön tarkoituksena on aikaansaada menetelmä, jonka avulla pakkaamattomia mikropiirejä on mahdollista upottaa alustaan luotettavasti mutta edullisesti.
Keksintö perustuu siihen, että puolijohdekomponentit tai ainakin osa niistä upotetaan alustaan, kuten piirilevyyn, alustan valmistamisen aikana, jolloin osa alustarakenteesta ikään kuin valmistetaan puolijohdekomponenttien ympärille. Keksinnön mukaan 10 alustaan valmistetaan läpireiät puolijohdekomponentteja varten siten, että reiät ulottuvat alustan ensimmäisen ja toisen pinnan välillä. Reikien valmistamisen jälkeen ja alustarakenteen toisen pinnan yli levitetään polymeerikalvo siten, että polymeerikalvo peittää myös puolijohdekomponentteja varten valmistetut läpireiät alustarakenteen toisen pinnan puolelta. Ennen polymeerikalvon kovettamista tai osittaisen kovettamisen 15 jälkeen puolijohdekomponentit sijoitetaan alustaan valmistettuihin reikiin alustan ensimmäisen pinnan suunnasta. Puolijohdekomponentit painetaan polymeerikalvoa vasten siten, että ne kiinnittyvät polymeerikalvoon. Tämän jälkeen suoritetaan polymeerikalvon lopullinen kovetus.
*·’*· Täsmällisemmin sanottuna keksinnön mukaiselle menetelmälle on tunnusomaista se, • · · *.· * 20 mikä on esitetty patenttivaatimuksessa 1. Keksinnön mukaiselle elektroniikka- : : moduulille on puolestaan tunnusomaista se, mikä on esitetty patenttivaatimuksessa 21.
• · · • · • · • · ·
Keksinnön avulla saavutetaan huomattavia etuja. Keksinnön avulla voidaan nimittäin • · .***. valmistaa piirilevy, jonka sisään on upotettu puolijohdekomponentteja. Keksinnön * · · avulla voidaan myös valmistaa komponentin ympärille pienikokoinen ja luotettava 25 komponenttipakkaus.
• · ··· • · *" Keksintö mahdollistaa myös runsaasti edullisia sovellusmuotoja, jotka tuovat ..1: merkittäviä lisäetuja.
··· • · • · * ·♦
Keksinnön edullisten sovellusmuotojen avulla on esimerkiksi mahdollista yhdistää • ♦ · • ♦ · . komponentin pakkausvaihe, piirilevyn valmistusvaihe ja puolijohdekomponenttien ♦ ·· 30 ladonta ja kontaktointivaihe yhdeksi kokonaisuudeksi. Erillisten prosessivaiheiden 3 119215 yhdistäminen tuo merkittäviä logistisia etuja ja mahdollistaa pienemmän ja luotettavamman elektronisen moduulin valmistamisen. Edelleen lisäetuna on se, että tällainen elektronisen moduulin valmistusmenetelmä voi pääosin käyttää hyväksi yleisesti käytössä olevia piirilevynvalmistus-ja ladontatekniikoita.
5 Keksinnön edullisen sovellusmuodon mukainen yhdistelmäprosessi on kokonaisuutena yksinkertaisempi kuin piirilevyn valmistaminen ja komponenttien liittäminen piirilevyyn esim. flip-chip-tekniikalla. Tällaisilla edullisilla sovellusmuodoilla saavutetaan perinteiseen ratkaisuun verrattuna seuraavia etuja: - Komponenttien kontaktoimisessa ei tarvita juottamista, vaan sähköinen kontakti 10 voidaan valmistaa kasvattamalla johteet puolijohdekomponentin kontaktialueiden päälle. Tämä tarkoittaa sitä, että komponentin liittämisessä ei tarvitse käyttää sulaa metallia, joten metallien välisiä yhdisteitä ei muodostu. Metallien väliset yhdisteet ovat yleensä hauraita, joten luotettavuus paranee juottamalla tehtyihin liitoksiin verrattuna. Erityisesti pienissä liitoksissa metalliyhdisteiden hauraus aiheuttaa 15 suuren ongelman. Edullisen sovellusmuodon mukaisessa juotteettomassa ratkai sussa voidaankin päästä juotteellisia ratkaisuja selvästi pienempiin rakenteisiin. Juotteettoman kontaktointimenetelmän etuna on myös se, että kontaktoinnissa ei tarvita korkeita lämpötiloja. Matalampi prosessilämpötila mahdollistaa suuremman valinnanvaran piirilevyn, komponenttipaketin tai elektroniikkamoduulin muita • · 20 materiaaleja valittaessa. Menetelmässä pohjalevyn, komponentin ja komponenttiin φ · · välittömästi liittyvän johdekerroksen lämpötila voidaan pitää välillä 20 - 85 °C.
• · ,···, Ainoastaan käytettävien polymeerikalvojen kovettamiseen (polymerisointiin) • · • · · : saatetaan tarvita korkeampia lämpötiloja, esimerkiksi noin 150 °C lämpötilaa.
• · * • · .··*. Pohjalevyn ja komponenttien lämpötila voidaan kuitenkin pitää alle 200 °C:n kautta * · · 25 koko prosessin. Mikäli menetelmässä käytetään polymeerikalvoja, jotka kovetetaan ;*·*· muuten kuin lämpötilan vaikutuksesta, esimerkiksi kemiallisesti tai • · :***; sähkömagneettisen säteilyn avulla, pohjalevyn ja komponenttien lämpötila voidaan • · · edullisessa sovellusmuodossa pitää koko prosessin ajan alle 100 °C:ssa.
• * • · ·...· - Koska menetelmällä pystytään valmistamaan pienempiä rakenteita, komponentit 1 voidaan sijoittaa lähemmäs toisiaan. Tällöin myös komponenttien väliset johtimet • · jäävät lyhemmiksi ja elektroniikkapiirin sähköiset ominaisuudet paranevat, esim. häviöt, häiriöt ja kulkuaikaviiveet voivat pienentyä.
4 119215 - Menetelmä mahdollistaa myös kolmedimensionaalisten rakenteiden valmistamisen, sillä alustoja ja alustoihin upotettuja komponentteja voidaan latoa päällekkäin.
- Menetelmässä voidaan myös vähemmän eri metallien välisiä rajapintoja.
- Menetelmä mahdollistaa lyijyttömän prosessin.
5 Keksintö mahdollistaa myös muita edullisia sovellusmuotoja. Keksinnön yhteydessä voidaan mm. käyttää taipuisaa piirilevyä. Edelleen prosessi mahdollistaa piirilevyjen latomisen päällekkäin.
Keksinnön avulla on myös mahdollista valmistaa erittäin ohuita rakenteita, joissa puolijohdekomponentit ovat rakenteen ohuudesta huolimatta kauttaaltaan suojattuna 10 alustan, kuten piirilevyn, sisällä.
Koska puolijohdekomponentit voidaan sijoittaa kokonaan piirilevyn sisälle, piirilevyn ja puolijohdekomponentin välisestä liitoksesta tulee mekaanisesti kestävä ja luotettava.
Keksintöä tarkastellaan seuraavassa esimerkkien avulla ja oheisiin piirustuksiin viitaten.
Kuviot 1A-1P esittävät poikkileikkauskuvasaijan yhdestä keksinnön mukaisesta 15 prosessista.
Kuviot 2A-2C esittävät poikkileikkauskuvasaijan toisesta keksinnön mukaisesta ...* prosessista.
• · « • · *:": Kuvio 3 esittää periaatekuvan yhdestä mahdollisesta kontaktinmuodostusmenetelmästä.
··» • · • »
Kuviot 4A-4D esittävät poikkileikkauskuvasaijan kolmannesta keksinnön mukaisesta • ti ,···' 20 prosessista.
• * * ·
Kuvion 1 esittämässä kuvasarjassa on kuvattu yksi mahdollinen keksinnön mukainen • * * * * *4 *·*.· prosessi. Seuraavassa tarkastellaan kuvion 1 prosessia vaiheittain:
Mt • · • ♦ • tt ·;··· Vaihe A (kuvio IA): • · · • **··* Vaiheessa A valitaan piirilevyn valmistusprosessia varten sopiva pohjalevy 1. Pohjalevy • · ·.*·: 25 1 voi olla esim. lasikuituvahvistettu epoksilevy, kuten FR4 -tyyppinen levy. Pohjalevy ··· *...· 1 voi esimerkkiprosessissa siis olla orgaaninen levy, sillä esimerkkiprosessissa ei tarvita s 119215 korkeita lämpötiloja. Pohjalevyksi 1 voidaan siis valita taipuisa ja halpa orgaaninen levy. Tyypillisesti pohjalevyksi 1 valitaan levy, joka on jo valmiiksi pinnoitettu johdemateriaalilla 2, tavallisimmin kuparilla. Toki voidaan käyttää myös epäorgaanista levyä.
5 Vaihe B (kuvio IB):
Vaiheessa B pohjalevyyn valmistetaan läpireiät 3 sähköistä kontaktia varten. Reiät 3 voidaan valmistaa esim. jollakin tunnetulla piirilevynvalmistuksessa käytetyllä menetelmällä, esim. mekaanisesti poraamalla.
Vaihe C (kuvio 1C): 10 Vaiheessa C kasvatetaan metallia 4 vaiheessa B valmistettuihin läpireikiin. Esimerkkiprosessissa metallia 4 kasvatetaan samalla myös piirilevyn päälle, joten myös johdekerroksen 2 paksuus kasvaa.
Kasvatettava johdemateriaali 4 on kuparia tai jotain muuta riittävästi sähköä johtavaa materiaalia. Kuparimetallointi voidaan tehdä pinnoittamalla reiät ohuella kerroksella 15 kemiallista kuparia ja tämän jälkeen pinnoitusta voidaan jatkaa sähkökemiallisella kuparinkasvatusmenetelmällä. Kemiallista kuparia käytetään esimerkissä siksi, koska se pinnoittuu myös polymeerin päälle ja toimii sähkönjohtajana sähkökemiallisessa pinnoituksessa. Metallin kasvatus voidaan siis suorittaa märkäkemiallisella • · · • · · *·* * menetelmällä, joten kasvattaminen on halpaa. Vaihtoehtoisesti johdekerros 4 voidaan 20 valmistaa esim. täyttämällä läpireiät sähköä johtavalla pastalla.
• · • · • · ·
Vaihe D (kuvio ID): • · • · · • · *···* Vaiheessa D piirilevyn pinnalla oleva johdekerros kuvioidaan. Tämä voidaan tehdä . . yleisesti tunnettuja piirilevynvalmistusmenetelmiä hyväksikäyttäen. Johdekerroksen • « · • · l,; kuviointi kohdistetaan esimerkiksi vaiheessa B valmistettuihin reikiin.
• · • · • · · 25 Johdinkuvion valmistus voidaan suorittaa esim. siten, että metallin 4 pinnalle ··*· .*·*. laminoidaan valokuvioitava polymeerikalvo, johon muodostetaan haluttu johdinkuvio • · · .1. johtamalla valoa kuvioidun maskin lävitse. Valotuksen jälkeen polymeerikalvo • · · ; kehitetään, jolloin siitä poistetaan halutut alueet ja polymeerin alla oleva kupari 4 • ·· o paljastuu. Tämän jälkeen filmin alta paljastunut kupari syövytetään pois ja jäljelle jää 6 119215 haluttu johdinkuvio. Polymeeri toimii ns. etsausmaskina ja metallikerrokseen 4 muodostuu aukkoja 5, joiden kohdalta paljastuu piirilevyn pohjalevy. Tämän jälkeen polymeerikalvo poistetaan myös kuparin 4 päältä.
Vaihe £ (kuvio IE): 5 Vaiheessa E pohjalevyyn valmistetaan reiät 6 mikropiirejä varten. Reiät ulottuvat koko pohjalevyn läpi ensimmäiseltä pinnalta la toiselle pinnalle Ib. Reiät 6 voidaan valmistaa esim. mekaanisesti jyrsimällä erotusjyrsimen avulla. Reiät 6 voidaan valmistaa myös esim. lyömällä. Reiät 6 kohdistetaan piirilevyn johdinkuvioiden 4 suhteen. Kohdistamisessa voidaan käyttää apuna myös vaiheessa B valmistettuja reikiä 10 3, mutta tällöinkin on kysymyksessä kohdistus johdinkuvioiden 4 suhteen sillä johdinkuvioilla 4 on tietty asema reikiin 3 nähden.
Vaihe F (kuvio 1F):
Vaiheessa F pohjalevyn toiselle pinnalle Ib ja reikien 6 yli valmistetaan sähköeristeen muodostava polymeerikalvo 7. Polymeerikalvo 7 valmistetaan siten, että se on riittävän 13 jäykkä pitämään pääpiirteittäisen muotonsa mutta kuitenkin kovettumaton siten, että kalvoon voidaan painamalla kiinnittää komponentteja. Polymeerikalvon tulee olla jäykkä myös siinä mielessä, että se kykenee pitämään kalvoon painetut komponentit alustan suhteen olennaisesti liikkumattomina seuraavien prosessivaiheiden aikana.
; · ·: Vaiheessa F valmistettava polymeerikalvo voi olla esim. pre-preg-tyyppinen kalvo.
• · · • · * • · · * . 20 Vaiheessa F voidaan haluttaessa valmistaa polymeerikalvon 7 päälle myös ohut • · ... metallipinnoite 8.
# · • · · • · ·.*·; Esimerkkiprosessissa vaihe F tehdään laminoimalla piirilevyn pinnalle ohut • · * *...* polymeerikalvo (esim. n. 40pm), jonka päällä on kerros kuparia (esim. n. 5μηι).
Laminointi tapahtuu paineen ja lämmön avulla. Esimerkkiprosessissa kalvo on siis • · • · * '· '· 25 RCC-kalvo (Resin Coated Copper). Tällöin laminointi täytyy tehdä vaillinaisesti siten, • i ·;·’ että polymeeri ei täysin kovetu. Tähän päästään asettamalla laminoinnissa käytettävä " * * * lämpötila sopivan matalaksi ja/tai lyhentämällä lämpökäsittelyn kestoaikaa.
«·» • * • · • . Vaihe G (kuvio 1G): • * • · * t · · • · • · 7 119215
Vaiheessa G reikiin 6 ladotaan pohjalevyn ensimmäisen pinnan la puolelta mikropiirit 18. Ladonta voidaan suorittaa tarkan ladontakoneen avulla ja mikropiirit 18 kohdistetaan piirilevyn johdinkuvioiden suhteen. Kohdistuksessa voidaan vaiheen E tapaan käyttää apuna vaiheessa B valmistettuja reikiä.
5 Mikropiirit 18 ladotaan siten, että ne tarttuvat reikien 6 ’’pohjalla” olevaan polymeerikalvoon 7. Sopivimmin ladonta suoritetaan sellaisella voimalla, että mikropiirit 18 painautuvat hieman polymeerikalvon 7 sisään, jolloin mikropiirit saadaan paremmin pysymään paikallaan. Prosessille on eduksi myös se, jos ladottavissa mikropiireissä on kontaktiulokkeet 9, jotka työntyvät polymeerikalvon 7 sisään.
10 Kuviossa 3 on esitetty mielenkiintoinen vaihtoehtoinen sovellusmuoto, jossa mikropiirien kontaktiulokkeet 9 ovat niin pitkät, että ne ulottuvat polymeerikalvon 7 lävitse aina metallipinnoitteeseen 8 saakka Tällöin mikropiirin kontaktoimista varten ei välttämättä tarvitse valmistaa reikiä polymeerikalvoon 7 (vaihe K), sillä reiät muodostuvat komponenttien ladonnan yhteydessä. Lisäksi voidaan yksinkertaistaa 15 reikien metallointivaihetta (vaihe L), sillä kontaktiulokkeet 9 muodostavat automaattisesti johdepatsaat polymeerikalvon 7 lävitse. Kuvion 3 sovellusmuodossa kontaktiulokkeet voidaan muotoilla myös teräviksi, jolloin niiden läpäisykyky paranee. Mikäli kontaktiulokkeet 9 ovat riittävän pitkät ja terävät, ne voivat tunkeutua myös metallipinnoitteeseen 8 ja periaatteessa muodostaa sähköisen kontaktin mikropiirin 18 . 20 ja metallipinnoitteen 8 välille.
• * * · '»S ! Vaihe H (ei esitetty): • · · · • ·
Vaiheessa H kovetetaan polymeerikalvo 7 kovetuskäsittelyn avulla. Kovetuskäsittely « « • · » : sisältää yleensä lämpökäsittelyn, mutta prosessissa voidaan käyttää myös muuten kuin • * · • · ,···. lämpökäsittelyn avulla kovetettavaa polymeeriä. Vaihe H voidaan haluttaessa myös • · · 25 jättää pois, erityisesti lämpökäsittelyllä kovetettavien polymeerien yhteydessä.
:\j Kovettamalla polymeeri tässä vaiheessa voidaan kuitenkin estää se, että mikropiiri • · • *' *: liikkuu alustan suhteen vaiheen I aikana.
« * · ' : Vaihe I (kuvio 11): • a · • · • · * · * • , Vaiheessa I mikropiirit kiinnitetään piirilevyn pohjalevyyn täyttämällä mikropiirejä • · . 30 varten valmistetut reiät täyteaineella 10. Esimerkkiprosessissa tämä vaihe tehdään * * · • · • · 8 119215 levittämällä piirilevyn ensimmäisen pinnan (la) puolelta reikiin ja mikropiirien päälle valuepoksia. Epoksi tasoitetaan lastalla ja kovetetaan paistamalla sitä uunissa. Samalla kovettuu myös polymeerikalvo 7, mikäli prosessi ei sisällä vaihetta H.
Vaihe J (kuvio 1J): 5 Vaiheessa J piirilevyn ensimmäiselle pinnalle (la) valmistetaan polymeerikalvo 11 sekä polymeerikalvon päälle ohut metallipinnoite 12.
Esimerkkiprosessissa vaihe J tehdään laminoimalla piirilevyn pinnalle ohut polymeerikalvo (esim. n. 40pm), jonka päällä on kerros kuparia (esim. n. 5 pm). Laminointi tapahtuu paineen ja lämmön avulla. Esimerkkiprosessissa kalvo on siis 10 RCC-kalvo (Resin Coated Copper).
Polymeerikalvo voidaan valmistaa myös esim. levittämällä polymeeri piirilevylle nestemäisessä muodossa. Laminointi ei siten ole olennaista vaiheelle J. Olennaista on sen sijaan se, että piirilevylle, joka sisältää upotettuja komponentteja, erityisesti upotettuja mikropiirejä, valmistetaan eristekerros, tyypillisesti polymeerikalvo. Itse 15 polymeerikalvo voi olla sovelluksen mukaan täytetty tai täyttämätön polymeerikalvo. Polymeerikalvo voi olla myös metallipinnoitettu, mutta tämä ei ole välttämätöntä, sillä johdepinta on mahdollista valmistaa myös myöhemmin jo piirilevyyn kiinnitetyn polymeerikalvon päälle.
;*·· Vaihe J mahdollistaa sen, että esimerkkiprosessissa voidaan käyttää tavanomaisia 20 piirilevynvalmistuksessa käytettyjä valmistusmenetelmiä ja työvaiheita ja silti haudata :*·: piirilevyn sisään mikropiirejä ja muita komponentteja.
• * * t · V*! Vaihe K (kuvio 1K): • * · • i*·
Vaiheessa K polymeerikalvoihin 7 ja 11 (ja samalla johdekalvoihin 8 ja 12) valmistetaan reiät 13, joiden kautta voidaan muodostaa kontaktit piirilevyn « · *.*·: 25 johdinkuvioihin ja läpivienteihin (johdemateriaali 4) sekä mikropiireihin.
* * I « • · » * , Reiät 13 voidaan valmistaa esim. laserilla tai jollakin muulla sopivalla menetelmällä.
• «
... Kohdistukseen voidaan käyttää vaiheessa D valmistettua johdinkuviota tai vaiheessa B
S * * * ’ valmistettuj a läpireikiä.
* · :*·; Vaihe L (kuvio IL): • · 9 119215
Vaihe L vastaa vaihetta C. Vaiheessa L reikiin 13 ja piirilevyn pinnoille valmistetaan johdekerros 14.
Esimerkkiprosessissa läpiviennit (reiät 13) puhdistetaan ensin kolmivaiheisella desmear käsittelyllä. Tämän jälkeen läpiviennit metalloidaan siten, että ensin muodostetaan 5 polymeerin katalysoiva SriPd-pinnoite ja tämän jälkeen pinnalle saostetaan kemiallista kuparia ohut kerros (noin 2pm). Kuparin 14 paksuutta kasvatetaan sähkökemiallisella saostuksella.
Vaihtoehtoisesti läpiviennit voidaan täyttää sähköä johtavalla pastalla tai valmistaa jollakin muulla soveltuvalla mikroläpivientien metallointimenetelmällä.
10 Vaihe M (kuvio IM):
Vaiheessa M valmistetaan johdinkuvio samaan tapaan kuin vaiheessa D.
Vaiheet N ja O (kuviot IN ja lO):
Vaiheissa N ja O piirilevyn pinnoille levitetään valokuvioitava polymeeri 15 ja muodostetaan polymeeriin 15 haluttu kuvio (vastaavalla tavalla kuin vaiheissa D ja M). 15 Valotettu polymeerikalvo kehitetään, mutta piirilevylle jäävää polymeerikalvokuviota ei poisteta.
Vaihe (kuvio 1P): ·*·· ... Vaiheessa P päällystetään 16 edellisessä vaiheessa muodostetun polymeerikalvonkuvion • · · • . liitosalueet. Päällystys 16 voidaan tehdä esim. Ni/Au-pinnoitteella tai OSP:llä
• ••I
• * ... 20 (orgaaninen suojapinnoite).
• t • · • * * • »· • t • * · • * • ·
Kuvion 1 esimerkki kuvaa yhden sellaisen prosessin, jonka avulla keksintöämme ,·. : voidaan käyttää hyväksi. Keksintömme ei siis mitenkään rajoitu edellä esitettyyn * Il ¥ * .**·. prosessiin vaan keksintö kattaa suuren joukon erilaisia prosesseja ja näiden ’ . 25 lopputuotteita patenttivaatimusten täydessä laajuudessa ja ekvivalenssitulkinta • · huomioon ottaen. Erityisesti keksintö ei mitenkään rajoitu esimerkin kuvaamaan • · • t layoutiin vaan alan ammattihenkilölle on selvää, että keksintömme mukaisilla ,* .* prosesseilla voidaan valmistaa hyvin monenlaisia piirilevyjä, jotka poikkeavat • » * » · 10 119215 suurestikin tässä esitetyistä esimerkeissä. Kuvioiden mikropiirit ja johdotukset on siis esitetty ainoastaan valmistusprosessin havainnollistamistarkoituksessa. Edellä esitetyn esimerkin prosessiin voidaan tehdä siis runsaasti muutoksia poikkeamatta silti keksinnön mukaisesta ajatuksesta. Muutokset voivat liittyä eri vaiheissa kuvattuihin 5 valmistustekniikoihin tai esim. vaiheiden keskinäiseen järjestykseen. Esimerkiksi vaihe B voidaan aivan hyvin suorittaa vaiheen D jälkeen, eli menetellä siten, että pora kohdistetaan kuvioon sen sijaan että kuvio kohdistettaisiin porattuihin reikiin.
Edellä esitetyn esimerkin prosessiin voidaan myös lisätä tarpeelliseksi katsottuja vaiheita. Piirilevyn ensimmäiselle puolelle (la) voidaan esimerkiksi laminoida kalvo, 10 joka suojaa piirilevyn pintaa vaiheessa I tehtävän valun aikana. Tällainen suojakalvo valmistetaan siten, että se peittää kaikki muut alueet paitsi reiät 6. Suojakalvon ansiosta piirilevyn pinta jää puhtaaksi, kun valuepoksi levitetään lastalla. Suojakalvo voidaan valmistaa soveltuvassa vaiheessa ennen vaihetta I ja se poistetaan piirilevyn pinnasta välittömästi valun jälkeen.
15 Menetelmän avulla voidaan myös valmistaa komponenttipaketteja piirilevylle liittämistä varten. Tällaiset paketit voivat sisältää myös useampia puolijohdekomponentteja, jotka on kytketty sähköisesti toisiinsa.
Menetelmällä voidaan valmistaa myös kokonaisia sähköisiä moduuleja. Kuvion 1 esittämää prosessia voidaan soveltaa myös siten, että johderakenne valmistetaan ···· 20 ainoastaan piirilevyn toiselle puolelle Ib, eli sille puolelle, jonne mikropiirin : *: ‘: kontaktipinnat suuntautuvat.
··»· ♦ * ... Menetelmällä voidaan valmistaa esimerkiksi sellaisia piirilevyjä tai sähköisiä • · • ♦ moduuleja, joissa käytetyn pohjalevyn paksuus on välillä 50-200 mikrometriä ja • ·· mikropiirin ja mikropiirien paksuus on välillä 50-150 mikrometriä. Johtimien väli • · 25 (pitch) voi vaihdella esim. välillä 50 - 250 mikrometriä ja mikroläpivientien halkaisija .·, : voi olla esim. 15-50 mikrometriä. Tällä tavalla yhden levyn kokonaispaksuus • ·· • · . * · ·, yksikerroksisessa rakenteessa on noin 100-300 mikrometriä.
*:**: Keksintöä voidaan soveltaa myös siten, että piirilevyjä ladotaan päällekkäin ja näin muodostetaan monikerroksinen piirilevyrakenne, jossa on useita kuvion 1 kaltaisesti 30 valmistettuja piirilevyjä päällekkäisesti ja kytkettynä sähköisesti toisiinsa. Päällekkäin "·*: liitettävät piirilevyt voivat olla myös sellaisia piirilevyjä, joissa johderakenne on • m π 119215 valmistettu ainoastaan piirilevyn toiselle puolelle Ib, mutta joka kuitenkin käsittää läpiviennit, joiden kautta mikropiireihin voidaan muodostaa sähköinen kontakti myös piirilevyn ensimmäiseltä pinnalta käsin. Kuviossa 2 on esitetty 1 tällainen prosessi.
Kuvio 2 kuvaa piirilevyjen liittämistä yhteen. Seuraavassa prosessia kuvataan 5 vaiheittain.
Vaihe 2A (kuvio 2A):
Vaihe 2A kuvaa piirilevyjen asettamista päällekkäin. Alimmainen piirilevy voidaan saadaa esim. modifioidusta kuvion 1 prosessista vaiheen J jälkeen. Kuvion 1 prosessia on tällöin modifioitu siten, että vaihe 1C on jätetty pois.
10 Keskimmäinen ja ylimmäinen piirilevy voidaan puolestaan saada esim. modifioidusta kuvion 1 prosessista vaiheen M jälkeen. Kuvion 1 prosessia on tällöin modifioitu siten, että vaihe 1C on jätetty pois ja vaiheet J, K ja L on suoritettu ainoastaan piirilevyn toiselle puolelle (Ib).
Piirilevyjen lisäksi kuviossa 2A on esitetty piirilevyjen väliin asetetut pre-preg-15 epoksikerrokset 21.
Vaihe 2B (kuvio 2B): *i,,: Vaiheessa 2B piirilevyt on laminoitu yhteen pre-preg-epoksikerrosten 21 avulla. Lisäksi • · · * piirilevyn yläpinnalle valmistetaan metallipinnoitettu polymeerikalvo 22. Prosessi ‘ * vastaa kuvion 1 prosessin vaihetta J. Esimerkkiprosessissa piirilevyn alapinnalla on jo • · ‘ ·· · * 20 valmiiksi metallipinnoitettu polymeerikalvo 22.
• · « • *· • e :*·*: Vaihe 2C (kuvio 2C): • · · , . Vaiheessa 2C piirilevyyn porataan läpireiät 23 kontaktien muodostamista varten.
• · · e · · • · : " Vaiheen 2C jälkeen prosessia voidaan jatkaa esim. seuraavasti: .»:* Vaihe 2D: M* • * • · e · · 25 Vaiheessa 2D piirilevyn päälle ja läpireikiin 23 kasvatetaan johdemateriaalia vaiheen • · · m'm . 1C tapaan.
« · · • ·
Vaihe 2E: 12 119215
Vaiheessa 2E piirilevyn pinnalla oleva johdekerros kuvioidaan vaiheen ID tapaan.
Valhe 2F:
Vaiheessa 2F piirilevyn pinnoille levitetään valokuvioitava polymeeri ja muodostetaan polymeeriin haluttu kuvio vaiheiden IN ja 10 tapaan. Valotettu polymeerikalvo 5 kehitetään, mutta piirilevylle jäävää polymeerikalvokuviota ei poisteta.
Vaihe 2G:
Vaiheessa 2G metalloidaan edellisessä vaiheessa muodostetun polymeerikalvonkuvion liitosalueet vaiheen 1P tapaan.
10 Kuvion 2 esimerkin perusteella on selvää, että menetelmää voidaan käyttää myös monenlaisten kolmedimensionaalisten piirirakenteiden valmistamiseen. Menetelmää voidaan käyttää esim. siten, että useita muistipiirejä sijoitetaan päällekkäin ja näin muodostetaan useita muistipiirejä sisältävä paketti, jossa muistipiirit on kytketty toisiinsa yhdeksi toiminnalliseksi kokonaisuudeksi. Tällaista pakettia voidaan kutsua IS kolmedimensionaaliseksi multichip-moduuliksi. Tällaisessa moduulissa chipit voidaan valita vapaasti ja eri chippien väliset kontaktit voidaan helposti valmistaa valittujen piirien mukaisesti.
* * · · Keksintö mahdollistaa myös sähkömagneettisen suojan valmistamisen alustaan upotetun ϊΤ: komponentin ympärille. Kuvion 1 menetelmää voidaan nimittäin modifioida siten, että :**: 20 vaiheessa IE kuvattu reikien 6 valmistus suoritetaan vaiheessa IB tehtävän reikien 3 valmistuksen yhteydessä. Tällöin vaiheessa 1C valmistettava johdekerros 4 peittää • · !/·· myös komponentteja varten valmistettujen reikien 6 sivuseinämät. Kuviossa 4A on • · · :...· esitetty alustarakenteen poikkileikkaus sellaisena kuin se on vaiheen 1F jälkeen edellä mainitulla tavalla modifioidussa prosessissa.
a • t • O • · .·*·. 25 Kuvion 4A esittämän välivaiheen jälkeen prosessia voidaan jatkaa siten, että reikiin • · · * . ladotaan mikropiirit vaiheen 1G kaltaisesti, polymeeri kovetetaan vaiheen 1H tapaan ja • » ... mikropiirit kiinnitetään vaihetta 11 vastaavasti. Tämän jälkeen piirilevyn ensimmäiselle • · "* pinnalle voidaan valmistaa polymeeri- ja metallikalvot vaihetta 1J vastaavalla tavalla.
* · ·· · * · · • · t · 13 119215
Kuvio 4B esittää alustarakenteen esimerkinomaisen poikkileikkauksen näiden prosessivaiheiden jälkeen.
Kuvion 4B esittämän välivaiheen jälkeen prosessia voidaan jatkaa siten, että. polymeerikalvoon valmistetaan vaiheen 1K kaltaisesti reiät kontaktointia varten. Tämän S jälkeen reikiin ja levyn pinnoille valmistetaan johdekenos vaihetta IL vastaavalla tavalla. Kuvio 4C esittää alustarakenteen esimerkinomaisen poikkileikkauksen näiden prosessivaiheiden jälkeen. Reikiin ja levyn pinnoille vaihetta IL vastaavasti valmistettu johdekerros on selvyyden vuoksi korostettu mustalla värillä.
Kuvion 4C esittämän välivaiheen jälkeen prosessia voidaan jatkaa kuvioimalla levyn 10 pinnoilla oleva johdekerros vaiheen IM tapaan ja päällystämällä levyn pinnat vaiheessa IN esitetyn kaltaisesti. Näiden vaiheiden jälkeen mikropiirejä ympäröi lähes yhtenäinen metallikalvo, joka muodostaa tehokkaan suojan sähkömagneettisen vuorovaikutuksen aiheuttamia häiriöitä vastaan. Tätä rakennetta on kuvattu kuviossa 4D. Kuvion 4D esittämän välivaiheen jälkeen suoritetaan vielä vaiheita lO ja 1P vastaavat vaiheet, 15 joissa valmistetaan piirilevyn pinnalle suojakalvo ja liitokset.
Kuviossa 4D mikropiirejä suojaavien metallikerrosten poikkileikkaukset on korostettu mustalla värillä. Lisäksi kuviossa on korostettu ruutukuviolla mikropiirin tausta. Ruutukuvion tarkoitus on muistuttaa siitä, että mikropiiriä varten valmistetun reiän * * kaikkia sivuja peittää metallikalvo. Sivusuunnassa mikropiiriä siis ympäröi yhtenäinen • · · • · · *·* * 20 metallikalvo. Tämän lisäksi mikropiirin yläpuolelle voidaan suunnitella metallilaatta, | * joka valmistetaan piirilevyn johdekuvioiden valmistamisen yhteydessä. Vastaavalla • · *···| tavalla myös mikropiirin alapuolelle valmistetaan mahdollisimman kattava • · *:./ metallikalvo. Mikropiirin kontaktoinnin johdosta alapuolen metallikalvoon joudutaan • · valmistamaan pieniä rakoja esim. kuviossa 4D esitettyyn tapaan. Nämä raot voidaan . . 25 kuitenkin valmistaa leveyssuunnassa niin kapeiksi tai vastaavasti korkeussuunnassa niin « · t • · · !.! ohuiksi, että ne eivät heikennä sähkömagneettisia häiriöitä vastaan saatavaa « · *“ suojavaikutusta.
··· ···*
Kuvion 4D esimerkkiä tarkasteltaessa on myös otettava huomioon se, että lopullinen ··# ,···. rakenne sisältää myös sellaisia osia, jotka ulottuvat kuvion esittämää tasoa vastaan • · · .·. ; 30 kohtisuorassa suunnassa. Tällaista kohtisuorassa suunnassa ulottuvaa rakennetta esittää • · • - · kuvion 4D vasemmanpuoleisen mikropiirin vasemmanpuoleiseen kontaktinystyyn
14 11921 S
yhdistetty johde, joka kulkee mikropiiriä sivusuunnassa ympäröivän metallikalvon ja mikropiirin alapuolella olevien johdetasojen välistä katsojaa kohti.
Kuvion 4D kuvaama ratkaisu taijoaa siis mikropiirille erittäin hyvän suojan sähkömagneettista häiriösäteilyä vastaan. Koska suoja valmistetaan välittömästi 5 mikropiirin ympärille, rakenne taijoaa suojaa myös piirilevyn sisältämien komponenttien toisilleen aiheuttamia keskinäisiä häiriöitä vastaan. Sähkömagneettinen suojarakenne voidaan myös suurimmaksi osaksi maadoittaa, sillä mikropiiriä sivusuunnassa ympäröivä metallikalvo voidaan yhdistää sähköisesti piirin yläpuolella olevaan metallilaattaan. Piirilevyn johdotus taas voidaan suunnitella siten, että 10 metallilaatta maadoitetaan piirilevyn johderakenteen välityksellä.
·1 2·♦ • · • ·· • » · • · · m e ·♦·· • ♦ • f» • · • · • · 1 « • ·1 • · ··« m · • ♦ m · • · · • ·· • ♦ ··» • · ·»» • Φ ··· • 1 • ♦ ··· f 2 « • · · • ♦ • ·

Claims (21)

1. Menetelmä ainakin yhden komponentin (18), jonka ensimmäisellä pinnalla on kontaktialueita, upottamiseksi alustaan, jossa menetelmässä - otetaan alustan pohjalevy (1), jolla on ensimmäinen pinta (la) ja toinen pinta 5 (Ib), - valmistetaan pohjalevyyn ainakin yksi reikä (6) ainakin yhtä komponenttia (18) varten siten, että kukin reikä (6) ulottuu pohjalevyn (1) läpi ensimmäisen pinnan (la) ja toisen pinnan välillä (Ib), - levitetään pohjalevyn (1) toiselle pinnalle (Ib) eristepolymeerikerros (7) siten, 10 että eristepolymeerikerros (7) peittää ainakin yhden komponenttia (18) varten valmistetun reiän (6), - asetetaan ainakin yhteen reikään (6) ainakin yksi komponentti (18) siten, että komponentin (18) ensimmäinen pinta painautuu eristepolymeerikerrokseen (7), ja 15. kovetetaan eristepolymeerikerros (7), tunnettu siitä,että 1. ennen komponentin (18) asettamista reikään (6) pohjalevylie (1) valmistetaan »2· ’·1 3 johdinkuvioita (4), ja · .2. - komponentti (18) asetetaan reikään (6) siten, että komponentti (18) ··· :1·,· 20 kohdistetaan pohjalevylie (1) valmistettujen johdinkuvioiden (4) suhteen. • e ··· • e • · *··
2. Patenttivaatimuksen 1 mukainen menetelmä, tunnettu siitä, että komponentin e · :2: (18) ensimmäinen pinta painetaan kovettamattomaan eristepolymeerikerrokseen (7). ··· • 1 • 1 » * · • •a · · · • · 2 e 1 • 1 · • ·· 3 *!1 25
3. Patenttivaatimuksen 1 mukainen menetelmä, tunnettu siitä, että komponentin • · · *·:.1 (18) ensimmäinen pinta painetaan osittain kovetettuun eristepolymeerikerrokseen (7). ie 119215
4. Jonkin patenttivaatimuksen 1 · 3 mukainen menetelmä, tunnettu siitä, että eristepolymeerikerros (7) valmisfStaan asettamalla pohjalevyn (1) toiselle pinnalle (Ib) RCC-kalvo (7, 8).
5. Jonkin patenttivaatimuksen 1-3 mukainen menetelmä, tunnettu siitä, että eristepolymeerikerros (7) valmistetaan levittämällä pohjalevyn (1) toiselle pinnalle (Ib) pre-preg-epoksikalvo (7).
6. Jonkin patenttivaatimuksen 1 · 5 mukainen menetelmä, tunnettu siitä, että 10 komponenttia (18) varten valmistetun reiän (6) sivuseinille kasvatetaan johdemateriaalia häiriö suojan valmistamiseksi komponentin (18) ympärille.
7. Jonkin patenttivaatimuksen 1-6 mukainen menetelmä, tunnettu siitä, että komponentin (18) kontaktialueisiin liittyy kontaktiulokkeet (9), ja komponentti (18) 15 asetetaan reikään (6) siten, että kontaktiulokkeet (9) painautuvat eristepolymeeri-kerroksen (7) sisään. • · *· · • · • · · V
* 8. Jonkin patenttivaatimuksen 1 - 6 mukainen menetelmä, tunnettu siitä, että • · · · « * ' komponentin (18) kontaktialueisiin liittyy kontaktiulokkeet (9), joiden korkeus on *··*[ 20 vähintään yhtä suuri kuin eristepolymeerikerroksen (7) paksuus, ja komponentti (18) • · » asetetaan reikään (6) siten, että kontaktiulokkeet (9) läpäisevät eristepolymeerikerroksen • · (7). 44 · • · · • • 4 • · · • m
• *" * 9. Jonkin patenttivaatimuksen 1 - 7 mukainen menetelmä, tunnettu siitä, että • 4 • * * 4*4 25. kovetettuun eristepolymeerikerrokseen (7) valmistetaan kontaktiaukot 4 4 •4 komponenttia (18) varten, ja 4 4 4 4 4 4 4 4 4 ·*·.· - kontaktiaukkoihin (13) ja eristepolymeerikerroksen (7) päälle valmistetaan 4 4 johteet (14) sähköisten kontaktien muodostamiseksi komponenttiin (18). 17 119215
10. Jonkin patenttivaatimuksen 1-9 mukainen menetelmä, tunnettu siitä, että komponentti (18) kiinnitetään paikalleen pohjalevyyn (1) valmistettuun reikään (6) täyttämällä reikä (6) täytemateriaalilla (10). 5
11. Jonkin patenttivaatimuksen 1-10 mukainen menetelmä, tunnettu siitä, että komponentti (18) on mikropiiri ja mikropiiriin muodostetaan sähköinen kontakti pohjalevyn (1) toisen pinnan (Ib) suunnasta sen jälkeen kun mikropiiri on asetettu pohj alevyyn (1) tehtyyn reikään (6). 10
12. Jonkin patenttivaatimuksen 1-11 mukainen menetelmä, tunnettu siitä, että komponenttiin (18) muodostetaan sähköinen kontakti kasvattamalla komponentin (18) kontaktialueiden tai kontaktiulokkeiden päälle johtavaa materiaalia (14).
13. Jonkin patenttivaatimuksen 1 - 12 mukainen menetelmä, tunnettu siitä, että sähköinen kontakti mikropiiriin (18) muodostetaan juotteettomasti piirilevynvalmistus-tekniikalla. • · ··· • · · • ta e ·
14. Jonkin patenttivaatimuksen 1 - 13 mukainen menetelmä, tunnettu siitä, että • · 20 alustaan upotetaan useampi kuin yksi komponentti (18) ja jossa pohjalevyyn (1) • »a • · .···. valmistetaan oma reikä (6) kullekin alustaan upotettavalle komponentille (18) ja kukin a··1 alustaan upotettava komponentti (18) sijoitetaan omaan ieikäänsä (6). aa a
• · · • · • · ··· • · • · ··· # \ 15. Jonkin patenttivaatimuksen 1 - 14 mukainen menetelmä, tunnettu siitä, että a a a • · · “1.1 25 valmistetaan monikerrosrakenne, jossa on ainakin neljä päällekkäistä johdinkerrosta (4, !r! ,4). • aa· a a a ··· · • ♦ · • ·· • · 18 11921S
16. Jonkin patenttivaatimuksen 1 - 15 mukainen menetelmä, tunnettu siitä, että valmistetaan ensimmäinen alusta, johon on upotettu ainakin kaksi mikropiiriä (18), ja ainakin yksi toinen alusta, johon on upotettu ainakin kaksi mikropiiriä (18), ja ladotaan ja kiinnitetään alustat päällekkäin siten, että alustat tulevat kohdistetuiksi toistensa 5 suhteen.
17. Jonkin patenttivaatimuksen 1-15 mukainen menetelmä, tunnettu siitä, että - valmistetaan ensimmäinen ja toinen alusta sekä välikerros (21), - asetetaan toinen alusta ensimmäisen alustan yläpuolelle ja kohdistetaan toinen 10 alusta ensimmäisen alustan suhteen, - tuodaan välikerros (21) ensimmäisen ja toisen alustan väliin, ja - laminoidaan ensimmäinen ja toinen alusta toisiinsa välikerroksen (21) avulla.
18. Patenttivaatimuksen 17 mukainen menetelmä, tunnettu siitä, että 15. valmistetaan ainakin yksi kolmas alusta sekä välikerros kutakin kolmatta alustaa varten, • · - asetetaan vuorollaan kukin kolmas alusta ensimmäisen ja toisen alustan yläpuolelle "*’·* ja kohdistetaan kukin kolmas alusta jonkin alemman alustan suhteen, ··· • t « · Γ*. - tuodaan välikerros (21) kunkin kolmannen alustan alleja • ·· • · :***: 20 - laminoidaan ensimmäinen, toinen ja kukin kolmas alusta toisiinsa välikerrosten (21) avulla.
·« · • · · • · • · *·· • · • · * ® · : 19. Jonkin patenttivaatimuksen 16-18 mukainen menetelmä, tunnettu siitä, että ··« i .***. päällekkäin kiinnitettyjen alustojen läpi porataan reikiä (23) läpivientejä varten ja • •e # \ 25 valmistetaan porattuihin reikiin (23) johteet kullakin alustalla olevien elektroniikka- * · · ,·]*; piirien kytkemiseksi toisiinsa toiminnalliseksi kokonaisuudeksi. • ·· • * 19 119215
20. Jonkin patenttivaatimuksen 1-19 mukainen menetelmä, tunnettu siitä, että pohjalevyn (1), komponentin (18) ja komponenttiin (18) välittömästi liittyvän johdeker-roksen (14) lämpötila on prosessin aikana alle 200 °C ja edullisesti välillä 20 - 85 °C.
21. Elektroniikkamoduuli, joka käsittää - alustan pohjalevyn (1), jolla on ensimmäinen pinta (la) ja toinen pinta (Ib), - pohjalevyssä (1) ainakin yhden reiän (6) ainakin yhtä komponenttia (18) varten siten, että kukin reikä (6) ulottuu pohjalevyn (1) läpi ensimmäisen pinnan (la) ja toisen pinnan välillä (Ib), 10. pohjalevyn (1) toisella pinnalla (Ib) eristepolymeerikerroksen (7) siten, että eristepolymeerikerros (7) peittää ainakin yhden komponenttia (18) varten valmistetun reiän (6), - ainakin yhden komponentin (18), jonka ensimmäisellä pinnalla on kontaktialueita, asetettuna ainakin yhteen komponenttia varten valmistettuun 15 reikään (6) siten, että komponentin (18) ensimmäinen pinta on painautuneena kovetettuun eristepolymeerikerrokseen (7), *:··: - kovetetussa eristepolymeerikerroksessa (7) kontaktiaukot (13) komponenttia :T: (18) varten, ja - kontaktiaukkoihin (13) ulottuvat johteet (14) sähköisten kontaktien • · ***. 20 muodostamiseksi komponenttiin (18), • · · • · · • · :***: tunnettu siitä,että ··· - kontaktiaukkoihin (13) ulottuvat johteet (14) on valmistettu eristepolymeeri- • · 1 :..f kerroksen (7) pinnalle, ja • · « · • · · ; I1. - elektroniikkamoduuli käsittää johdinkuvioita (4) pohjalevyn (1) pinnalla. • · φ • •e · • · · : : 25 ··· • · · • · · • · · · • · · • ·· • · 119215 20
FI20020191A 2002-01-31 2002-01-31 Menetelmä komponentin upottamiseksi alustaan ja elektroniikkamoduuli FI119215B (fi)

Priority Applications (11)

Application Number Priority Date Filing Date Title
FI20020191A FI119215B (fi) 2002-01-31 2002-01-31 Menetelmä komponentin upottamiseksi alustaan ja elektroniikkamoduuli
RU2004126136/09A RU2327311C2 (ru) 2002-01-31 2003-01-28 Способ встраивания компонента в основание
EP03700816A EP1477048B1 (en) 2002-01-31 2003-01-28 Method for embedding a component in a base
CN038030985A CN1625926B (zh) 2002-01-31 2003-01-28 用于将元件置入于基座中的方法
PCT/FI2003/000065 WO2003065779A1 (en) 2002-01-31 2003-01-28 Method for embedding a component in a base
AT03700816T ATE513453T1 (de) 2002-01-31 2003-01-28 Verfahren zur einbettung einer komponente in eine basis
US10/502,336 US7294529B2 (en) 2002-01-31 2003-01-28 Method for embedding a component in a base
US11/797,609 US7732909B2 (en) 2002-01-31 2007-05-04 Method for embedding a component in a base
US11/878,557 US7989944B2 (en) 2002-01-31 2007-07-25 Method for embedding a component in a base
US12/842,056 US8455994B2 (en) 2002-01-31 2010-07-23 Electronic module with feed through conductor between wiring patterns
US13/185,165 US8368201B2 (en) 2002-01-31 2011-07-18 Method for embedding a component in a base

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FI20020191 2002-01-31
FI20020191A FI119215B (fi) 2002-01-31 2002-01-31 Menetelmä komponentin upottamiseksi alustaan ja elektroniikkamoduuli

Publications (3)

Publication Number Publication Date
FI20020191A0 FI20020191A0 (fi) 2002-01-31
FI20020191A FI20020191A (fi) 2003-08-01
FI119215B true FI119215B (fi) 2008-08-29

Family

ID=8563008

Family Applications (1)

Application Number Title Priority Date Filing Date
FI20020191A FI119215B (fi) 2002-01-31 2002-01-31 Menetelmä komponentin upottamiseksi alustaan ja elektroniikkamoduuli

Country Status (7)

Country Link
US (4) US7294529B2 (fi)
EP (1) EP1477048B1 (fi)
CN (1) CN1625926B (fi)
AT (1) ATE513453T1 (fi)
FI (1) FI119215B (fi)
RU (1) RU2327311C2 (fi)
WO (1) WO2003065779A1 (fi)

Families Citing this family (107)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3617647B2 (ja) * 2002-11-08 2005-02-09 沖電気工業株式会社 半導体装置及びその製造方法
US8222723B2 (en) * 2003-04-01 2012-07-17 Imbera Electronics Oy Electric module having a conductive pattern layer
US6940705B2 (en) * 2003-07-25 2005-09-06 Taiwan Semiconductor Manufacturing Company, Ltd. Capacitor with enhanced performance and method of manufacture
US6936881B2 (en) 2003-07-25 2005-08-30 Taiwan Semiconductor Manufacturing Company, Ltd. Capacitor that includes high permittivity capacitor dielectric
US7078742B2 (en) 2003-07-25 2006-07-18 Taiwan Semiconductor Manufacturing Co., Ltd. Strained-channel semiconductor structure and method of fabricating the same
US7112495B2 (en) 2003-08-15 2006-09-26 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method of a strained channel transistor and a second semiconductor component in an integrated circuit
FI20031341A (fi) 2003-09-18 2005-03-19 Imbera Electronics Oy Menetelmä elektroniikkamoduulin valmistamiseksi
US7888201B2 (en) 2003-11-04 2011-02-15 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor-on-insulator SRAM configured using partially-depleted and fully-depleted transistors
FI117814B (fi) 2004-06-15 2007-02-28 Imbera Electronics Oy Menetelmä elektroniikkamoduulin valmistamiseksi
FI117812B (fi) * 2004-08-05 2007-02-28 Imbera Electronics Oy Komponentin sisältävän kerroksen valmistaminen
US8487194B2 (en) * 2004-08-05 2013-07-16 Imbera Electronics Oy Circuit board including an embedded component
KR100594299B1 (ko) * 2004-10-29 2006-06-30 삼성전자주식회사 유연성 인쇄 회로 및 이것이 구비된 하드 디스크 드라이브
US20090008792A1 (en) * 2004-11-19 2009-01-08 Industrial Technology Research Institute Three-dimensional chip-stack package and active component on a substrate
TWI256694B (en) * 2004-11-19 2006-06-11 Ind Tech Res Inst Structure with embedded active components and manufacturing method thereof
FI117369B (fi) * 2004-11-26 2006-09-15 Imbera Electronics Oy Menetelmä elektroniikkamoduulin valmistamiseksi
FI119714B (fi) 2005-06-16 2009-02-13 Imbera Electronics Oy Piirilevyrakenne ja menetelmä piirilevyrakenteen valmistamiseksi
FI122128B (fi) * 2005-06-16 2011-08-31 Imbera Electronics Oy Menetelmä piirilevyrakenteen valmistamiseksi
JP2008544512A (ja) 2005-06-16 2008-12-04 イムベラ エレクトロニクス オサケユキチュア 回路基板構造体およびその製造方法
US7859098B2 (en) * 2006-04-19 2010-12-28 Stats Chippac Ltd. Embedded integrated circuit package system
US8546929B2 (en) * 2006-04-19 2013-10-01 Stats Chippac Ltd. Embedded integrated circuit package-on-package system
US8072059B2 (en) * 2006-04-19 2011-12-06 Stats Chippac, Ltd. Semiconductor device and method of forming UBM fixed relative to interconnect structure for alignment of semiconductor die
JP3942190B1 (ja) * 2006-04-25 2007-07-11 国立大学法人九州工業大学 両面電極構造の半導体装置及びその製造方法
US8558278B2 (en) 2007-01-16 2013-10-15 Taiwan Semiconductor Manufacturing Company, Ltd. Strained transistor with optimized drive current and method of forming
DE102007024189A1 (de) * 2007-05-24 2008-11-27 Robert Bosch Gmbh Verfahren zur Herstellung einer elektronischen Baugruppe
WO2009001621A1 (ja) * 2007-06-26 2008-12-31 Murata Manufacturing Co., Ltd. 部品内蔵基板の製造方法
TWI360207B (en) 2007-10-22 2012-03-11 Advanced Semiconductor Eng Chip package structure and method of manufacturing
US7943961B2 (en) 2008-03-13 2011-05-17 Taiwan Semiconductor Manufacturing Company, Ltd. Strain bars in stressed layers of MOS devices
DE102008000842A1 (de) * 2008-03-27 2009-10-01 Robert Bosch Gmbh Verfahren zur Herstellung einer elektronischen Baugruppe
US8259454B2 (en) * 2008-04-14 2012-09-04 General Electric Company Interconnect structure including hybrid frame panel
US8264085B2 (en) 2008-05-05 2012-09-11 Infineon Technologies Ag Semiconductor device package interconnections
AT10247U8 (de) 2008-05-30 2008-12-15 Austria Tech & System Tech Verfahren zur integration wenigstens eines elektronischen bauteils in eine leiterplatte sowie leiterplatte
KR101055471B1 (ko) * 2008-09-29 2011-08-08 삼성전기주식회사 전자소자 내장형 인쇄회로기판 및 그 제조방법
US7808051B2 (en) 2008-09-29 2010-10-05 Taiwan Semiconductor Manufacturing Company, Ltd. Standard cell without OD space effect in Y-direction
US8114708B2 (en) * 2008-09-30 2012-02-14 General Electric Company System and method for pre-patterned embedded chip build-up
DE102008043122A1 (de) * 2008-10-23 2010-04-29 Robert Bosch Gmbh Elektrische Schaltungsanordnung sowie Verfahren zum Herstellen einer elektrischen Schaltungsanordnung
US8914974B2 (en) 2008-10-30 2014-12-23 At & S Austria Technologie & Systemtechnik Aktiengesellschaft Method for integrating an electronic component into a printed circuit board
US8124449B2 (en) 2008-12-02 2012-02-28 Infineon Technologies Ag Device including a semiconductor chip and metal foils
US7935570B2 (en) * 2008-12-10 2011-05-03 Stats Chippac, Ltd. Semiconductor device and method of embedding integrated passive devices into the package electrically interconnected using conductive pillars
TWI417993B (zh) * 2009-02-04 2013-12-01 Unimicron Technology Corp 具凹穴結構的封裝基板、半導體封裝體及其製作方法
US7977785B2 (en) * 2009-03-05 2011-07-12 Freescale Semiconductor, Inc. Electronic device including dies, a dielectric layer, and a encapsulating layer
US8049114B2 (en) * 2009-03-22 2011-11-01 Unimicron Technology Corp. Package substrate with a cavity, semiconductor package and fabrication method thereof
JP5372579B2 (ja) * 2009-04-10 2013-12-18 新光電気工業株式会社 半導体装置及びその製造方法、並びに電子装置
TWI456715B (zh) 2009-06-19 2014-10-11 Advanced Semiconductor Eng 晶片封裝結構及其製造方法
KR101170878B1 (ko) * 2009-06-29 2012-08-02 삼성전기주식회사 반도체 칩 패키지 및 그의 제조방법
DE102009032219A1 (de) 2009-07-06 2011-02-24 Institut Für Mikroelektronik Stuttgart Verfahren zum Herstellen einer integrierten Schaltung und resultierender Folienchip
JP5296636B2 (ja) * 2009-08-21 2013-09-25 新光電気工業株式会社 半導体パッケージの製造方法
US8569894B2 (en) 2010-01-13 2013-10-29 Advanced Semiconductor Engineering, Inc. Semiconductor package with single sided substrate design and manufacturing methods thereof
US8320134B2 (en) 2010-02-05 2012-11-27 Advanced Semiconductor Engineering, Inc. Embedded component substrate and manufacturing methods thereof
TWI411075B (zh) 2010-03-22 2013-10-01 Advanced Semiconductor Eng 半導體封裝件及其製造方法
WO2012005394A1 (en) * 2010-07-09 2012-01-12 Lg Innotek Co., Ltd. Printed circuit board and method of manufacturing the same
US8735735B2 (en) 2010-07-23 2014-05-27 Ge Embedded Electronics Oy Electronic module with embedded jumper conductor
US8941222B2 (en) 2010-11-11 2015-01-27 Advanced Semiconductor Engineering Inc. Wafer level semiconductor package and manufacturing methods thereof
US8680683B1 (en) 2010-11-30 2014-03-25 Triquint Semiconductor, Inc. Wafer level package with embedded passive components and method of manufacturing
US9406658B2 (en) 2010-12-17 2016-08-02 Advanced Semiconductor Engineering, Inc. Embedded component device and manufacturing methods thereof
AT13055U1 (de) 2011-01-26 2013-05-15 Austria Tech & System Tech Verfahren zur integration eines elektronischen bauteils in eine leiterplatte oder ein leiterplatten-zwischenprodukt sowie leiterplatte oder leiterplatten-zwischenprodukt
US8923008B2 (en) * 2011-03-08 2014-12-30 Ibiden Co., Ltd. Circuit board and method for manufacturing circuit board
US8487426B2 (en) 2011-03-15 2013-07-16 Advanced Semiconductor Engineering, Inc. Semiconductor package with embedded die and manufacturing methods thereof
US8603858B2 (en) 2011-07-12 2013-12-10 Infineon Technologies Ag Method for manufacturing a semiconductor package
AT13436U1 (de) 2011-08-31 2013-12-15 Austria Tech & System Tech Verfahren zur integration eines bauteils in eine leiterplatte oder ein leiterplatten-zwischenprodukt sowie leiterplatte oder leiterplatten-zwischenprodukt
AT13432U1 (de) 2011-08-31 2013-12-15 Austria Tech & System Tech Verfahren zur integration eines bauteils in eine leiterplatte oder ein leiterplatten-zwischenprodukt sowie leiterplatte oder leiterplatten-zwischenprodukt
US11445617B2 (en) * 2011-10-31 2022-09-13 Unimicron Technology Corp. Package structure and manufacturing method thereof
KR101233640B1 (ko) 2011-11-28 2013-02-15 대덕전자 주식회사 내장형 인쇄회로기판의 수율 향상방법
DE102011089415A1 (de) * 2011-12-21 2013-06-27 Siemens Aktiengesellschaft Schaltungsträger mit einem Leitpfad und einer elektrischen Schirmung und Verfahren zu dessen Herstellung
DE102011089927A1 (de) * 2011-12-27 2013-06-27 Robert Bosch Gmbh Kontaktsystem mit einem Verbindungsmittel und Verfahren
JP6144285B2 (ja) * 2012-03-01 2017-06-07 コーニンクレッカ フィリップス エヌ ヴェＫｏｎｉｎｋｌｉｊｋｅ Ｐｈｉｌｉｐｓ Ｎ．Ｖ． 電子回路装置及びその製造方法
US9281260B2 (en) 2012-03-08 2016-03-08 Infineon Technologies Ag Semiconductor packages and methods of forming the same
US8901730B2 (en) 2012-05-03 2014-12-02 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus for package on package devices
TWI540768B (zh) * 2012-12-21 2016-07-01 鴻海精密工業股份有限公司 發光晶片組合及其製造方法
AT514074B1 (de) 2013-04-02 2014-10-15 Austria Tech & System Tech Verfahren zum Herstellen eines Leiterplattenelements
WO2014184873A1 (ja) * 2013-05-14 2014-11-20 株式会社メイコー 部品内蔵基板の製造方法及び部品内蔵基板
US8912663B1 (en) 2013-06-28 2014-12-16 Delta Electronics, Inc. Embedded package structure and method for manufacturing thereof
US8828807B1 (en) * 2013-07-17 2014-09-09 Infineon Technologies Ag Method of packaging integrated circuits and a molded substrate with non-functional placeholders embedded in a molding compound
US20150041993A1 (en) * 2013-08-06 2015-02-12 Infineon Technologies Ag Method for manufacturing a chip arrangement, and a chip arrangement
US9275878B2 (en) 2013-10-01 2016-03-01 Infineon Technologies Ag Metal redistribution layer for molded substrates
US9171795B2 (en) * 2013-12-16 2015-10-27 Stats Chippac Ltd. Integrated circuit packaging system with embedded component and method of manufacture thereof
DE102014101366B3 (de) * 2014-02-04 2015-05-13 Infineon Technologies Ag Chip-Montage an über Chip hinausstehender Adhäsions- bzw. Dielektrikumsschicht auf Substrat
WO2015120439A1 (en) 2014-02-10 2015-08-13 Battelle Memorial Institute Printed circuit board with embedded sensor
SG10201400396WA (en) 2014-03-05 2015-10-29 Delta Electronics Int’L Singapore Pte Ltd Package structure and stacked package module with the same
SG10201400390YA (en) 2014-03-05 2015-10-29 Delta Electronics Int L Singapore Pte Ltd Package structure
RU2572588C1 (ru) * 2014-08-19 2016-01-20 Федеральное государственное автономное образовательное учреждение высшего образования "Национальный исследовательский университет "Московский институт электронной техники" Способ изготовления электронных узлов на гибком носителе без процессов пайки и сварки
CN104241219B (zh) 2014-08-26 2019-06-21 日月光半导体制造股份有限公司 元件嵌入式封装结构和其制造方法
RU2576666C1 (ru) * 2014-08-28 2016-03-10 Публичное акционерное общество "Радиофизика" Способ монтажа мощного полупроводникового элемента
KR101678418B1 (ko) * 2015-03-16 2016-11-23 한국생산기술연구원 3차원 레이저 스캐닝 시스템
TWI778938B (zh) 2015-03-16 2022-10-01 美商艾馬克科技公司 半導體裝置和製造其之方法
RU2597210C1 (ru) * 2015-05-28 2016-09-10 Федеральное государственное автономное образовательное учреждение высшего образования "Национальный исследовательский университет "Московский институт электронной техники" Способ изготовления микроэлектронного узла на пластичном основании
US10716214B2 (en) * 2015-12-03 2020-07-14 Intel Corporation Hybrid microelectronic substrate and methods for fabricating the same
CN108369944B (zh) 2015-12-09 2022-11-22 英特尔公司 混合微电子衬底及用于制造其的方法
CN107295747B (zh) 2016-03-31 2021-03-12 奥特斯(中国)有限公司 器件载体及制造器件载体的方法
CN107295746B (zh) * 2016-03-31 2021-06-15 奥特斯(中国)有限公司 器件载体及其制造方法
KR20170112363A (ko) * 2016-03-31 2017-10-12 삼성전기주식회사 전자부품 패키지 및 그 제조방법
RU2639720C2 (ru) * 2016-06-14 2017-12-22 Федеральное государственное унитарное предприятие "Научно-производственный центр автоматики и приборостроения имени академика Н.А. Пилюгина" (ФГУП "НПЦАП") Печатная плата с внутренним монтажом элементов и способ ее изготовления
JP6625491B2 (ja) * 2016-06-29 2019-12-25 新光電気工業株式会社 配線基板、半導体装置、配線基板の製造方法
US9887167B1 (en) 2016-09-19 2018-02-06 Advanced Semiconductor Engineering, Inc. Embedded component package structure and method of manufacturing the same
JP6711229B2 (ja) 2016-09-30 2020-06-17 日亜化学工業株式会社 プリント基板の製造方法及び発光装置の製造方法
US10700035B2 (en) 2016-11-04 2020-06-30 General Electric Company Stacked electronics package and method of manufacturing thereof
US10312194B2 (en) 2016-11-04 2019-06-04 General Electric Company Stacked electronics package and method of manufacturing thereof
US9966371B1 (en) 2016-11-04 2018-05-08 General Electric Company Electronics package having a multi-thickness conductor layer and method of manufacturing thereof
US9966361B1 (en) 2016-11-04 2018-05-08 General Electric Company Electronics package having a multi-thickness conductor layer and method of manufacturing thereof
US10206286B2 (en) * 2017-06-26 2019-02-12 Infineon Technologies Austria Ag Embedding into printed circuit board with drilling
US10446521B2 (en) * 2017-11-07 2019-10-15 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated fan-out package and method of fabricating an integrated fan-out package
SG10201802515PA (en) 2018-03-27 2019-10-30 Delta Electronics Int’L Singapore Pte Ltd Packaging process
US10497648B2 (en) 2018-04-03 2019-12-03 General Electric Company Embedded electronics package with multi-thickness interconnect structure and method of making same
KR20200048971A (ko) * 2018-10-31 2020-05-08 삼성전자주식회사 반도체 패키지 및 이를 포함하는 안테나 모듈
RU196513U1 (ru) * 2019-12-19 2020-03-03 Федеральное государственное бюджетное образовательное учреждение высшего образования "МИРЭА - Российский технологический университет" Высокоплотный электронный модуль
CN111128977A (zh) * 2019-12-25 2020-05-08 华进半导体封装先导技术研发中心有限公司 一种多层芯片的封装结构和封装方法
KR20220027537A (ko) * 2020-08-27 2022-03-08 삼성전자주식회사 팬-아웃 타입 반도체 패키지
US20230055211A1 (en) * 2021-08-19 2023-02-23 Texas Instruments Incorporated Electronic device multilevel package substrate for improved electromigration preformance

Family Cites Families (61)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4246595A (en) * 1977-03-08 1981-01-20 Matsushita Electric Industrial Co., Ltd. Electronics circuit device and method of making the same
US4783695A (en) 1986-09-26 1988-11-08 General Electric Company Multichip integrated circuit packaging configuration and method
US4894115A (en) 1989-02-14 1990-01-16 General Electric Company Laser beam scanning method for forming via holes in polymer materials
US5208188A (en) * 1989-10-02 1993-05-04 Advanced Micro Devices, Inc. Process for making a multilayer lead frame assembly for an integrated circuit structure and multilayer integrated circuit die package formed by such process
JPH0744320B2 (ja) 1989-10-20 1995-05-15 松下電器産業株式会社 樹脂回路基板及びその製造方法
US5227338A (en) * 1990-04-30 1993-07-13 International Business Machines Corporation Three-dimensional memory card structure with internal direct chip attachment
JP3094481B2 (ja) 1991-03-13 2000-10-03 松下電器産業株式会社 電子回路装置とその製造方法
US5250843A (en) 1991-03-27 1993-10-05 Integrated System Assemblies Corp. Multichip integrated circuit modules
US5162613A (en) * 1991-07-01 1992-11-10 At&T Bell Laboratories Integrated circuit interconnection technique
US5102829A (en) * 1991-07-22 1992-04-07 At&T Bell Laboratories Plastic pin grid array package
US5216806A (en) * 1992-09-01 1993-06-08 Atmel Corporation Method of forming a chip package and package interconnects
US5353498A (en) 1993-02-08 1994-10-11 General Electric Company Method for fabricating an integrated circuit module
US5306670A (en) * 1993-02-09 1994-04-26 Texas Instruments Incorporated Multi-chip integrated circuit module and method for fabrication thereof
US5353195A (en) 1993-07-09 1994-10-04 General Electric Company Integral power and ground structure for multi-chip modules
DE69405832T2 (de) * 1993-07-28 1998-02-05 Whitaker Corp Von der Peripherie-unabhängiges präzises Positionsglied für einen Halbleiterchip und Herstellungsverfahren dafür
JPH08167630A (ja) 1994-12-15 1996-06-25 Hitachi Ltd チップ接続構造
EP0774888B1 (en) 1995-11-16 2003-03-19 Matsushita Electric Industrial Co., Ltd Printed wiring board and assembly of the same
US5869869A (en) * 1996-01-31 1999-02-09 Lsi Logic Corporation Microelectronic device with thin film electrostatic discharge protection structure
US5729049A (en) * 1996-03-19 1998-03-17 Micron Technology, Inc. Tape under frame for conventional-type IC package assembly
JP3345878B2 (ja) * 1997-02-17 2002-11-18 株式会社デンソー 電子回路装置の製造方法
US5943216A (en) 1997-06-03 1999-08-24 Photo Opto Electronic Technologies Apparatus for providing a two-sided, cavity, inverted-mounted component circuit board
US5919329A (en) * 1997-10-14 1999-07-06 Gore Enterprise Holdings, Inc. Method for assembling an integrated circuit chip package having at least one semiconductor device
US6038133A (en) * 1997-11-25 2000-03-14 Matsushita Electric Industrial Co., Ltd. Circuit component built-in module and method for producing the same
US6495394B1 (en) * 1999-02-16 2002-12-17 Sumitomo Metal (Smi) Electronics Devices Inc. Chip package and method for manufacturing the same
US6172419B1 (en) * 1998-02-24 2001-01-09 Micron Technology, Inc. Low profile ball grid array package
US6131269A (en) * 1998-05-18 2000-10-17 Trw Inc. Circuit isolation technique for RF and millimeter-wave modules
US6239485B1 (en) * 1998-11-13 2001-05-29 Fujitsu Limited Reduced cross-talk noise high density signal interposer with power and ground wrap
JP2000311229A (ja) 1999-04-27 2000-11-07 Hitachi Ltd Ｉｃカード及びその製造方法
JP3575001B2 (ja) * 1999-05-07 2004-10-06 アムコー テクノロジー コリア インコーポレーティド 半導体パッケージ及びその製造方法
JP2001053447A (ja) 1999-08-05 2001-02-23 Iwaki Denshi Kk 部品内蔵型多層配線基板およびその製造方法
US6312972B1 (en) * 1999-08-09 2001-11-06 International Business Machines Corporation Pre-bond encapsulation of area array terminated chip and wafer scale packages
US6284564B1 (en) 1999-09-20 2001-09-04 Lockheed Martin Corp. HDI chip attachment method for reduced processing
US6271469B1 (en) * 1999-11-12 2001-08-07 Intel Corporation Direct build-up layer on an encapsulated die package
US6154366A (en) * 1999-11-23 2000-11-28 Intel Corporation Structures and processes for fabricating moisture resistant chip-on-flex packages
US6538210B2 (en) * 1999-12-20 2003-03-25 Matsushita Electric Industrial Co., Ltd. Circuit component built-in module, radio device having the same, and method for producing the same
US6475877B1 (en) * 1999-12-22 2002-11-05 General Electric Company Method for aligning die to interconnect metal on flex substrate
JP3809053B2 (ja) 2000-01-20 2006-08-16 新光電気工業株式会社 電子部品パッケージ
JP4685251B2 (ja) 2000-02-09 2011-05-18 日本特殊陶業株式会社 配線基板の製造方法
US6396148B1 (en) 2000-02-10 2002-05-28 Epic Technologies, Inc. Electroless metal connection structures and methods
JP2002016327A (ja) * 2000-04-24 2002-01-18 Ngk Spark Plug Co Ltd 配線基板およびその製造方法
US6404043B1 (en) * 2000-06-21 2002-06-11 Dense-Pac Microsystems, Inc. Panel stacking of BGA devices to form three-dimensional modules
US6292366B1 (en) * 2000-06-26 2001-09-18 Intel Corporation Printed circuit board with embedded integrated circuit
US20020020898A1 (en) * 2000-08-16 2002-02-21 Vu Quat T. Microelectronic substrates with integrated devices
US6350633B1 (en) 2000-08-22 2002-02-26 Charles W. C. Lin Semiconductor chip assembly with simultaneously electroplated contact terminal and connection joint
US6562657B1 (en) 2000-08-22 2003-05-13 Charles W. C. Lin Semiconductor chip assembly with simultaneously electrolessly plated contact terminal and connection joint
US6489185B1 (en) * 2000-09-13 2002-12-03 Intel Corporation Protective film for the fabrication of direct build-up layers on an encapsulated die package
JP3554533B2 (ja) * 2000-10-13 2004-08-18 シャープ株式会社 チップオンフィルム用テープおよび半導体装置
JP2002202025A (ja) * 2000-11-06 2002-07-19 Auto Network Gijutsu Kenkyusho:Kk インジェクタ一体型モジュール
JP2002158307A (ja) 2000-11-22 2002-05-31 Toshiba Corp 半導体装置及びその製造方法
JP2003152317A (ja) * 2000-12-25 2003-05-23 Ngk Spark Plug Co Ltd 配線基板
TW511405B (en) * 2000-12-27 2002-11-21 Matsushita Electric Ind Co Ltd Device built-in module and manufacturing method thereof
TW511415B (en) * 2001-01-19 2002-11-21 Matsushita Electric Ind Co Ltd Component built-in module and its manufacturing method
SG100635A1 (en) * 2001-03-09 2003-12-26 Micron Technology Inc Die support structure
US6512182B2 (en) * 2001-03-12 2003-01-28 Ngk Spark Plug Co., Ltd. Wiring circuit board and method for producing same
TW579581B (en) * 2001-03-21 2004-03-11 Ultratera Corp Semiconductor device with chip separated from substrate and its manufacturing method
US6537848B2 (en) * 2001-05-30 2003-03-25 St. Assembly Test Services Ltd. Super thin/super thermal ball grid array package
JP2003037205A (ja) 2001-07-23 2003-02-07 Sony Corp Ｉｃチップ内蔵多層基板及びその製造方法
TW550997B (en) * 2001-10-18 2003-09-01 Matsushita Electric Ind Co Ltd Module with built-in components and the manufacturing method thereof
TW200302685A (en) * 2002-01-23 2003-08-01 Matsushita Electric Ind Co Ltd Circuit component built-in module and method of manufacturing the same
TWI237883B (en) * 2004-05-11 2005-08-11 Via Tech Inc Chip embedded package structure and process thereof
TWI251910B (en) * 2004-06-29 2006-03-21 Phoenix Prec Technology Corp Semiconductor device buried in a carrier and a method for fabricating the same

Also Published As

Publication number Publication date
CN1625926A (zh) 2005-06-08
CN1625926B (zh) 2010-05-26
US8368201B2 (en) 2013-02-05
FI20020191A0 (fi) 2002-01-31
EP1477048B1 (en) 2011-06-15
RU2327311C2 (ru) 2008-06-20
WO2003065779A1 (en) 2003-08-07
US20080036093A1 (en) 2008-02-14
ATE513453T1 (de) 2011-07-15
US7989944B2 (en) 2011-08-02
US20050224988A1 (en) 2005-10-13
US20070206366A1 (en) 2007-09-06
RU2004126136A (ru) 2005-05-27
US20110266041A1 (en) 2011-11-03
US7732909B2 (en) 2010-06-08
EP1477048A1 (en) 2004-11-17
US7294529B2 (en) 2007-11-13
FI20020191A (fi) 2003-08-01

Similar Documents

Publication Publication Date Title
FI119215B (fi) Menetelmä komponentin upottamiseksi alustaan ja elektroniikkamoduuli
FI115285B (fi) Menetelmä komponentin upottamiseksi alustaan ja kontaktin muodostamiseksi
US20200187358A1 (en) Method for manufacturing an electronic module and electronic module
FI119583B (fi) Menetelmä elektroniikkamoduulin valmistamiseksi
FI115601B (fi) Menetelmä elektroniikkamoduulin valmistamiseksi ja elektroniikkamoduuli
FI117814B (fi) Menetelmä elektroniikkamoduulin valmistamiseksi
US20070131349A1 (en) Method for manufacturing an electronic module, and an electronic module
US20080211083A1 (en) Electronic package and manufacturing method thereof
EP3833163A1 (en) Method of manufacturing component carrier and component carrier
JP5150720B2 (ja) 電子アッセンブリーの製造方法並びに電子アッセンブリー
US7827679B1 (en) Thermal management circuit board and methods of producing the same

Legal Events

Date Code Title Description
FG Patent granted

Ref document number: 119215

Country of ref document: FI

PC Transfer of assignment of patent

Owner name: GE EMBEDDED ELECTRONICS OY

PC Transfer of assignment of patent

Owner name: IMBERA TEK, LLC

MA Patent expired