JP2003152317A - 配線基板 - Google Patents

配線基板

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JP2003152317A
JP2003152317A JP2001352481A JP2001352481A JP2003152317A JP 2003152317 A JP2003152317 A JP 2003152317A JP 2001352481 A JP2001352481 A JP 2001352481A JP 2001352481 A JP2001352481 A JP 2001352481A JP 2003152317 A JP2003152317 A JP 2003152317A
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substrate
wiring
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Hirotaka Takeuchi
裕貴 竹内
Toshifumi Kojima
敏文 小嶋
Kazue Obayashi
和重 大林
Hisato Kashima
壽人 加島
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NGK Spark Plug Co Ltd
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Abstract

(57)【要約】 【目的】 電子部品を搭載する配線基板の実装密度を高
め、かつ、絶縁性等の電気特性において優れた物性値が
得られるとともに、光の乱反射等を抑えたり、硬化時の
色むらが目立たないようにした埋め込み樹脂を用いて電
子部品を埋め込んだ配線基板を提供する。 【構成】 誘電率が５以下、かつｔａｎδが０．０８以
下である埋め込み樹脂を用いて電子部品を埋め込んだ配
線基板とする。埋め込み樹脂がカーボンブラックを１．
４質量％以下含有するとよい。埋め込み樹脂の樹脂成分
は少なくとも熱硬化性樹脂を含み、かつ少なくとも一種
類以上の無機フィラーを含むとよい。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、チップコンデンサ、チ
ップインダクタ、チップ抵抗等の電子部品を絶縁基板内
部に埋め込んだ配線基板に関する。特には、多層配線基
板、半導体素子収納用パッケージ等の用途に好適なもの
である。
【０００２】
【従来の技術】近年、ビルドアップ配線基板に多数の半
導体素子を搭載したマルチチップモジュール（ＭＣＭ）
が検討されている。チップコンデンサ、チップインダク
タ、チップ抵抗等の電子部品を実装する場合には、配線
基板の表面に形成された実装用配線層上に半田を用いて
表面実装するのが一般的である。
【０００３】しかし、ビルドアップ配線基板の表面に電
子部品を表面実装すると、個々の電子部品に対応する所
定の実装面積が必要なため、小型化にはおのずと限界が
ある。また、表面実装する際の配線の取り回しによっ
て、特性上好ましくない寄生インダクタンスが大きくな
り、電子機器の高周波化に対応が難しくなるという問題
がある。
【０００４】これら諸問題を解決するために、絶縁基板
内部に電子部品を埋め込む方法が種々検討されている。
特開平１１−１２６９７８では、電子部品を予め金属箔
からなる転写シート付き配線基板に半田実装してから転
写する方法が開示されているが、実装での位置精度等で
課題が残る。特開２０００−１２４３５２には、コア基
板内部に埋め込んだ電子部品上に絶縁層をビルドアップ
した多層配線基板が開示されている。
【０００５】
【発明が解決しようとする課題】電子部品をコア基板等
の絶縁基板の内部に埋め込む方法においては、絶縁基板
と電子部品の隙間を埋め込み樹脂で埋めて、更に絶縁層
及び配線をビルドアップした後、電子部品の電極と絶縁
層上に形成した配線との間を無電解メッキ等の金属化手
法により電気的に接続する必要がある。
【０００６】埋め込み樹脂は、ビルドアップした絶縁層
上に配線パターンを露光現像する際に問題となる光の乱
反射等を抑えたり、硬化時の色むらが目立たないように
黒色に着色していることが望ましい。そのため、カーボ
ン等を着色材として配合する必要がある。
【０００７】しかし、カーボンは導電性を有するため、
過剰に添加すると絶縁性が低下する問題がある。その
為、いかに電子部品間、または絶縁層上に形成した配線
間の絶縁性を維持しつつ、光の乱反射等を抑えたり、硬
化時の色むらが目立たないように黒色に着色するかが重
要になってくる。
【０００８】また、高周波用途の配線基板においては、
高周波領域における電気的信号の損失の低減を如何に図
るかも問題である。そのため、電子部品を埋め込んだ配
線基板においても、用いる埋め込み樹脂にも低誘電率、
かつ低誘電損失であることが求められる。
【０００９】本発明は、電子部品を搭載する配線基板の
実装密度を高め、かつ、絶縁性等の電気特性において優
れた物性値が得られるとともに、光の乱反射等を抑えた
り、硬化時の色むらが目立たないようにした埋め込み樹
脂を用いて電子部品を埋め込んだ配線基板を提供するこ
とを課題とする。
【００１０】
【課題を解決するための手段】本発明の配線基板は、誘
電率が５以下、かつｔａｎδが０．０８％以下である埋
め込み樹脂を用いて電子部品を埋め込んだことを特徴と
する。ここにいう「電子部品を埋め込む」とは、コア基
板等の絶縁基板やビルドアップした絶縁層に設けた開口
部（貫通穴やキャビティ等の凹部等）の中に電子部品を
配置した後、電子部品と開口部との間に生じた隙間に埋
め込み樹脂を充填することをいう。特に、厚みが４００
μｍ以下の薄いコア基板を用いる場合には、ビルドアッ
プ層に設けたキャビティ内に電子部品を配置するのがよ
い。開口部は、基板を打ち抜いて形成した貫通孔または
多層化技術により形成したキャビティ等を利用するとよ
い。本発明に用いる基板としては、ＦＲ−４、ＦＲ−
５、ＢＴ等のいわゆるコア基板を用いるのがよいが、Ｐ
ＴＦＥ等の熱可塑性樹脂シートに厚み３５μm程度の厚
手の銅箔を挟み込んでコア基板としたものに開口部を形
成したものを用いてもよい。また、コア基板の少なくと
も一面に、絶縁層及び配線層を交互に積層したビルドア
ップ層を形成するとともに、開口部をコア基板及びビル
ドアップ層を貫通するように形成したものを用いること
ができる。この場合、図１１に示すようなコンデンサ内
蔵型の多層配線基板であっても、いわゆるガラス−エポ
キシ複合材料（絶縁基板）の厚みを４００μｍ程度と、
通常品の８００μｍの半分にまで薄くして低背化を図る
ことができる利点がある。他の例としては、電子部品を
コア基板内部に埋め込んだ配線基板（例えば、図１）や
ビルドアップ層の内部に埋め込んだ配線基板（例えば、
図１０）を形成できる。尚、前記電子部品には、チップ
コンデンサ、チップインダクタ、チップ抵抗、フィルタ
等の受動電子部品、トランジスタ、半導体素子、ＦＥ
Ｔ、ローノイズアンプ(ＬＮＡ)等の能動電子部品、ある
いはＳＡＷフィルタ、ＬＣフィルタ、アンテナスイッチ
モジュール、カプラ、ダイプレクサ等の電子部品が含ま
れる。
【００１１】この埋め込み樹脂の誘電損失が大きいと、
配線基板における電気的信号の伝送損失が大きくなるた
め好ましくない。用いる埋め込み樹脂の誘電損失の良否
を示す指標であるｔａｎδを０．０８以下に規定するこ
とで、配線基板における電気的信号の伝送損失を向上す
ることができる。ｔａｎδの好ましい範囲は０．０５以
下、より好ましくは０．０４以下、更に好ましくは０．
０３以下、特には０．０２以下である。
【００１２】この埋め込み樹脂は、微細な粒子からなる
カーボンブラックを添加するのが特によい。カーボンブ
ラックを１．４質量％以下添加することができる。埋め
込み樹脂の絶縁信頼性、誘電特性のみならず、埋め込み
樹脂の上にビルドアップした絶縁層上に配線パターンを
露光現像する際に問題となる光の乱反射等を抑えたり、
硬化時の色むらが目立たないようにすることができる。
より好ましくは１．０質量％以下がよい。体積抵抗の低
下を防止して電気的特性を向上できるからである。
【００１３】上記の配線パターンの露光現像にかかる問
題を効果的に回避するためには、カーボンブラックを
０．１〜１．４質量％の範囲で含有するとよい。好まし
くは０．１〜１．０質量％、より好ましくは０．１〜
０．５質量％、特には０．１〜０．３質量％である。
【００１４】カーボンブラックの含有量が配合割合を重
量比で１．４質量％を越えると、誘電特性や電気的特性
が急激に悪化する。具体的には、誘電損失の良否の指標
であるｔａｎδが０．０８を越えるとともに、誘電率も
５を越えてしまう。また、絶縁性の良否を示す指標であ
る体積抵抗も１．０×１０14Ω・ｃｍを下回る問題が発
生する。
【００１５】本発明の配線基板に用いる埋め込み樹脂
は、樹脂成分として少なくとも熱硬化性樹脂を含み、か
つ少なくとも一種類以上の無機フィラーを含むとよい。
少なくとも熱硬化性樹脂を含むことで、樹脂充填後は熱
処理により容易に硬化することができる。熱硬化性樹脂
としてエポキシ系樹脂を用いた場合には、ジアルールヨ
ードニウム塩等の光重合開始剤を用いて直接エポキシ基
をカチオン重合させてもよい。
【００１６】本硬化前の仮硬化を行う目的で、熱硬化性
樹脂に感光性樹脂を添加してもよい。例えば、アクロイ
ル基を有する感光性樹脂を添加することができる。熱硬
化性樹脂としてはエポキシ系樹脂を用いた場合には、光
重合開始剤を用いて直接エポキシ基を光重合させて仮硬
化させてもよい。
【００１７】熱硬化性樹脂としては、エポキシ系樹脂が
よい。具体的には、ビスフェノール型エポキシ樹脂、ナ
フタレン型エポキシ樹脂、フェノールノボラック型エポ
キシ樹脂及びクレゾールノボラック型エポキシ樹脂から
選ばれる少なくとも一種であるとよい。硬化後のエポキ
シ系樹脂は、３次元構造の骨格を有するため、配線のア
ンカー効果による密着強度を向上させるための粗化処理
を行った後においても埋め込み樹脂の形状が必要以上に
崩れることがないからである。
【００１８】埋め込み樹脂の流動性が悪いと電子部品の
電極間の隙間に充填不良が起こりやすくなり局所的に熱
膨張係数の極端に異なる部分が発生する。特に耐熱性、
耐湿性を考慮した場合には、ナフタレン型エポキシ樹脂
が優れているのでよい。
【００１９】尚、埋め込み樹脂の粗化処理は通常、過マ
ンガン酸カリウムやクロム酸等の酸化剤を用いた湿式法
により行われるが、ブラズマやレーザ等を用いた乾式法
により行ってもよい。
【００２０】無機フィラーを入れるのは、硬化後の熱膨
張係数の調整以外に、無機フィラーが奏する骨材として
の効果によって、粗化処理後の埋め込み樹脂の形状が必
要以上に崩れることがないからである。
【００２１】無機フィラーとしては、特に制限はない
が、結晶性シリカ、溶融シリカ、アルミナ、窒化ケイ素
等がよい。埋め込み樹脂の熱膨張係数を効果的に下げる
ことができる。これにより、熱応力に対する信頼性の向
上が得られる。
【００２２】無機フィラーのフィラー径は、埋め込み樹
脂が電子部品の電極間の隙間にも容易に流れ込む必要が
あるため、粒径５０μｍ以下のフィラーを使用するとよ
い。５０μｍを越えると、電子部品の電極間の隙間にフ
ィラーが詰まりやすくなり、埋め込み樹脂の充填不良に
より局所的に熱膨張係数の極端に異なる部分が発生す
る。フィラー径の下限値としては、０．１μｍ以上がよ
い。これよりも細かいと、埋め込み樹脂の流動性が確保
しにくくなる。好ましくは０．３μｍ以上、更に好まし
くは０．５μｍ以上がよい。埋め込み樹脂の低粘度、高
充填化を達成するためには、粒度分布を広くするとよ
い。
【００２３】無機フィラーの形状は、埋め込み樹脂の流
動性と充填率とを高くするために、略球状であるとよ
い。特にシリカ系の無機フィラーは、容易に球状のもの
が得られるためよい。
【００２４】無機フィラーの表面は、必要に応じてカッ
プリング剤にて表面処理するとよい。無機フィラーの樹
脂成分との濡れ性が良好になり、埋め込み樹脂の流動性
を良好にできるからである。カップリング剤の種類とし
ては、シラン系、チタネート系、アルミネート系等が用
いられる。
【００２５】前述した配線パターンの露光現像にかかる
問題を効果的に回避するために、本発明の埋め込み樹脂
を着色することができる。埋め込み樹脂の上にビルドア
ップした絶縁層上に配線パターンを露光現像する際に問
題となる光の乱反射等を抑えたり、硬化時の色むらが目
立たないようにできるからである。着色する色に制限は
ないが、黒色、青色、緑色、赤色、橙色、黄色、紫色の
いずれかを基調とする色がよい。光の乱反射の防止を重
視する場合は、黒色、青色、緑色を基調とする色がよ
い。特には黒色系がよい。
【００２６】埋め込み樹脂を黒色系に着色するには、カ
ーボンブラック、黒鉛、カーボンブラックと黒鉛の混合
物等の黒色の炭素系粉末を添加したり、Ｃｕ2Ｏ、Ｃｕ
Ｏ、ＭｎＯ2等の黒色の無機酸化物粉末を添加したり、
クロモファインブラックＡ１１０３等のアゾメチン系の
黒色有機顔料を添加することができる。
【００２７】埋め込み樹脂を青色系に着色するには、フ
タロシアニンブルー等のフタロシアニン系顔料、バリア
ミンブルー等のアゾ系顔料、アントラキノンブルー等の
アントラキノン系顔料などの有機系顔料や、ウルトラマ
リン、コバルトブルー等の無機酸化物を例示することが
できる。
【００２８】埋め込み樹脂を緑色系に着色するには、フ
タロシアニングリーン等のフタロシアニン系顔料、クロ
ームグリーン等のアゾ系顔料、マラカイトグリーン等の
トリフェニルメタン系顔料などの有機系顔料、Ｃｒ2Ｏ3
等の無機酸化物粉末を例示することができる。
【００２９】埋め込み樹脂を赤色系に着色するには、ア
ゾエオシン、アゾナフトールレッド、リソールレッド等
のアゾ系顔料、キナクリドン、ジアントラキノニルレッ
ドなどの有機系顔料、弁柄、カドミウムレッド等の無機
酸化物粉末を例示することができる。
【００３０】埋め込み樹脂を橙色系に着色するには、ク
ロムオレンジ等のアゾ系顔料、ベンツイミダゾロンなど
の有機系顔料、モリブデートオレンジなどの無機酸化物
を例示することができる。
【００３１】埋め込み樹脂を黄色系に着色するには、ク
ロムエロー、ハンザエロー等のアゾ系顔料、キノリンエ
ロー等のキノリン系顔料、アントラエロー等のアントラ
キノン系顔料、ベンツイミダゾロン、イソインドリノン
などの有機系顔料、カドミウムエロー、黄鉛、チタンイ
エローなどの無機酸化物粉末を例示することができる。
【００３２】埋め込み樹脂を紫系に着色するには、アン
トラキノンバイオレッド等のアントラキノン系顔料、ミ
ツイクリスタルバイオレッド等のトリフェニルメタン系
などの有機系顔料、マンガンバイオレッドなどの無機酸
化物粉末を例示することができる。
【００３３】埋め込み樹脂を黒色、青色、緑色、赤色、
橙色、黄色、紫色のいずれかを基調とする色により着色
するには、単独の着色剤を用いてもよいが、種々の色の
着色剤を組み合わせて着色することができる。この際、
赤、黄、青の色の三原色を示す顔料を組み合わせるのが
よい。埋め込み樹脂をあらゆる全ての色で着色できるか
らである。
【００３４】なお、カーボンブラック等の導電性物質以
外の着色剤の配合量は、光の乱反射等を抑えたり、硬化
時の色むらが目立たないようにできるように、工程条件
に適合する望ましい色調条件を満足するよう、適宜調整
される。
【００３５】電子部品を埋め込む絶縁基板の厚みは、埋
め込む電子部品の厚みに近い程よい。特には、電子部品
の端子電極の表面から絶縁基板上に積層形成したビルド
アップ層の配線層までの距離は、１００μｍ以下（好ま
しくは５０μｍ以下、より好ましくは３０μｍ以下）に
なるように電子部品の高さと絶縁基板の厚みの関係を設
定するのがよい。電子部品と絶縁基板上に積層形成した
ビルドアップ層との距離を極力近づけることで、不要な
寄生容量（インダクタンス等）の発生を防止できるから
である。そのためには、コア基板の少なくとも一面に、
絶縁層及び配線層を交互に積層したビルドアップ層を形
成するとともに、開口部をコア基板及びビルドアップ層
の少なくとも一方を貫通するように形成した基板を用い
た多層配線基板とするのがよい。このような構造を有す
る多層配線基板に対して着色した埋め込み樹脂を用いる
ことにより、不要な寄生容量（インダクタンス等）の発
生を防止するのみならず、この埋め込み樹脂の上にビル
ドアップした絶縁層上に配線パターンを露光現像する際
に問題となる光の乱反射等を抑えたり、硬化時の色むら
が目立たないようにできる利点がある。
【００３６】コア基板の少なくとも一面に、絶縁層及び
配線層を交互に積層したビルドアップ層を形成するとと
もに、開口部をコア基板及びビルドアップ層を貫通する
ように形成した基板を用いた多層配線基板は、例えば以
下のように製造するとよい（図１１〜図２５）。
【００３７】
【発明の実施の形態】ここでは、図１１に示すいわゆる
「ＦＣ−ＰＧＡ」構造の配線基板を用いて以下に説明す
る。図１２に示すような、厚み０．４ｍｍの絶縁基板
（１００）に厚み１８μｍの銅箔（２００）を貼り付け
たＦＲ−５製両面銅張りコア基板を用意する。ここで用
いるコア基板の特性は、ＴＭＡによるＴｇ（ガラス転移
点）が１７５℃、基板面方向のＣＴＥ（熱膨張係数）が
１６ｐｐｍ／℃、基板面垂直方向のＣＴＥ（熱膨張係
数）が５０ｐｐｍ／℃、１ＭＨｚにおける誘電率εが
４．７、１ＭＨｚにおけるｔａｎδが０．０１８であ
る。
【００３８】コア基板上にフォトレジストフィルムを貼
り付けて露光現像を行い、直径６００μｍの開口部及び
所定の配線形状に対応する開口部（図示せず）を設け
る。フォトレジストフィルムの開口部に露出した銅箔を
亜硫酸ナトリウムと硫酸を含むエッチング液を用いてエ
ッチング除去する。フォトレジストフィルムを剥離除去
して、図１３に示すような露出部（３００）及び所定の
配線形状に対応する露出部（図示せず）が形成されたコ
ア基板を得る。
【００３９】市販のエッチング処理装置（メック社製
ＣＺ処理装置）によってエッチング処理を施して銅箔の
表面粗化をした後、エポキシ樹脂を主体とする厚み３５
μｍの絶縁フィルムをコア基板の両面に貼り付ける。そ
して、１７０℃×１．５時間の条件にてキュアして絶縁
層を形成する。このキュア後の絶縁層の特性は、ＴＭＡ
によるＴｇ（ガラス転移点）が１５５℃、ＤＭＡによる
Ｔｇ（ガラス転移点）が２０４℃、ＣＴＥ（熱膨張係
数）が６６ｐｐｍ／℃、１ＭＨｚにおける誘電率εが
３．７、１ＭＨｚにおけるｔａｎδが０．０３３、３０
０℃での重量減が−０．１％、吸水率が０．８％、吸湿
率が１％、ヤング率が３ＧＨｚ、引っ張り強度が６３Ｍ
Ｐａ、伸び率が４．６％である。
【００４０】図１４に示すように、炭酸ガスレーザを用
いて絶縁層（４００）に層間接続用のビアホール（５０
０）を形成する。ビアホールの形態は、表層部の直径は
１２０μｍ、底部の直径は６０μｍのすりばち状であ
る。更に炭酸ガスレーザの出力を上げて、絶縁層（４０
０）とコア基板を貫通するように直径３００μmのスル
ーホール（６００）を形成する。スルーホールの内壁面
はレーザ加工に特有のうねり（図示せず。）を有する。
そして、基板を塩化パラジウムを含む触媒活性化液に浸
漬した後、全面に無電解銅メッキを施す（図示せず）。
【００４１】次いで、基板の全面に厚み１８μｍの銅パ
ネルメッキ（７００）をかける。ここで、ビアホール
（５００）には、層間を電気的に接続するビアホール導
体（８００）が形成される。またスルーホール（６０
０）には、基板の表裏面を電気的に接続するスルーホー
ル導体（９００）が形成される。市販のエッチング処理
装置（メック社製 ＣＺ処理装置）によってエッチング
処理を施して銅メッキの表面粗化する。その後、同社の
防錆剤によって防錆処理（商標名：ＣＺ処理）を施して
疎水化面を形成して、疎水化処理を完了する。疎水化処
理を施した導体層表面の水に対する接触角２θを、接触
角測定器（商品名：ＣＡ−Ａ、協和科学製）により液適
法で測定したところ、接触角２θは１０１度であった。
【００４２】真空吸引装置の付いた台座の上に不繊紙を
設置し、上記基板を、台座の上に配置する。その上にス
ルーホール（６００）の位置に対応するように貫通孔を
有するステンレス製の穴埋めマスクを設置する。次い
で、銅フィラーを含むスルーホール充填用ペーストを載
せ、ローラー式スキージを加圧しながら穴埋め充填を行
う。
【００４３】図１５に示すように、スルーホール（６０
０）内に充填したスルーホール充填用ペースト（１００
０）を、１２０℃×２０分の条件下で仮キュアさせる。
次いで、図１６に示すように、ベルトサンダーを用いて
基板の表面を研磨（粗研磨）した後、バフ研磨（仕上げ
研磨）して平坦化し、１５０℃×５時間の条件下でキュ
アさせて、穴埋め工程を完了する。尚、この穴埋め工程
を完了した基板の一部は、穴埋め性の評価試験に用い
る。
【００４４】図１７に示すように、金型（図示せず）を
用いて□８ｍｍの貫通孔（開口部：１１０）を形成す
る。図１８に示すように、基板の一面にマスキングテー
プ（１２０）を貼り付ける。そして、図１９に示すよう
に、貫通孔（１１０）に露出したマスキングテープ上
に、積層チップコンデンサ（１３０）を、チップマウン
タを用いて８個配置する。この積層チップコンデンサ
は、積層体（１５０）からなり、電極（１４０）が積層
体から７０μｍ突き出している。
【００４５】図２０に示すように、積層チップコンデン
サ（１３０）を配置した貫通孔（１１０）の中に、本発
明の埋め込み樹脂（１６０）をディスペンサ（図示せ
ず）を用いて充填する。埋め込み樹脂を、１次加熱工程
を８０℃×３時間、２次加熱工程を１７０℃×６時間の
条件により脱泡および熱硬化する。
【００４６】図２１に示すように、硬化した埋め込み樹
脂（１６０）の表面を、ベルトサンダーを用いて粗研磨
した後、ラップ研磨にて仕上げ研磨する。研磨面には、
チップコンデンサ（１３０）の電極（１４０）の端面が
露出している。次いで、仮キュアした埋め込み樹脂（１
６０）を１５０℃×５時間の条件下で硬化させる。
【００４７】その後、膨潤液とＫＭｎＯ4溶液を用い
て、埋め込み樹脂（１６０）の研磨面を粗化する。粗化
面をＰｄ触媒活性化した後、無電解メッキ、電解メッキ
の順番で銅メッキを施す。図２２に示すように、埋め込
み樹脂の上に形成されたメッキ層（１７０）は、チップ
コンデンサ（１３０）の電極（１４０）の端面と電気的
に接続されている。メッキ面にレジストを形成し、所定
の配線パターンをパターニングする。不要な銅をＮａ2
Ｓ2Ｏ8／濃硫酸を用いてエッチング除去する。レジスト
を剥離して、図２３に示すように、配線の形成を完了す
る。市販のエッチング処理装置（メック社製 ＣＺ処理
装置）によってエッチング処理を施して配線の銅メッキ
の表面粗化する。
【００４８】その上に絶縁層となるフィルム（１９０）
をラミネートして熱硬化した後、炭酸ガスレーザーを照
射して層間接続用のビアホールを形成する。絶縁層の表
面を上記と同じ酸化剤を用いて粗化し、同様の手法で所
定の配線（２０１）を形成する。配線基板の最表面にソ
ルダーレジスト層となるドライフィルムをラミネートし
て、半導体素子の実装パターンを露光、現像して形成し
て、ソルダーレジスト層（２１０）の形成を完了する。
実装用のピン付けを行う裏面側についても同様の方法に
より、所定の配線（２３０）とソルダーレジスト層（２
４０）を形成して、図２４に示すように、ピン付け前の
多層プリント配線基板を得る。
【００４９】半導体素子を実装する端子電極（２０１）
には、Ｎｉメッキ、Ａｕメッキの順番でメッキを施す
（図示せず）。その上に低融点ハンダからなるハンダペ
ーストを印刷した後、ハンダリフロー炉を通して半導体
素子を実装するためのハンダバンプ（２２０）を形成す
る。
【００５０】一方、半導体素子実装面の反対側には、高
融点ハンダからなるハンダペーストを印刷した後、ハン
ダリフロー炉を通してピン付けするためのハンダバンプ
（２６０）を形成する。治具（図示せず）にピン（２５
０）をセットした上に基板を配置した状態で、ハンダリ
フロー炉を通してピン付けを行い（図示せず）、図２５
に示すように、半導体素子を実装する前のＦＣ−ＰＧＡ
型の多層プリント配線基板を得る。投影機を用いて埋め
込み樹脂（１６０）で埋め込んだ開口部（１１０）に対
応する領域に付けられたピン（２５０）の先端の所定位
置からの位置ずれ量を測定したところ、０．１ｍｍ以下
と良好な結果が得られた。
【００５１】半導体素子実装面上に半導体素子（２７
０）を実装可能な位置に配置して、低融点ハンダ（２２
０）のみが溶解する温度条件にてハンダリフロー炉を通
して、半導体素子を実装する。実装部にアンダーフィル
材（３００）をディスペンサーで充填した後、熱硬化し
て、図１１に示すような半導体素子（２７０）を実装し
たＦＣ−ＰＧＡ型の多層プリント配線基板を用いた半導
体装置を得る。
【００５２】次に、図１を例にして、本発明の異なる配
線基板を詳細に説明する。以下のような工程により製造
できる。図２に示すように、このコア基板（１）に金型
を用いて所定の大きさの貫通孔（開口部：２）を設け、
このコア基板の一面にバックテープ（３）を貼り付けた
後、バックテープを貼り付けた面を下側にして置く。
【００５３】図３に示すように、他方の面から開口部内
（２）のパックテープ（３）の粘着面上の所定の位置
に、チップコンデンサ（４）をチップマウンタを用いて
配置する。ここで用いるチップコンデンサとしては、埋
め込み樹脂の回り込みが良いように、コンデンサ本体か
ら突出した電極（５）を有するものを用いるのがよい。
図４に示すように、開口部（２）内に配置されたチップ
コンデンサ（４）と開口部内の隙間に本発明の埋め込み
樹脂（６）をディスペンサを用いて流し込む。
【００５４】埋め込み樹脂（６）を、１００℃×８０分
→１２０℃×６０分→１６０℃×１０分の条件により脱
泡および熱硬化する。硬化した埋め込み樹脂の表面を、
ベルトサンダーを用いて粗研磨した後、ラップ研磨にて
仕上げ研磨する。研磨後における埋め込み樹脂（６）の
表面（６０）を図５に示す。次いで、図６に示すよう
に、炭酸ガスレーザーを用いてビアホール（７）を穴あ
け加工して、チップコンデンサ（４）の電極（５）を露
出させる。
【００５５】その後、膨潤液とＫＭｎＯ4溶液を用い
て、埋め込み樹脂（６）の露出面（６１）を粗化する。
粗化面をＰｄ触媒活性化した後、無電解メッキ、電解メ
ッキの順番で銅メッキ（９）を施す。銅メッキ後の状態
を図７に示す。メッキ面の上にレジスト（図示せず）を
形成し、所定の配線パターンをパターニングする。不要
な銅をＮａ2Ｓ2Ｏ8／濃硫酸を用いてエッチング除去す
る。レジストを剥離して、配線（９０）の形成を完了す
る。配線形成後の状態を図８に示す。
【００５６】その上に絶縁層となるフィルム（１４，１
５）をラミネートして熱硬化した後、レーザーを照射し
て層間接続用のビアホールを形成する。絶縁層の表面を
同じ酸化剤を用いて粗化し、同様の手法で所定の配線パ
ターンを形成する。配線基板の最表面にソルダーレジス
ト層となるドライフィルムをラミネートして、半導体素
子の実装パターンを露光、現像して形成して、ソルダー
レジスト層（１２）を形成する。その状態を図９に示
す。半導体素子を実装する端子電極（１３）には、Ｎｉ
メッキ、Ａｕメッキの順番でメッキを施す。その後、ハ
ンダリフロー炉を通して半導体素子（１８）を実装す
る。基板実装を行う電極には、低融点ハンダを用いてハ
ンダボール（１７）を形成する。実装部にアンダーフィ
ル材（２１）をディスペンサーで充填した後、熱硬化し
て、図１に示すような、目的とする配線基板の作製を完
了する。
【００５７】
【実施例】以下に本発明の配線基板が奏する効果を、試
験片を用いた実施例により説明する。埋め込み樹脂は、
表１に示す組成になるように各成分を秤量、混合し、３
本ロールミルにて混練して作製する。ここで、表１中の
記載事項の詳細は以下のようである。
【００５８】
【表１】
【００５９】エポキシ樹脂 ・ 「ＨＰ−４０３２Ｄ」：高純度ナフタレン型エポキ
シ樹脂（大日本インキ製） ・ 「Ｅ―８０７」：ビスフェノールＦ型エポキシ樹脂
（油化シェル製） ・ 「ＹＬ−９８０」：ビスフェノールA型エポキシ樹
脂（油化シェル製） ・ 「Ｎ−７４０」：フェノールノボラック型エポキシ
樹脂（大日本インキ製）
【００６０】硬化剤 ・ 「ＱＨ−２００」：酸無水物系硬化剤（日本ゼオン
製） ・ 「Ｂ−５７０」：酸無水物系硬化剤（DIC製） ・ 「Ｂ−６５０」：酸無水物系硬化剤（DIC製） ・ 「ＹＨ−３０６」：酸無水物系硬化剤（油化シェル
エポキシ製） ・ 「ＹＨ−３００」：酸無水物系硬化剤（油化シェル
エポキシ製）
【００６１】促進剤（硬化促進剤） ・ 「２Ｐ４ＭＨＺ」：イミダゾール系硬化剤（四国化
成工業製）
【００６２】無機フィラー ・ 「ＴＳＳ−６」：シランカップリング処理済（龍森
製：粒度分布による最大粒子径２４μｍ）
【００６３】カーボンブラック ・ 「＃４３００」：東海カーボン社製
【００６４】「カーボン含有率」は、エポキシ樹脂＋硬
化剤＋無機フィラーの合計を１００質量％としたときの
値である。各添加量は表１に示す割合とした。「フィラ
ー含有率」は、エポキシ＋硬化剤＋フィラーの合計を１
００質量％としたときの含有量を６５質量％とした。促
進剤の含有量は、エポキシ＋硬化剤＋フィラーの合計を
１００質量％としたときの含有量を０．１質量％とし
た。エポキシ樹脂と硬化剤の混合割合は、官能基比で１
００／９５とした。各添加量は表１に示す割合の残部と
した。表１に示す各埋め込み樹脂組成物に対して以下の
評価を行った。
【００６５】信頼性評価 誘電率及び誘電損失を測定する評価サンプルは、以下の
ように作製する。まず、ハルセル試験用銅板にモールド
樹脂を幅６０ｍｍ×長さ９０ｍｍ×厚み１００μmの寸
法にスクリーン印刷法により印刷する。そして、１００
℃×８０分→１２０℃×６０分→１６０℃×１０分の３
段階の熱条件により脱泡および熱硬化する。この硬化物
の上に、直径２０mmの大きさに銀ペーストをスクリーン
印刷法により印刷塗布して、誘電率及びｔａｎδをイン
ピーダンス／ゲインフェーズアナライザー(HEWLETT PA
CKARD製 HP4194A)で測定する。
【００６６】体積抵抗の評価用サンプルは以下のように
作製する。まず、ハルセル試験用銅板にモールド樹脂を
幅６０ｍｍ×長さ９０ｍｍ×厚み１００μｍのサイズで
スクリーン印刷法により印刷する。そして、１００℃×
８０分＋１２０℃×６０分＋１６０℃×１０分の３段階
の熱条件により脱泡および熱硬化する。これをハイ・レ
ジスタンス・メーター(HEWLETT PACKARD製 HP4３３９
Ｂ)を使用して、体積抵抗を測定する。レジスティビテ
ィー・セルは直径２６mmの物を使用し、充電時間は２０
秒、出力電圧値は１００Ｖとする。
【００６７】露光現像時の歩留まり及び体積抵抗の評価
用サンプルは、以下のように作製する。まず、上記作製
した板状物の表面を膨潤液とＫＭｎＯ4溶液を用いて粗
化する。粗化面をＰｄ触媒活性化した後、無電解メッ
キ、電解メッキの順番で銅メッキを施す。メッキ面にレ
ジストを形成し、ライン幅／ラインスペースが４０μｍ
／２０μｍの櫛歯の配線パターンを露光現像する。不要
な銅をＮａ2Ｓ2Ｏ8／濃硫酸を用いてエッチング除去す
る。レジストを剥離して、配線の形成を完了する。この
際の合格率を「露光歩留」として評価する。
【００６８】これらの評価における合否判定基準は以下
のようにする。評価結果を表２に示す。 ・体積抵抗：１．０×１０14Ω・cm以上 ・誘電率：５．０以下 ・ｔａｎδ：０．０８以下 ・露光歩留：９５％以上
【００６９】
【表２】
【００７０】結果より、実施例である試料番号１〜６で
は、全ての評価項目において良好な結果が得られている
ことがわかる。一方、カーボンブラックの含有量が１．
４質量％を超える比較例の試料番号７〜９では、体積抵
抗の低下、誘電率の上昇、ｔａｎδの上昇及び露光歩留
まりの低下が見受けられた。
【００７１】
【発明の効果】本発明の配線基板は、電子部品を埋め込
むための埋め込み樹脂の誘電率を５以下にし、かつｔａ
ｎδを０．０８以下とすることで、高い体積抵抗、低い
ｔａｎδ、低い誘電率といった優れた誘電特性及び電気
的特性を得るのみならず、かつ配線パターンの露光時の
乱反射を防いで歩留まりの向上を図ることができる。用
いる埋め込み樹脂は、カーボンブラックの含有量を所定
の範囲に規定することで、上記の誘電特性を更に向上す
ることができる。また、体積抵抗も１．０×１０ 14Ω・
cmと、良好な絶縁性を得ることができる。
【図面の簡単な説明】
【図１】本発明の配線基板をＢＧＡ基板に適用した例を
示す説明図である。
【図２】本発明の配線基板の製造方法の一態様を示す説
明図である。
【図３】本発明の配線基板の製造方法の一態様を示す説
明図である。
【図４】本発明の配線基板の製造方法の一態様を示す説
明図である。
【図５】本発明の配線基板の製造方法の一態様を示す説
明図である。
【図６】本発明の配線基板の製造方法の一態様を示す説
明図である。
【図７】本発明の配線基板の製造方法の一態様を示す説
明図である。
【図８】本発明の配線基板の製造方法の一態様を示す説
明図である。
【図９】本発明の配線基板の製造方法の一態様を示す説
明図である。
【図１０】本発明の配線基板をＢＧＡ基板に適用した例
を示す説明図である。
【図１１】本発明の一態様であるＦＣ−ＰＧＡ型の多層
プリント配線基板を用いた半導体装置の説明図。
【図１２】厚み４００μｍの銅張りコア基板の概略図。
【図１３】厚み４００μｍの銅張りコア基板のパターニ
ング後の状態を示す説明図。
【図１４】コア基板の両面に絶縁層を形成した基板にビ
アホールとスルーホールを形成した状態を示す説明図。
【図１５】コア基板の両面に絶縁層を形成した基板にパ
ネルメッキをかけた後の状態を示す説明図。
【図１６】スルーホールを穴埋め充填した基板の説明
図。
【図１７】貫通孔を打ち抜き形成した基板を示す説明
図。
【図１８】貫通孔を打ち抜き形成した基板の一面にマス
キングテープを貼り付けた状態を示す説明図。
【図１９】貫通孔内に露出したマスキングテープ上に積
層チップコンデンサを配置した状態を示す説明図。
【図２０】貫通孔内に埋め込み樹脂を充填した状態を示
す説明図。
【図２１】基板面を研磨して平坦化した状態を示す説明
図。
【図２２】基板の研磨面にパネルメッキをかけた状態を
示す説明図。
【図２３】配線をパターニングした状態を示す説明図。
【図２４】基板上にビルドアップ層及びソルダーレジス
ト層を形成した状態を示す説明図。
【図２５】本発明の一態様であるＦＣ−ＰＧＡ型の多層
プリント配線基板の説明図。
【符号の説明】
１ コア基板 ２ 貫通孔（開口部） ３ バックテープ ４ 電子部品 ５ 電子部品の電極 ６ 埋め込み樹脂 ６０ 平坦化面 ６１ 粗化面
フロントページの続き (72)発明者 大林 和重 愛知県名古屋市瑞穂区高辻町14番18号 日 本特殊陶業株式会社内 (72)発明者 加島 壽人 愛知県名古屋市瑞穂区高辻町14番18号 日 本特殊陶業株式会社内 Ｆターム(参考） 5E314 AA25 AA32 AA43 AA45 FF21 GG26 5E346 AA60 CC09 CC32 DD22 FF13 GG15 HH06

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 誘電率が５以下、かつｔａｎδが０．０
    ８以下である埋め込み樹脂を用いて電子部品を埋め込ん
    だことを特徴とする配線基板。
  2. 【請求項２】 前記埋め込み樹脂がカーボンブラックを
    １．４質量％以下含有することを特徴とする請求項１に
    記載の配線基板。
  3. 【請求項３】 前記埋め込み樹脂の樹脂成分は少なくと
    も熱硬化性樹脂を含み、かつ少なくとも一種類以上の無
    機フィラーを含むことを特徴とする請求項１又は請求項
    ２に記載の配線基板。
  4. 【請求項４】 前記熱硬化性樹脂がビスフェノールエポ
    キシ樹脂、ナフタレン型エポキシ樹脂、フェノールノボ
    ラック型エポキシ樹脂及びクレゾールノボラック型エポ
    キシ樹脂から選ばれる少なくとも一種であることを特徴
    とする請求項３に記載の配線基板。
  5. 【請求項５】 前記埋め込み樹脂が、黒色、青色、緑
    色、赤色、橙色、黄色、紫色のいずれかを基調とする色
    により着色されていることを特徴とすることを特徴とす
    る請求項１乃至請求項４に記載の配線基板。
  6. 【請求項６】 コア基板の少なくとも一面に、絶縁層及
    び配線層を交互に積層したビルドアップ層を形成し、該
    コア基板及び該ビルドアップ層の少なくとも一方を貫通
    するように開口部を形成した基板を用いるとともに、該
    開口部内に配置した電子部品を、前記埋め込み樹脂を用
    いて埋め込んだことを特徴とする請求項１乃至請求項５
    のいずれかに記載の配線基板。
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Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002317121A (ja) * 2000-12-25 2002-10-31 Ngk Spark Plug Co Ltd 埋め込み樹脂
JP2007165680A (ja) * 2005-12-15 2007-06-28 Toppan Printing Co Ltd 積層用配線基板、多層配線基板およびそれらの製造方法、ならびに半導体装置
JP2007208197A (ja) * 2006-02-06 2007-08-16 Tohoku Univ チップ素子
JP2008112996A (ja) * 2006-10-27 2008-05-15 Samsung Electro-Mechanics Co Ltd 印刷回路基板の製造方法
JP2009188429A (ja) * 2003-11-14 2009-08-20 Hitachi Chem Co Ltd プリント配線板及びその製造方法
US7615277B2 (en) 2003-11-14 2009-11-10 Hitachi Chemical Company, Ltd. Formation method of metal layer on resin layer, printed wiring board, and production method thereof
JP2013229465A (ja) * 2012-04-26 2013-11-07 Shinko Electric Ind Co Ltd 配線基板及び配線基板の製造方法
JP2014127716A (ja) * 2012-12-26 2014-07-07 Samsung Electro-Mechanics Co Ltd コア基板及びその製造方法、並びに電子部品内蔵基板及びその製造方法
JP2017524245A (ja) * 2014-05-21 2017-08-24 クアルコム，インコーポレイテッド 埋込型パッケージ基板コンデンサ

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002319765A (ja) * 2000-12-27 2002-10-31 Ngk Spark Plug Co Ltd 埋め込み樹脂
US6770965B2 (en) * 2000-12-28 2004-08-03 Ngk Spark Plug Co., Ltd. Wiring substrate using embedding resin
JP4318417B2 (ja) * 2001-10-05 2009-08-26 ソニー株式会社 高周波モジュール基板装置
US8455994B2 (en) 2002-01-31 2013-06-04 Imbera Electronics Oy Electronic module with feed through conductor between wiring patterns
FI119215B (fi) 2002-01-31 2008-08-29 Imbera Electronics Oy Menetelmä komponentin upottamiseksi alustaan ja elektroniikkamoduuli
JP2004119601A (ja) * 2002-09-25 2004-04-15 Fujitsu Ltd 回路基板および電子機器
JP4489411B2 (ja) * 2003-01-23 2010-06-23 新光電気工業株式会社 電子部品実装構造の製造方法
TW556452B (en) * 2003-01-30 2003-10-01 Phoenix Prec Technology Corp Integrated storage plate with embedded passive components and method for fabricating electronic device with the plate
JP4298559B2 (ja) * 2004-03-29 2009-07-22 新光電気工業株式会社 電子部品実装構造及びその製造方法
JP3928665B2 (ja) * 2004-09-13 2007-06-13 株式会社村田製作所 チップ型電子部品内蔵型多層基板及びその製造方法
JP4383324B2 (ja) * 2004-11-10 2009-12-16 Ｎｅｃエレクトロニクス株式会社 半導体装置
JP4724547B2 (ja) * 2005-12-08 2011-07-13 新光電気工業株式会社 樹脂層表面の洗浄方法
US20070187818A1 (en) * 2006-02-15 2007-08-16 Texas Instruments Incorporated Package on package design a combination of laminate and tape substrate
CN101658079B (zh) 2007-04-18 2012-04-11 揖斐电株式会社 多层印刷线路板及其制造方法
TW200917446A (en) * 2007-10-01 2009-04-16 Phoenix Prec Technology Corp Packaging substrate structure having electronic component embedded therein and fabricating method thereof
KR20090130727A (ko) * 2008-06-16 2009-12-24 삼성전기주식회사 전자부품 내장형 인쇄회로기판 및 그 제조방법
KR101055471B1 (ko) * 2008-09-29 2011-08-08 삼성전기주식회사 전자소자 내장형 인쇄회로기판 및 그 제조방법
JP5339968B2 (ja) * 2009-03-04 2013-11-13 パナソニック株式会社 実装構造体及びモータ
JP2010238691A (ja) * 2009-03-30 2010-10-21 Fujitsu Ltd 中継部材およびプリント基板ユニット
US8299366B2 (en) * 2009-05-29 2012-10-30 Ibiden Co., Ltd. Wiring board and method for manufacturing the same
JP5885325B2 (ja) 2009-05-29 2016-03-15 日東電工株式会社 ダイシングテープ一体型半導体裏面用フィルム
CN101924055A (zh) * 2009-06-15 2010-12-22 日东电工株式会社 半导体背面用切割带集成膜
CN102348324B (zh) * 2010-07-23 2016-02-10 伊姆贝拉电子有限公司 布线图案之间具有馈通导体的电子模块
US9686854B2 (en) * 2012-09-25 2017-06-20 Denso Corporation Electronic device
JP6088893B2 (ja) * 2013-04-09 2017-03-01 ルネサスエレクトロニクス株式会社 半導体装置及び配線基板
JP2019067858A (ja) * 2017-09-29 2019-04-25 イビデン株式会社 プリント配線板及びその製造方法

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02312296A (ja) * 1989-05-26 1990-12-27 Japan Radio Co Ltd 高密度実装モジュールの製造方法
JPH05156129A (ja) * 1991-12-04 1993-06-22 Shin Kobe Electric Mach Co Ltd 積層板用樹脂組成物および積層板
JPH08259784A (ja) * 1994-03-14 1996-10-08 Nippon Zeon Co Ltd エポキシ基を有する環状オレフィン系樹脂組成物および該樹脂組成物を用いた絶縁材料
JPH1051150A (ja) * 1996-07-31 1998-02-20 Taiyo Yuden Co Ltd ハイブリッドモジュールとその製造方法
JP2000091753A (ja) * 1998-09-10 2000-03-31 Denso Corp プリント配線基板およびその製造方法
JP2000169675A (ja) * 1998-12-03 2000-06-20 Sumitomo Bakelite Co Ltd エポキシ樹脂組成物及び半導体装置
JP2000261124A (ja) * 1999-03-05 2000-09-22 Ngk Spark Plug Co Ltd 配線基板、コンデンサ内蔵コア基板、コア基板本体、コンデンサ、コア基板本体の製造方法、及び、コンデンサ内蔵コア基板の製造方法
JP2000273288A (ja) * 1999-03-29 2000-10-03 Citizen Watch Co Ltd 封止樹脂組成物

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5121190A (en) * 1990-03-14 1992-06-09 International Business Machines Corp. Solder interconnection structure on organic substrates
JPH04356998A (ja) 1991-06-01 1992-12-10 Ibiden Co Ltd マルチチップモジュール
US5589714A (en) * 1992-06-08 1996-12-31 The Dow Chemical Company Epoxy polymer filled with aluminum nitride-containing polymer and semiconductor devices encapsulated with a thermosetting resin containing aluminum nitride particles
US5627107A (en) * 1992-06-08 1997-05-06 The Dow Chemical Company Semiconductor devices encapsulated with aluminum nitride-filled resins and process for preparing same
US5828126A (en) * 1992-06-17 1998-10-27 Vlsi Technology, Inc. Chip on board package with top and bottom terminals
JPH06326472A (ja) 1993-05-14 1994-11-25 Toshiba Corp チップコンデンサ内蔵基板
JPH07263619A (ja) 1994-03-17 1995-10-13 Toshiba Corp 半導体装置
US5468999A (en) * 1994-05-26 1995-11-21 Motorola, Inc. Liquid encapsulated ball grid array semiconductor device with fine pitch wire bonding
SG48462A1 (en) * 1995-10-26 1998-04-17 Ibm Lead protective coating composition process and structure thereof
EP0774888B1 (en) * 1995-11-16 2003-03-19 Matsushita Electric Industrial Co., Ltd Printed wiring board and assembly of the same
JP3051700B2 (ja) 1997-07-28 2000-06-12 京セラ株式会社 素子内蔵多層配線基板の製造方法
JP3588230B2 (ja) 1997-07-31 2004-11-10 京セラ株式会社 配線基板の製造方法
JP3188856B2 (ja) 1997-08-09 2001-07-16 イビデン株式会社 多層プリント配線板の製造方法
JPH1174648A (ja) 1997-08-27 1999-03-16 Kyocera Corp 配線基板
JPH11126978A (ja) 1997-10-24 1999-05-11 Kyocera Corp 多層配線基板
JPH11307687A (ja) 1998-04-16 1999-11-05 Ibiden Co Ltd パッケージ基板
JP2000124352A (ja) 1998-10-21 2000-04-28 Hitachi Ltd 半導体集積回路装置およびその製造方法

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02312296A (ja) * 1989-05-26 1990-12-27 Japan Radio Co Ltd 高密度実装モジュールの製造方法
JPH05156129A (ja) * 1991-12-04 1993-06-22 Shin Kobe Electric Mach Co Ltd 積層板用樹脂組成物および積層板
JPH08259784A (ja) * 1994-03-14 1996-10-08 Nippon Zeon Co Ltd エポキシ基を有する環状オレフィン系樹脂組成物および該樹脂組成物を用いた絶縁材料
JPH1051150A (ja) * 1996-07-31 1998-02-20 Taiyo Yuden Co Ltd ハイブリッドモジュールとその製造方法
JP2000091753A (ja) * 1998-09-10 2000-03-31 Denso Corp プリント配線基板およびその製造方法
JP2000169675A (ja) * 1998-12-03 2000-06-20 Sumitomo Bakelite Co Ltd エポキシ樹脂組成物及び半導体装置
JP2000261124A (ja) * 1999-03-05 2000-09-22 Ngk Spark Plug Co Ltd 配線基板、コンデンサ内蔵コア基板、コア基板本体、コンデンサ、コア基板本体の製造方法、及び、コンデンサ内蔵コア基板の製造方法
JP2000273288A (ja) * 1999-03-29 2000-10-03 Citizen Watch Co Ltd 封止樹脂組成物

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002317121A (ja) * 2000-12-25 2002-10-31 Ngk Spark Plug Co Ltd 埋め込み樹脂
JP2009188429A (ja) * 2003-11-14 2009-08-20 Hitachi Chem Co Ltd プリント配線板及びその製造方法
US7615277B2 (en) 2003-11-14 2009-11-10 Hitachi Chemical Company, Ltd. Formation method of metal layer on resin layer, printed wiring board, and production method thereof
US7818877B2 (en) 2003-11-14 2010-10-26 Hitachi Chemical Company, Ltd. Formation method of metal layer on resin layer
US7964289B2 (en) 2003-11-14 2011-06-21 Hitachi Chemical Company, Ltd. Formation method of metal layer on resin layer, printed wiring board, and production method thereof
JP2007165680A (ja) * 2005-12-15 2007-06-28 Toppan Printing Co Ltd 積層用配線基板、多層配線基板およびそれらの製造方法、ならびに半導体装置
JP2007208197A (ja) * 2006-02-06 2007-08-16 Tohoku Univ チップ素子
JP2008112996A (ja) * 2006-10-27 2008-05-15 Samsung Electro-Mechanics Co Ltd 印刷回路基板の製造方法
JP2013229465A (ja) * 2012-04-26 2013-11-07 Shinko Electric Ind Co Ltd 配線基板及び配線基板の製造方法
US9773747B2 (en) 2012-04-26 2017-09-26 Shinko Electric Industries Co., Ltd. Wiring substrate and method for manufacturing wiring subtrate
JP2014127716A (ja) * 2012-12-26 2014-07-07 Samsung Electro-Mechanics Co Ltd コア基板及びその製造方法、並びに電子部品内蔵基板及びその製造方法
JP2017524245A (ja) * 2014-05-21 2017-08-24 クアルコム，インコーポレイテッド 埋込型パッケージ基板コンデンサ

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