JPH07263619A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【構成】 ベース基板に薄膜多層配線部を設け、その上
に半導体素子を搭載接続したマルチチップモジュール型
の半導体装置において、チップキャパシタをベース基板
に埋め込み、その上に薄膜多層配線部を形成し、このチ
ップキャパシタをベース基板もしくは薄膜多層配線部に
設けられた電源層と接地層の間に接続する。 【効果】 電源層および接地層からチップキャパシタま
での配線長を短くすることができる。従って配線のイン
ダクタンスを低減できるため、同時スイッチングノイズ
を効果的に減少することが可能となる。また半導体素子
等の搭載位置の直下にも、チップキャパシタを配置でき
るため、基板サイズを減少することが可能となる。また
チップキャパシタをベース基板に内蔵する形になるの
で、半導体装置としての厚さを減少することもできる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、薄膜多層配線部を有す
る多層基板を使用したマルチチップモジュール型の半導
体装置に関し、特にチップキャパシタを多層基板に内臓
した半導体装置に関する。

【０００２】

【従来の技術】近年，コンピュータや通信機器の高速化
にともない大規模集積回路（以後ＬＳＩと略称する）等
の半導体素子間の空間的な距離によって生じる遅延時間
が問題になってきており、個々のＬＳＩをパッケージン
グしプリント基板に実装する方法では十分な性能を発揮
できなくなっている。この問題を解決するための方法の
一つとして複数のＬＳＩをベアチップ状態で多層配線基
板に実装したマルチチップモジュール（以後ＭＣＭと略
称する）と呼ばれる半導体装置がある。ＭＣＭには用い
られる基板の種類によって、プリント基板に直接ベアチ
ップを実装するＭＣＭ−Ｌ、グリーンシートを積層して
同時焼成したセラミック基板を用いるＭＣＭ−Ｃ、薄膜
多層配線基板を用いるＭＣＭ−Ｄに分類できるが電気特
性、配線密度などの観点からＭＣＭ−Ｄが注目されてい
る。

【０００３】ＭＣＭ−Ｄの場合、薄膜配線を形成するた
めには土台となるベース基板が必要になり、ベース基板
としてはシリコンウエハ、アルミニウムなどの金属板、
アルミナ、窒化アルミニウムなどのセラミック基板が用
いられている。セラミック基板を用いた場合には、ベー
ス基板内部に配線を形成でき、しかもベース基板がパッ
ケージを兼ねることができるため実装密度が向上でき
る。このためこのタイプはＭＣＭ−Ｄ／Ｃと呼ばれ注目
されている。特にポリイミド等の低誘電率の樹脂を絶縁
層とした薄膜多層配線は高速性能に優れているので、高
速動作のＭＣＭではＭＣＭ−ＤとＭＣＭ−Ｄ／Ｃが主流
となってきている。

【０００４】一方、電子機器の動作速度の向上させるた
めに、ＬＳＩの入出力バッファは高速にスィッチングを
行う。このとき、過渡的に電源および接地（グランド）
を流れる電流により、電源および接地の電位に変動を生
じる。この電位変動は同時にスィッチングするバッファ
数が多い場合に問題となるため”同時スィッチングノイ
ズ（ＳＳＮ：Simultaneous Switching Noise）”、ある
いは過渡的に電源または接地を流れる電流によって発生
するため”ΔＩノイズ”とも呼ばれている。同時スイッ
チングノイズの大きさＶSSN は ＶSSN ＝ｎ×Ｌeff ×（ｄｉ／ｄｔ） で表される。ここで、ｎ：バッファ数、Ｌeff ：電源ま
たは接地の実効インダクタンス、ｄｉ／ｄｔ：電流変化
率である。

【０００５】プリント基板にパッケージ品を実装した通
常のモジュールに比較して、ＭＣＭではトータルの配線
容量が小さいので、電流駆動能力の小さいバッファを用
いてシステムを構築できる。従ってｄｉ／ｄｔの小さな
バッファを選択することができるため同時スィッチング
ノイズの影響が比較的小さい。しかしながら、ＭＣＭを
採用する用途としては、従来のボード実装技術では実現
困難な領域、例えばクロック周波数 100ＭＨｚ以上のも
のが対象となるため、同時スィッチングノイズへの対策
が必要となる。

【０００６】同時スイッチングノイズ対策として、デカ
ップリングキャパシタの設置、実効インダクタンスＬef
f の減少、同時にスイッチングするバッファ数ｎ及び電
流変化率ｄｉ／ｄｔの減少などが考えられるが、最も一
般的にかつ最初に用いられる方法はデカップリングキャ
パシタの設置である。デカップリングキャパシタを搭載
することにより、電源と接地との電位差の変動を押さえ
ることができるため、同時スイッチングノイズが減少し
たことと等価になる。

【０００７】ＭＣＭ−ＤまたはＭＣＭ−Ｄ／Ｃにおける
デカップリングキャパシタの搭載方法としては主に２つ
の方法が行われている。一つはセラミックのキャパシタ
をＭＣＭ基板の表面（薄膜多層配線部の表面）または裏
面（ベース基板の裏面）に表面実装する方法であり、他
の一つはＭＣＭ基板内部にデカップリングキャパシタを
形成する方法である。前者において基板表面に搭載した
場合は、デカップリングキャパシタの分だけ面積を専有
するため、デカップリングキャパシタを搭載すればする
ほど基板サイズが大きくなるという問題を生じる。ま
た、一般的にチップキャパシタはＬＳＩチップと比較し
て厚いためモジュール厚さが厚くなるという問題も生じ
る。

【０００８】チップキャパシタをＭＣＭ基板裏面（ベー
ス基板裏面）に設置する場合には、同じくＭＣＭ基板裏
面に配設される放熱フィン（高速動作するＭＣＭは発熱
も多大となるため放熱フィンが必須となる）を避けるた
めに、ＬＳＩ近傍には設置できない。そのためデカップ
リングキャパシタまでの電源または接地のインダクタン
スが大きくなり、同時スイッチングノイズ低減効果が減
少する。また、ＭＣＭ基板裏面へのチップキャパシタ実
装の工程が増加するとともに、チップキャパシタと放熱
フィンの接続材料に温度差をつける必要がある等工程が
煩雑となる。

【０００９】ＭＣＭ基板内部にデカップリングキャパシ
タを形成する例としては、セラミックベース基板製造の
際キャパシタを同時に形成する方法があるが、コストの
増加を招くうえ、誘電体及び電極の材料の制限により高
容量のデカップリングキャパシタを実現できず、個別に
製作したチップキャパシタを併用しなければならないと
いう問題があった。

【００１０】

【発明が解決しようとする課題】本発明はこのような問
題に鑑みてなされたもので、その目的とするところは、
安価なキャパシタを最も効率の良い態様で実装し、基板
サイズを増加させることなく同時スイッチングノイズを
低減できるＭＣＭ型の半導体装置を提供することにあ
る。

【００１１】

【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体装置では、少なくとも内部に内層導
体層を１層有するベース基板と、前記ベース基板の１主
面に設けられた凹部と、この凹部に収納されたチップキ
ャパシタと、このチップキャパシタを含めた前記ベース
基板の１主面上に、薄膜導体層と絶縁層とを交互に積層
して形成した薄膜多層配線部と、前記ベース基板の内部
もしくは前記薄膜多層配線部の内部に設けられた電源層
と、前記ベース基板の内部もしくは前記薄膜多層配線部
の内部に設けられた接地層と、前記接地層と前記チップ
キャパシタの第１の端子電極とを接続する配線と、前記
電源層と前記チップキャパシタの第２の端子電極とを接
続する配線と、前記薄膜多層配線部に接続される半導体
素子とを具備することを特徴としている。

【００１２】前記電源層と前記接地層はベース基板の内
部に設けられていてもよく、薄膜多層配線部の内部に設
けられていてもよい。あるいは一方がベース基板内部
に、他方が薄膜多層配線部内部に設けられていてもよ
い。

【００１３】またチップキャパシタは積層型のセラミッ
クチップキャパシタを使用し、薄膜多層配線部は銅を主
体とした導体層と、ポリイミドの絶縁層を交互に積層し
て形成している。

【００１４】

【作用】チップキャパシタをベース基板に埋め込む構造
としたため、その上に薄膜多層配線部を形成することが
できる。そしてこのチップキャパシタをベース基板もし
くは薄膜多層配線部に設けられた電源層と接地層の間に
接続しているので、電源層および接地層からチップキャ
パシタまでの配線長を短くすることができる。従って配
線のインダクタンスを低減できるため、同時スイッチン
グノイズを効果的に減少することが可能となる。

【００１５】また他の部品、例えばＬＳＩチップ等の搭
載位置の直下にも、チップキャパシタを配置できるた
め、ＭＣＭ基板のサイズを減少することが可能となる。
またチップキャパシタをベース基板に内蔵する形になる
ので、ＭＣＭとしての厚さを減少することもできる。

【００１６】チップキャパシタとして個別に製作された
積層型のセラミックチップキャパシタを使用するので、
小型で充分な容量が得られかつ安価である。また薄膜多
層配線部は誘電率の低いポリイミドを絶縁層とし、導体
抵抗の低い銅を導体層に用いているので配線容量を低く
することができ、同時スイッチングノイズを軽減するこ
とができる。

【００１７】

【実施例】以下、図面に基づいて本発明の実施例を詳細
に説明する。図１、図２は本発明の第１の実施例に係わ
るＭＣＭを示したもので、図１は一部断面図、図２は模
式的な平面図である。図２のＡ−Ａ線での断面図の内、
左３分の２を示したものが図１に相当する。図において
１はベース基板で、アルミナ（Ａｌ₂ Ｏ₃ ）や窒化アル
ミニウム（ＡｌＮ）を絶縁材料とする同時焼成のセラミ
ック多層基板を用いている。即ちベース基板１には内層
配線としてタングステン等を導体材料とする接地層２ａ
と電源層２ｂ、更に外部接続端子１７に接続する引出配
線２ｃが形成されており、ヴィアホール（層間導通路）
３を介してベース基板１の表面に導出されている。なお
層数はこれに限られるものではなく、複数の接地層、電
源層等が存在しても良い。

【００１８】またベース基板１の表面には凹部（キャビ
ティ）４が形成されており、そこにチップキャパシタ５
が収納されている。凹部４の底面にはチップキャパシタ
５の第１の端子電極７ａを接続するための端子パッド６
ａ、第２の端子電極７ｂを接続するための端子パッド６
ｂが形設されている。前記チップキャパシタ５の端子電
極７ａ、７ｂはろう材（図示せず）等により端子パッド
６ａ、６ｂに接続されている。ベース基板１の表面とチ
ップキャパシタ５の表面には段差があり、凹部４とチッ
プキャパシタ５との間にも空隔部があるので、薄膜多層
配線部の絶縁層と同等の樹脂で充填し表面を平坦化して
ある。

【００１９】この様に形成されたベース基板１の表面に
薄膜多層配線部１０が形成されている。即ちベース基板
１の表面に導出された前記ヴィアホール３の導出面には
Cuを主体とした薄膜第１導体層により電極パッド１１ａ
が形成され、薄膜多層配線部１０との接続部となる。こ
の上にポリイミド等の薄膜絶縁層１２ａを塗布し、さら
にその上に信号層となる第２薄膜導体層１１ｂ、第２薄
膜絶縁層１２ｂ、他の信号層となる第３薄膜導体層１１
ｃ、第３薄膜絶縁層１２ｃを順次積層し、最上層には半
導体素子１４を搭載接続するためのダイパッド１３ａ、
ボンディングパッド１３ｂを形成し、所望の導体層間を
ヴィアホール１６で接続することにより薄膜多層配線部
１０が形成されている。前記半導体素子１４は導電性樹
脂（図示せず）等で前記ダイパッド１３ａに搭載され、
ボンディングワイヤ１５でボンディングパッド１３ｂに
接続されている。なお前記薄膜多層配線部の層数は上記
に限られるものではないことはいうまでもない。

【００２０】上記構成のＭＣＭの各構成部分は次のよう
にして製造し得る。先ずベース基板１はアルミナ（Ａｌ
₂ Ｏ₃ ）や窒化アルミニウム（ＡｌＮ）を主材料とする
グリーンシートと称する未焼成シートを所定の寸法に切
断する。次にヴィアホール用開口部やその他開口部をパ
ンチングで開口し、ヴィアホールにはタングステンペー
スト等を充填する。次に導体パターンをタングステンペ
ースト等をスクリーン印刷することにより形成する。こ
の様に加工されたグリーンシートを所要の枚数積層し、
同時焼成することにより一体化された多層のベース基板
が得られる。

【００２１】図３は前記ベース基板１の構成を模式的に
示した断面図で、（ａ）は最上層のグリーンシート２１
ａに、チップキャパシタが収納される開口部２２と、ヴ
ィアホール２３ａが穿孔された状態を示している。この
ヴィアホール２３ａにはタングステンペーストが充填さ
れている。グリーンシート２１ａの厚さおよび開口部２
２の大きさは、焼成後にチップキャパシタのサイズより
も0.2 〜0.3 ｍｍ程度大きくなる様に設定しておく。

【００２２】図３（ｂ）はチップキャパシタが載置され
る層を示しており、グリーンシート２１ｂにはヴィアホ
ール２３ｂが穿孔されタングステンペーストが充填され
ている。チップキャパシタが接続される端子パッド２４
および引出配線２５がタングステンペーストのスクリー
ン印刷で形成されている。

【００２３】図３（ｃ）は接地層を示しており、グリー
ンシート２１ｃにはヴィアホール２３ｃが穿孔されてお
り、タングステンペーストが充填されている。更に面状
の接地層２６がヴィアホール２３ｃの周辺を避けて、同
じくタングステンペーストの印刷で形成されている。

【００２４】図３（ｄ）は最下層の電源層を示したもの
で、グリーンシート２１ｄに面状の導体層２７がタング
ステンペーストの印刷で形成されている。上記の４枚の
グリーンシートを図の順番で積層・加圧し、1500〜1600
℃の還元雰囲気炉で焼成することにより図４に断面図で
示す様なベース基板が完成する。これは図１におけるベ
ース基板１に相当する。なおチップキャパシタが接続さ
れる端子パッド２４にはろう付けのためにＮｉめっき等
を施しておく。

【００２５】次に凹部４に搭載するチップキャパシタ５
は、容量として1000pF〜10,000pF程度が必要で、個別の
小型チップキャパシタとしては、チタン酸バリウム等を
誘電体とする積層型セラミックチップキャパシタが好適
である。本実施例では1.0 ×0.5 ×0.5 ｍｍのサイズの
ものを使用した。セラミックチップキャパシタのベース
基板への取付方法は、後述する薄膜多層配線部の形成時
の処理温度に耐えられるものでなくてはならない。例え
ば絶縁層１２にポリイミドを用いた場合には、キュア温
度が４００℃に達するため銀ろう付け等が好適である。
通常セラミックチップキャパシタの外部電極はAg-Pd ペ
ーストが塗布され焼成されているが、更に銀ろう等をコ
ートしておき、ベース基板の凹部に載置し銀ろう等をリ
フローすることにより接続しうる。絶縁層１２がエポキ
シ系の場合には２００℃以下の低温でキュアするためハ
ンダによる接続も可能となる。

【００２６】またチップキャパシタ５を凹部４に搭載し
た直後には、ベース基板１の表面とチップキャパシタ５
の表面には段差があるので、このままでは次の薄膜工程
を行うことができない。そこで凹部４の空隔部を図５に
断面的に示すように、充填樹脂３１により埋め込み、ベ
ース基板１の表面を平坦化する必要がある。充填樹脂３
１としては薄膜多層配線部１０の絶縁層１２ａと同一の
もの、例えばポリイミドであってもよく、異なる樹脂で
あってもよい。吸湿性を有するポリイミドに代えて吸湿
性の少ない樹脂を用いれば、充填樹脂３１を形成した状
態で長期保存が可能となる。

【００２７】次に薄膜多層配線部の形成方法について説
明する。図１で説明した様に前記ベース基板の表面には
ヴィアホール３により導出された電源層および接地層の
コンタクト部が形成されている。このコンタクト部はセ
ラミックの焼き縮みにより寸法精度が不十分なので、薄
膜回路を接続するためには電極パッド１２ａを形成する
必要がある。そこで前記ベース基板１の表面を鏡面研磨
等の前処理を施し、前記凹部４に充填した充填樹脂３１
の表面の平坦化も併せて実施する。

【００２８】次に蒸着やスパッターによりバリメタル／
Cu／バリアメタルの第１導体層をベース基板全面に形成
する。フォトレジストをスピンコート、露光、現像し、
所定の必要パターン以外の部分をエッチング除去するこ
とにより電極パッド１２ａを形設する。なおバリアメタ
ルはCuとポリイミドの接着力向上と、Cuがポリイミド前
駆体であるワニスに侵されることを防止するために使用
されるもので、CrやTiが使用される。

【００２９】次に感光性ポリイミドをスピンコート等に
より塗布し、基板全面に平坦なポリイミド層を形成す
る。その後露光現像することによりヴィアホール１６用
の開口部を開け、キュアすることにより第１絶縁層１２
ａを形成する。

【００３０】その後同様な工程な工程を繰り返すことに
より、第２導体層１１ｂ、第２絶縁層１２ｂ、第３導体
層１１ｃ、第３絶縁層１２ｃ、ヴィアホール１６が形成
される。最上層にはダイパッド１３ａ、ボンディングパ
ッド１３ｂ等の半導体素子取付用の電極を形成する。半
導体素子１４は図示しない導電性ペースト等で前記ダイ
パッド１３ａに搭載され、ボンディングワイヤ１５を介
してボンディングパッド１３ｂに接続される。半導体素
子の取付はＴＡＢ（Tape Automated Bonding）方式であ
ってもよいことはいうまでもない。

【００３１】また上記実施例では凹部４の充填樹脂３１
よる充填を、電極パッド１２ａの形成前に予め行ってい
るが、第１絶縁層１２ａの形成と同時に行っても良い。
即ち電極パッド１２ａを形成後、充填樹脂３１を凹部４
に充填・仮キュアし、その上に第１絶縁層１２ａを形成
して平坦化処理をしてもよい。ただし電極パッド１２ａ
の形成時には、凹部４をマスキングする等の考慮が必要
である。

【００３２】またベース基板１の層構成は図６に示す様
に、チップキャパシタ取付用の端子パッド６ａ、６ｂを
接地層２ａと同一面に設け、層を１層減少させることも
できる。引出配線２ｃを接地層２ａに同居させるため、
接地層の設計上若干の制約が加わるが、ベース基板の低
価格化に効果がある。

【００３３】以上説明した様に本実施例では、チップキ
ャパシタ５をベース基板１に内蔵された接地層２ａと電
源層２ｂにほぼ直結させているので、配線のインダクタ
ンスが減少し、同時スイッチングノイズ減少に極めて大
きな効果を奏する。

【００３４】次に本発明の第２の実施例を図７を参照し
て説明する。図７は第２の実施例に係わるＭＣＭの一部
断面図である。本実施例のベース基板４１には接地層や
電源層は内蔵されておらず、薄膜多層配線部５１とベー
ス基板４１上に形設された外部接続端子５２とを接続す
る引出配線４３が１層と、チップキャパシタ４５を収納
する凹部４４が形設されている。凹部４４に収納された
チップキャパシタ４５は薄膜多層配線部５１中の接地層
５３ｂと電源層５３ｃと接続される構成となっており、
チップキャパシタ４５は絶縁性の接着剤４６、例えばポ
リイミド樹脂で凹部４４の底面に接着される。さらに凹
部４４の空隔部をポリイミド等の充填樹脂４７で充填し
た後、前記チップキャパシタ４５の端子電極４８ａ、４
８ｂとの接続用の穿孔をフォトエッチング等により行
う。その後第１の実施例と同様に薄膜多層配線部の形成
を行う。

【００３５】即ちベース基板４１の表面に前処理を施
し、蒸着やスパッタにてCuを主体とした第１導体層を形
成し、パターニングすることにより電極パッド５３ａ、
外部接続端子５２、端子電極４８と接続ヴィア６２を介
して接続する引き出し線５３ａ’等を形設する。次にポ
リイミドの第１絶縁層５４ａをスピンコート等により塗
布し、引き出し線５３ａ’への接続ヴィア５５、５６、
その他のヴィアホール５７のための開口をフォトエッチ
ング等により形成する。。

【００３６】さらに第２導体層（接地層）５３ｂを上記
と同様な方法で形成・パターニングし、同時に接続ヴィ
ア５５、５６、その他のヴィアホール５７を形成する。
これにより第２導体層５３ｂとチップキャパシタ４５の
第１の端子電極４８ａとの接続が接続ヴィア５５を介し
て形成される。

【００３７】その上にポリイミドの第２絶縁層５４ｂを
形成し、接続ヴィア５６に連接する接続ヴィア５６’と
その他のヴィアホール５７のための開口を行う。その上
に第３導体層（電源層）５３ｃを形成し、同時に接続ヴ
ィア５６’を形成することによりチップキャパシタ４５
の第２の端子電極４８ｂと第３導体層５３ｃとの接続が
形成される。

【００３８】以下第３絶縁層５４ｃ、第４導体層（信号
層）５３ｄ、第４絶縁層５４ｄ、第５導体層（信号層）
５３ｅ、第５絶縁層５４ｅを同様な方法で順次積層し、
最上層にダイパッド５８、ボンディングパッド５９等を
形設する。ダイパッド５８には半導体素子６０が搭載さ
れ、ボンディングワイヤ６１を介してボンディングパッ
ド５９に接続されている。

【００３９】この様な構成をとると、チップキャパシタ
４５は接地層５３ｂと電源層５３ｃに短距離で接続され
るので、配線のインダクタンスが減少し同時スイッチン
グノイズの減少が可能になる。更にベース基板４１には
電源層、接地層を内蔵しないので、パッケージ強度を損
なわない程度にベース基板４１を薄型化することが可能
になり、小型ＭＣＭの場合はＭＣＭ全体として薄型化で
きる。なお接地層（５３ｂ）、電源層（５３ｃ）、信号
層（５３ｄ、５３ｅ）の配設順序は上記実施例に限られ
るものではなく、順序を入れ換えてもよい。

【００４０】以上本発明の実施例を説明したが、本発明
は上記実施例に限られるものではなく、種々の変形が可
能である。例えば電源層をベース基板に内蔵し、接地層
を薄膜多層配線部に内蔵して、チップキャパシタをこの
電源層、接地層に接続するようにしてもよい。要はベー
ス基板の凹部に収納されたチップキャパシタを直近に配
置された接地層、電源層に接続すればよいのである。ま
たベース基板はセラミックに代えてガラスエポキシ等の
樹脂基板を用いてもよい。

【００４１】

【発明の効果】チップキャパシタをベース基板に埋め込
み、その上に薄膜多層配線部を形成し、このチップキャ
パシタをベース基板もしくは薄膜多層配線部に設けられ
た電源層と接地層の間に接続しているので、電源層およ
び接地層からチップキャパシタまでの配線長を短くする
ことができる。従って配線のインダクタンスを低減でき
るため、同時スイッチングノイズを効果的に減少するこ
とが可能となる。

【００４２】また半導体素子等の搭載位置の直下にも、
チップキャパシタを配置できるため、ＭＣＭ基板のサイ
ズを減少することが可能となる。またチップキャパシタ
をベース基板に内蔵する形になるので、ＭＣＭとしての
厚さを減少することもできる。 チップキャパシタとし
て個別に製作された積層型セラミックチップキャパシタ
を使用するので、小型で充分な容量が得られかつ安価で
ある。

【００４３】ポリイミドを絶縁層、Cuを導体層とした薄
膜多層配線部を使用すれば、配線容量が小さくなるの
で、同時スイッチングノイズの影響をさらに低減するこ
とができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例に係わる半導体装置の一
部断面図。

【図２】本発明の第１の実施例に係わる半導体装置の平
面図。

【図３】本発明の第１の実施例に係わるベース基板の積
層前の構成を示す断面図。

【図４】本発明の第１の実施例に係わるベース基板の積
層後の状態を示す断面図。

【図５】本発明の第１の実施例に係わるベース基板にチ
ップキャパシタを取付け、充填樹脂で充填した状態を示
す断面図。

【図６】本発明の第１の実施例に係わるベース基板の変
形例を示す断面図。

【図７】本発明の第２の実施例に係わる半導体装置の一
部断面図。

【符号の説明】

１ … ベース基板 ２ａ … 接地層 ２ｂ … 電源層 ２ｃ … 引出配線 ３ … ヴィアホール ４ … 凹部（キャビティ） ５ … チップキャパシタ ６ａ、６ｂ … 端子パッド ７ａ、７ｂ … 端子電極 １０ … 薄膜多層配線部 １１ａ … 電極パッド（第１導体層） １１ｂ … 第２導体層 １１ｃ … 第３導体層 １２ａ … 第１絶縁層 １２ｂ … 第２絶縁層 １２ｃ … 第３絶縁層 １３ａ … ダイパッド １３ｂ … ボンディングパッド １４ … 半導体素子 １５ … ボンディングワイヤ １６ … ヴィアホール １７ … 外部接続端子

Claims (5)

【特許請求の範囲】
1. 【請求項１】 少なくとも内部に内層導体層を１層有す
   るベース基板と、 前記ベース基板の１主面に設けられた凹部と、 この凹部に収納されたチップキャパシタと、 このチップキャパシタを含めた前記ベース基板の１主面
   上に、薄膜導体層と絶縁層とを交互に積層して形成した
   薄膜多層配線部と、 前記ベース基板の内部もしくは前記薄膜多層配線部の内
   部に設けられた電源層と、 前記ベース基板の内部もしくは前記薄膜多層配線部の内
   部に設けられた接地層と、 前記接地層と前記チップキャパシタの第１の端子電極と
   を接続する配線と、 前記電源層と前記チップキャパシタの第２の端子電極と
   を接続する配線と、 前記薄膜多層配線部に接続される半導体素子とを具備す
   ることを特徴とする半導体装置。
2. 【請求項２】 前記電源層と前記接地層が前記ベース基
   板の内部に設けられていることを特徴とする請求項１記
   載の半導体装置。
3. 【請求項３】 前記電源層と前記接地層が前記薄膜多層
   配線部の内部に設けられていることを特徴とする請求項
   １記載の半導体装置。
4. 【請求項４】 前記チップキャパシタが積層型セラミッ
   クチップキャパシタであることを特徴とする請求項１記
   載の半導体装置。
5. 【請求項５】 前記薄膜多層配線部の薄膜導体層が銅を
   主体とした導体で形成されており、絶縁層がポリイミド
   で形成されていることを特徴とする請求項１記載の半導
   体装置。