JP2004119601A - 回路基板および電子機器 - Google Patents
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Abstract
【課題】第一の面に回路素子が搭載された第一の基板とその第一の基板が搭載された第二の基板とを有する回路基板、およびその回路基板が搭載されその回路基板上に構築された電子回路により動作する電子機器に関し、十分なレベルまでノイズを低減させる。
【解決手段】回路素子２２１が搭載された第一の基板２２２の前記第一の面２２２ａに対向する第二の面２２２ｂの領域と、第一の基板２２２の第二の面２２２ｂに相対する第二の基板２１の面２１ａとの間に挟まれて配備され、第一の基板２２２の第二の面２２２ｂの電源端子２２２１Ｖと第二の基板２１の面２１ａの電源端子２１１Ｖ間、または／および、第一の基板２２２の第二の面２２２ｂのグラウンド端子２２２１Ｇと第二の基板２１の面２１ａのグラウンド端子２１１Ｇ間に接続されたノイズ低減素子２２４を備える。
【選択図】 図５
【解決手段】回路素子２２１が搭載された第一の基板２２２の前記第一の面２２２ａに対向する第二の面２２２ｂの領域と、第一の基板２２２の第二の面２２２ｂに相対する第二の基板２１の面２１ａとの間に挟まれて配備され、第一の基板２２２の第二の面２２２ｂの電源端子２２２１Ｖと第二の基板２１の面２１ａの電源端子２１１Ｖ間、または／および、第一の基板２２２の第二の面２２２ｂのグラウンド端子２２２１Ｇと第二の基板２１の面２１ａのグラウンド端子２１１Ｇ間に接続されたノイズ低減素子２２４を備える。
【選択図】 図５
Description
【０００１】
【発明の属する技術分野】
本発明は、第一の面に回路素子が搭載された第一の基板とその第一の基板が搭載された第二の基板とを有する回路基板、およびその回路基板が搭載されその回路基板上に構築された電子回路により動作する電子機器に関する。
【０００２】
【従来の技術】
マザーボードやドーターボード等のボードに搭載される半導体チップの近傍には、電源とグラウンドとの間のノイズを低減するためのノイズ低減素子が設けられる。
【０００３】
図１は、マーザーボードに半導体チップを搭載する従来の一例を模式的に示す図である。
【０００４】
図１に示す従来例では、半導体チップ６０を、マザーボード７０の表面７０ａに直に実装するのではなく、まず、マザーボード７０とは別に基板８０を用意し、その別に用意した基板８０の表面８０ａに、半導体チップ６０を実装するとともに実装された半導体チップ６０の周囲にノイズ低減素子９０を配備する。この基板８０の裏面８０ｂには、図示省略したが、多数のパッドが形成されている。また、この裏面８０ｂの、これら各パッドが形成された位置には、半田ボール８１がそれぞれ設けられている。一方、図１に、その一部を示すマザーボード７０の表面７０ａにも多数のパッド７１が形成されている。また、図１に示すマザーボード７０の表面７０ａには、互いに隣り合うパッド７１の間に半田レジスト７２が示されている。
【０００５】
この図１では、後述の説明で用いる図２とともに、半田ボール８１やマザーボード表面のパッド７１をわかりやすく示すため、図示する半田ボール８１やそのパッド７１の数を減らし、一つずつを大きく図示している。また、基板８０上の半導体チップ６０はパッケージされているものであるが、この図１や後述の説明で用いる図２では、パッケージ部材を取り除いて、基板８０の表面８０ａを剥き出しにして示している。
【０００６】
半導体チップ６０が実装された基板８０とマザーボード７０は、半田ボール８１に熱を加えることによって、互いのパッドが半田付けされ、この半田付けにより電気的に接続される。この図１には、このような半田付けを行う前の状態が示されている。
【０００７】
ところで、ノイズ低減素子によるノイズ低減率を高めるには、ノイズ低減素子を半導体チップのできるだけ近くに配備させるか、あるいは、ノイズ低減素子をできるだけ多く配備させればよい。
【０００８】
ここで、ノイズ低減素子をボードに配備させるにあたり、多数のノイズ低減素子を配備させようとすると、コストアップやボードの大型化を招き好ましくなく、少数のノイズ低減素子でノイズ低減率をさらに上げることが試みられている。例えば、図２に示すようにして、ノイズ低減素子を半導体チップのより近傍に配備させる例がある。
【０００９】
図２は、マーザーボードに半導体チップを搭載する従来の他の一例を模式的に示す図である。
【００１０】
この図２に示す従来例の、図１に示す従来例と異なる点は、ノイズ低減素子９０が、半導体チップ６０が実装された基板８０の、表面８０ａではなく裏面８０ｂに配備されている点にある。このような、ノイズ低減素子９０を基板８０の裏面８０ｂに配備させる技術は、特許文献１にも記載されている。
【００１１】
図２に示すノイズ低減素子９０は、基板裏面８０ｂの、表面８０ａに半導体チップ６０が実装された領域Ｓに配備されている。半導体チップ６０の裏面には、数千個の接続端子が僅かな間隔で配列されており、このような半導体チップ６０を基板８０に実装するにあたっては、半導体チップ裏面の接続端子と基板表面８０ａを電気的に接続させる。ここで、図２に示す従来例の場合、ノイズ低減素子９０は、半導体チップ６０の接続端子の直下に位置しており、図１に示す例よりも半導体チップ６０の近傍に配備されている。このため、図２に示すノイズ低減素子９０によるノイズ低減率は高いものとなる。
【００１２】
【特許文献１】
特開２００１−１４４２４６号公報 （第３−４頁、第１−２図）
【００１３】
【発明が解決しようとする課題】
しかしながら、半導体チップの動作速度が向上してくると、ノイズ低減素子の数を増やさずにノイズをさらに低減させることが要求される。
【００１４】
ところで、基板表面８０ａに実装された半導体チップ６０には、マザーボード７０を介して電力が供給される。すなわち、マザーボード７０→半田ボール８１→基板８０→半導体チップ６０の経路で電力が供給される。基板裏面８０ｂに形成された多数のパッドの中には、実装された半導体チップの、電源端子に接続された電源パッドや、グラウンド端子に接続されたグラウンドパッドが含まれている。ここで、この電源パッドと半導体チップ６０とが離れていたり、あるいはグラウンドパッドと半導体チップ６０とが離れていると、半導体チップ６０へ電力を供給するまでに大きなノイズが生じてしまう。図２に示す従来例の場合、半導体チップへの電源供給経路が長くなっており、図１に示す例よりも半導体チップ６０の近傍にノイズ低減素子９０を配備させることで、ノイズ低減素子９０によるノイズ低減率を高めても、このことだけでは、十分なレベルまでノイズを低減させることができないおそれがある。
【００１５】
本発明は、上記事情に鑑み、十分なレベルまでノイズを低減させた、回路基板および電子機器を提供することを目的とする。
【００１６】
【課題を解決するための手段】
上記目的を達成する本発明のうちの回路基板は、第一の面に回路素子が搭載された第一の基板、
上記第一の基板が搭載された第二の基板、および
上記回路素子が搭載された上記第一の基板の上記第一の面に対向する第二の面の領域と、上記第一の基板の第二の面に相対する上記第二の基板の面との間に挟まれて配備され、上記第一の基板の第二の面の電源端子と上記第二の基板の面の電源端子間、または／および、上記第一の基板の第二の面のグラウンド端子と上記第二の基板の面のグラウンド端子間に接続されたノイズ低減素子を備えたことを特徴とする。
【００１７】
本発明の回路基板によれば、上記ノイズ低減素子は、図２に示す従来例と同じく、上記第一の基板の上記第一の面に対向する第二の面の領域と、上記第一の基板の第二の面に相対する上記第二の基板の面との間に挟まれて配備されたものであるため、上記回路素子の近傍に配備されており、上記ノイズ低減素子によるノイズ低減率は高いものとなる。さらに、本発明の回路基板においては、上記ノイズ低減素子の端子は、上記回路素子への電力の供給経路の一部を担っており、上記ノイズ低減素子は上記回路素子の真下に位置するものであるため、上記回路素子への電源供給経路を短くすることができ、上記回路素子へ電力を供給するまでに大きなノイズが発生することを防止する。すなわち、本発明の回路基板は、上記ノイズ低減素子によるノイズ低減率を高いものとした上で、さらに、大きなノイズの発生を防止するものであるため、十分なレベルまでノイズを低減させることができる。
【００１８】
ここで、上記ノイズ低減素子は、チップコンデンサであってもよい。
【００１９】
また、本発明の回路基板において、上記第一の基板の第二の面の信号端子と上記第二の基板の面の信号端子とが、ボール・グリット・アレイ方式で接続されてなるものであることが好ましい。
【００２０】
ボール・グリット・アレイ方式を採用することで、上記第一の基板と上記第二の基板それぞれの信号端子の配列ピッチを狭くすることができ、電子部品の実装を高密度化することができる。
【００２１】
上記目的を達成する本発明のうちの電子機器は、回路基板が搭載されその回路基板上に構築された電子回路により動作する電子機器において、上記回路基板を、本発明のうちの回路基板と同様な構成にしたことを特徴とする。
【００２２】
そのため、本発明の電子機器も、十分なレベルまでノイズを低減させることができる。
【００２３】
【発明の実施の形態】
以下、本発明の電子機器の実施形態としてパーソナルコンピュータを例にあげて説明する。
【００２４】
図３は、本発明の電子機器の一実施形態であるパーソナルコンピュータの外観図である。
【００２５】
図３に示すパーソナルコンピュータ（ＰＣ）１０は、ＣＰＵ（中央処理装置）、ＲＡＭ（ランダムアクセスメモリ）、ハードディスク等が内蔵された本体部１１、本体部１１からの指示により表示画面１２ａ上に画像や文字列を表示する表示部１２、ＰＣ１０に利用者の指示を入力するためのキーボード１３、表示画面１２ａ上の任意の位置を指定することにより、その指定時にその位置に表示されていたアイコン等に応じた指示を入力するマウス１４を備えており、本発明における電子機器に対応する。
【００２６】
この本体部１１は、外観上、フレキシブルディスク（ＦＤ）、ＣＤ−ＲＯＭが装填されるＦＤ装填口１１ａ、ＣＤ−ＲＯＭ装填口１１ｂを有しており、それらの奥には、それらの装填口１１ａ、１１ｂから装填されたフレキシブルディスク（ＦＤ）やＣＤ−ＲＯＭをドライブしてアクセスするＦＤドライブやＣＤ−ＲＯＭドライブも内蔵されている。
【００２７】
また、この本体部１１の内部には、マザーボード２１が配備されている。本体部１１に内蔵されたＣＰＵは、半導体チップを搭載したパッケージであり、このパッケージは、マザーボード２１に実装されている。また、この本体部１１に内蔵されたＲＡＭは、マザーボード２１に設けられたコネクタによって、マザーボード２１に装着されている。マザーボード２１には、図示省略したが、さらに、ＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）型の半導体パッケージ、トランジスタ、抵抗素子、水晶発振器等の各種の電子部品が実装されている。
【００２８】
図４は、図１に示すＰＣの本体部内部に配備されたマザーボードにＣＰＵのパッケージが実装されている様子を模式的に示す図である。
【００２９】
図４には、ＣＰＵパッケージ２２と、マザーボード２１の、そのＣＰＵパッケージ２２を実装した部分が示されている。このＣＰＵパッケージ２２と、マザーボード２１を併せたものが、本発明の回路基板の一実施形態に相当する。また、ＣＰＵパッケージ２２は本発明における回路素子に対応し、マザーボード２１は本発明における第二の基板に対応する。
【００３０】
図４に示すＣＰＵパッケージ２２は、半導体チップ２２１と基板２２２と、多数の半田ボール２２３と、複数のチップコンデンサ２２４を有する。このようなＣＰＵパッケージ２２は、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）パッケージであり、マザーボード２１の表面２１ａに実装されている。この図４では、半導体チップ２２１を図示するため、パッケージ部材を取り除いた状態のＣＰＵパッケージ２２を示している。また、半田ボール２２３をわかりやすく示すため、図示する半田ボール２２３の数を減らし、半田ボール２２３を一つずつ大きく図示している。図４に示す半導体チップ２２１は、ＣＰＵとしての機能を担うものであって、モールドされていない裸の状態で、基板２２２の表面２２２ａに実装されている。図示省略したが、この半導体チップ２２１の裏面には、４０００個以上の接続端子が１５０μｍピッチで配列されている。
【００３１】
図４に示す基板２２２は、多層構造であり、複数の配線パターンが何層にも形成され、異なる層の配線パターンはビアによって互いに電気的に接続されている。また、図示省略したが、この基板２２２の表面２２２ａおよび裏面２２２ｂそれぞれには、多数のパッドが形成されており、各パッドには、配線パターンやビアが接続されている。図４に示す半導体チップ２２１の裏面に配列された４０００個以上の接続端子は、基板の表面２２２ａのパッドに電気的に接続されている。図４に示す基板２２２は、本発明における第一の基板に対応する。
【００３２】
図４に示すＣＰＵパッケージ２２が有する多数の半田ボール２２３それぞれは、基板２２２の裏面２２２ｂの、各パッドが形成された位置に設けられている。また、ＣＰＵパッケージ２２が有する複数のチップコンデンサ２２４は、基板の裏面２２２ｂの、表面２２２ａに半導体チップ２２１が実装された領域Ｓに設けられている。したがって、２つのチップコンデンサ２２４は、半導体チップ２２１の近傍に配備されており、ノイズ低減率は高いものとなる。これらのチップコンデンサ２２４は本発明におけるノイズ低減素子に対応する。この図４では、この領域Ｓに２つのチップコンデンサ２２４が示されており、この領域から外れた領域に各半田ボール２２３が示されている。領域Ｓに示された２つのチップコンデンサ２２４と、領域Ｓのすぐ左側に示された半田ボール２２３と、領域Ｓのすぐ右側に示された半田ボール２２３が、１点鎖線で囲まれている。
【００３３】
また、図４に示すマザーボード２１の表面２１ａには、多数のパッド２１１が形成されているとともに、互いに隣り合うパッド２１１の間には半田レジスト２１２が設けられている。この図４では、これらのパッド２１１をわかりやすく示すため、図示するパッド２１１の数を減らし、これらのパッド２１１それぞれを大きく図示している。また、このマザーボード２１も、基板２２２と同じく、多層構造であり、複数の配線パターンが何層にも形成され、ビアによって異なる層の配線パターンが互いに電気的に接続されている。複数の配線パターンには、不図示の電源に接続される電源ラインや、グラウンドレベルに接続されるグラウンドラインが含まれている。
【００３４】
ＣＰＵパッケージ２２とマザーボード２１は、ＣＰＵパッケージ２２に備えられた半田ボール２２３に熱を加え、基板の裏面２２２ｂに形成されたパッドと、マザーボードの表面２１ａに形成されたパッド２１１を半田付けすることにより電気的に接続される。この図４には、半田付けされた状態の、ＣＰＵパッケージ２２とマザーボード２１が示されている。
【００３５】
続いて図５を用いて、マザーボード２１とＣＰＵパッケージ２２の電気的な接続について説明する。
【００３６】
図５は、図４に示す１点鎖線で囲まれた部分を拡大して示す模式図である。
【００３７】
この図５には、図４において、領域Ｓに示された２つのチップコンデンサ２２４が示されており、これらのチップコンデンサ２２４それぞれは、図の左側に電源端子２２４１を備えているとともに図の右側にグラウンド端子２２４２を備えている。また、図５には、図４において、領域Ｓの左側に示された半田ボール２２３と、領域Ｓの右側に示された半田ボール２２３が示されている。さらに、図５には、マザーボードの表面２１ａに形成されたパッド２１１や、基板の裏面２２２ｂに形成されたパッド２２２１も示されている。この図５でも、これらのパッド２１１，２２２１をわかりやすく示すため、図示するそれぞれのパッド２１１，２２２１の数を減らし、これらのパッド２１１，２２２１それぞれを一つずつ大きく図示している。なお、マザーボードの表面２１ａの各パッド２１１間や、基板の裏面２２２ｂの各パッド２２２１間には、半田レジストが設けられており、図５では、この半田レジストをハッチングによって表している。またさらに、図５では、マザーボード２１および基板２２２それぞれの断面構造の一部を模式的に示している。すなわち、この図５には、マザーボード２１の断面構造の一部として、マザーボード２１の、電源ライン２１３Ｖやグラウンドライン２１３Ｇが示されているとともに、これら各ライン２１３Ｖ，２１３Ｇに接続されたビア２１４Ｖ，２１４Ｇも示されている。また、基板２２２の断面構造の一部として、基板の裏面２２２ｂに形成されたパッド２２２１と半導体チップの電源端子（不図示）とを電気的に接続するビア２２２２Ｖの、パッド２２２１に接続している部分や、基板裏面２２２ｂのパッド２２２１と半導体チップのグラウンド端子（不図示）とを電気的に接続するビア２２２２Ｇの、パッド２２２１に接続している部分が示されている。図５に示す各ビア２１４Ｖ，２１４Ｇ，２２２２Ｖ，２２２２Ｇは、図５の上下方向に垂直に伸びるものである。
【００３８】
ここで、図５に示す、基板のパッド２２２１のうち、一端が半導体チップの電源端子（不図示）に接続されたビア２２２２Ｖの他端が接続されているパッドを電源パッド２２２１Ｖと称し、一端が半導体チップのグラウンド端子（不図示）に接続されたビア２２２２Ｇの他端が接続されているパッドをグラウンドパッド２２２１Ｇと称することにする。基板２２２の電源パッド２２２１Ｖは本発明における第一の基板の電源端子に対応し、基板２２２のグラウンドパッド２２２２Ｇは本発明における第一の基板のグラウンド端子に対応する。図示省略したが、この電源パッド２２２１Ｖの真上には半導体チップの電源端子が配備されており、グラウンドパッド２２２１Ｇの真上には半導体チップのグラウンド端子が配備されている。したがって、この電源パッド２２２１Ｖと半導体チップの電源端子とは、ビア２２２２Ｖによって最短距離で接続されており、このグラウンドパッド２２２１Ｇと半導体チップのグラウンド端子とは、ビア２２２２Ｇによって最短距離で接続されている。また、電源パッド２２２１Ｖやグラウンドパッド２２２１Ｇは、領域Ｓ内に設けられており、電源パッド２２２１Ｖには、チップコンデンサ２２４の電源端子２２４１が半田３１で半田付けされているとともに、グラウンドパッド２２２１Ｇには、チップコンデンサ２２４のグラウンド端子２２４２が半田３２で半田付けされている。さらに、図５に示す半田ボール２２３が設けられた、基板のパッド２２２１を信号パッド２２２１Ｓと称することにする。図５に示す基板２２２の信号パッド２２２１Ｓは本発明における第一の基板の信号端子に対応する。
【００３９】
また、図５に示す、マザーボードのパッド２１１のうち、ビア２１４Ｖを介して電源ライン２１３Ｖに接続されているパッドを電源パッド２１１Ｖと称し、ビア２１４Ｇを介して電源ライン２１３Ｇに接続されているパッドをグラウンドパッド２１１Ｇと称することにする。マザーボード２１の電源パッド２１１Ｖは本発明における第二の基板の電源端子に対応し、マザーボード２１のグラウンドパッド２１１Ｇは本発明における第二の基板のグラウンド端子に対応する。マザーボードの電源パッド２１１Ｖは、基板の電源パッド２２２１Ｖに対向する位置に設けられており、マザーボードのグラウンドパッド２１１Ｇは、基板のグラウンドパッド２２２１Ｇに対向する位置に設けられている。さらに、基板の信号パッド２２２１Ｓに対向する位置に設けられた、マザーボードのパッド２１１を信号パッド２１１Ｓと称することにする。マザーボード２１の信号パッド２１１Ｓは本発明における第二の基板の信号端子に対応する。このマザーボードの信号パッド２１１Ｓと基板の信号パッド２２２１Ｓは、半田ボール２２３が加熱されたことにより半田付けされている。
【００４０】
領域Ｓに配備されたチップコンデンサ２２４それぞれの、基板の電源パッド２２２１Ｖに半田付けされた電源端子２２４１は、マザーボードの電源パッド２１１Ｖに半田３３で半田付けされている。一方、領域Ｓに配備されたチップコンデンサ２２４の、基板のグラウンドパッド２２２１Ｇに半田付けされたグラウンド端子２２４２は、マザーボードのグラウンドパッド２１１Ｇに半田３４で半田付けされている。
【００４１】
以上説明したようなマザーボード２１とＣＰＵパッケージ２２の電気的な接続によって、基板に搭載された図４に示す半導体チップ２２１への電力の供給経路は、電源側では、マザーボードの電源ライン２１３Ｖ→その電源ライン２１３Ｖに接続されたビア２１４Ｖ→マザーボードの電源パッド２１１Ｖ→チップコンデンサの電源端子２２４１→基板の電源パッド２２２１Ｖ→その電源パッド２２２１Ｖに接続されたビア２２２２Ｖ→半導体チップの電源端子（不図示）となる。また、グラウンド側では、半導体チップのグラウンド端子（不図示）→基板のグラウンドパッド２２２１Ｇに接続されたビア２２２２Ｇ→そのグラウンドパッド２２２１Ｇ→チップコンデンサのグラウンド端子２２４２→マザーボードのグラウンドパッド２１１Ｇ→そのグラウンドパッド２１１Ｇに接続されたビア２１４Ｇ→マザーボードのグラウンドライン２１３Ｇとなる。したがって、図５に示す２つのチップコンデンサ２２４それぞれの電源端子２２４１およびグラウンド端子２２４２は、図４に示す半導体チップ２２１への電力の供給経路の一部を担っている。上述したように、基板の電源パッド２２２１Ｖと半導体チップの電源端子は、ビア２２２２Ｖによって最短距離で接続されており、基板のグラウンドパッド２２２１Ｇと半導体チップのグラウンド端子も、ビア２２２２Ｖによって最短距離で接続されているため、半導体チップ２２１への電力を供給するまでに大きなノイズが発生することを防止する。
【００４２】
なお、本発明は、本実施形態のように、基板の電源パッド２２２１Ｖとマザーボードの電源パッド２１１Ｖ間、および基板のグラウンドパッド２２２１Ｇとマザーボードのグラウンドパッド２１１Ｇ間の双方にそれぞれチップコンデンサ２２４を接続したものに限らず、チップコンデンサ２２４で電源パッド２２２１Ｖ，２１１Ｖ間のみ、または、グラウンドパッド２２２１Ｇ，２１１Ｇ間のみを接続したものであってもよい。本実施形態のように、チップコンデンサ２２４で電源パッド２２２１Ｖ，２１１Ｖ間およびグラウンドパッド２２２１Ｇ，２１１Ｇ間の双方を接続したものの方がノイズ低減の効果が高いが、いずれか一方のみを接続したものでも、従来技術と比較してノイズ低減の効果を有する。ここで、電源パッド２２２１Ｖ，２１１Ｖ間のみをチップコンデンサ２２４で接続した場合のグラウンドパッド２２２１Ｇ，２１１Ｇ間は、他の信号パッド間と同様に半田ボールで接続するか、もしくはそのグラウンドパッド間を接続しなくてもよい。グラウンドパッド２２２１Ｇ，２１１Ｇ間のみをチップコンデンサ２２４で接続した場合の電源パッド２２２１Ｖ，２１１Ｖ間も同様である。また、基板の電源パッド２２２１Ｖと半導体チップの電源端子を結ぶ経路や、基板のグラウンドパッド２２２１Ｇと半導体チップのグラウンド端子を結ぶ経路は、本実施形態のように１つのビアによって形成することが、これらの経路長を最短にすることができ好ましいが、これらの経路長をなるべく短く抑えるようにすれば、複数のビアと、配線パターンの一部とを用いて形成してもよい。例えば、これらの経路長をなるべく短く抑える基準として、これらの経路を、基板２２２の、半導体チップ２２１が搭載された表面領域と、図５に示す領域Ｓとで挟まれた部分内に収めることがあげられる。
【００４３】
以上説明した本発明の電子機器の実施形態では、ＰＣを例にあげて説明したが、本発明の電子機器は、ワークステーションやサーバーマシン等、広く一般の電子機器に適用することができる。また、本発明の回路基板の実施形態では、ＣＰＵパッケージをマザーボードに実装した例を用いて説明したが、本発明の回路基板は、制御系の半導体チップを搭載した基板をマザーボード等の各種ボードに搭載する場合等にも適用することができる。さらに、本実施形態におけるＣＰＵパッケージはＢＧＡパッケージであったが、ＢＧＡパッケージに限らず、ＰＧＡ（Ｐｉｎ Ｇｒｉｄ Ａｒｒａｙ）パッケージやＬＧＡ（Ｌａｎｄ Ｇｒｉｄ Ａｒｒａｙ）パッケージであってもよい。またさらに、本実施形態では、ノイズを低減する素子としてチップコンデンサを用いたが、ノイズ低減素子は、チップコンデンサに限らず、チップコイルあるいはバリスタ等であってもよい。
【００４４】
以下、本発明の各種態様を付記する。
【００４５】
（付記１） 第一の面に回路素子が搭載された第一の基板、
前記第一の基板が搭載された第二の基板、および
前記回路素子が搭載された前記第一の基板の前記第一の面に対向する第二の面の領域と、前記第一の基板の第二の面に相対する前記第二の基板の面との間に挟まれて配備され、前記第一の基板の第二の面の電源端子と前記第二の基板の面の電源端子間、または／および、前記第一の基板の第二の面のグラウンド端子と前記第二の基板の面のグラウンド端子間に接続されたノイズ低減素子を備えたことを特徴とする回路基板。
【００４６】
（付記２） 前記ノイズ低減素子が、チップコンデンサであることを特徴とする付記１記載の回路基板。
【００４７】
（付記３） 前記第一の基板の第二の面の信号端子と前記第二の基板の面の信号端子とが、ボール・グリット・アレイ方式で接続されてなるものであることを特徴とする付記１又は２記載の回路基板。
【００４８】
（付記４） 回路基板が搭載され該回路基板上に構築された電子回路により動作する電子機器において、
前記回路基板が、
第一の面に回路素子が搭載された第一の基板、
前記第一の基板が搭載された第二の基板、および
前記回路素子が搭載された前記第一の基板の前記第一の面に対向する第二の面の領域と、前記第一の基板の第二の面に相対する前記第二の基板の面との間に挟まれて配備され、前記第一の基板の第二の面の電源端子と前記第二の基板の面の電源端子間、または／および、前記第一の基板の第二の面のグラウンド端子と前記第二の基板の面のグラウンド端子間に接続されたノイズ低減素子
を備えたものであることを特徴とする電子機器。
【００４９】
（付記５） 前記ノイズ低減素子が、チップコンデンサであることを特徴とする付記４記載の電子機器。
【００５０】
（付記６） 前記第一の基板の第二の面の信号端子と前記第二の基板の面の信号端子とが、ボール・グリット・アレイ方式で接続されてなるものであることを特徴とする付記４又は５記載の電子機器。
【００５１】
【発明の効果】
以上、説明したように、本発明によれば、十分なレベルまでノイズを低減させた、回路基板および電子機器を提供することができる。
【図面の簡単な説明】
【図１】マーザーボードに半導体チップを搭載する従来の一例を示す図である。
【図２】マーザーボードに半導体チップを搭載する従来の、他の一例を示す図である。
【図３】本発明の電子機器の一実施形態であるパーソナルコンピュータの外観図である。
【図４】図１に示すＰＣの本体部内部に配備されたマザーボードにＣＰＵのパッケージが実装されている様子を模式的に示す図である。
【図５】図４に示す回路基板の、図４に示す１点鎖線で囲まれた部分を拡大して示す図である。
【符号の説明】
１０ パーソナルコンピュータ
１１ 本体部
１２ 表示部
１３ キーボード
１４ マウス
２１ マザーボード
２１ａ 表面
２１１ パッド
２１１Ｖ 電源パッド
２１１Ｇ グラウンドパッド
２１１Ｓ 信号パッド
２１２ 半田レジスト
２２ ＣＰＵパッケージ
２２１ 半導体チップ
２２２ 基板
２２２ａ 表面
２２２ｂ 裏面
２２２１ パッド
２２２１Ｖ 電源パッド
２２２１Ｇ グラウンドパッド
２２２１Ｓ 信号パッド
２２３ 半田ボール
２２４ チップコンデンサ
２２４１ 電源端子
２２４２ グラウンド端子
【発明の属する技術分野】
本発明は、第一の面に回路素子が搭載された第一の基板とその第一の基板が搭載された第二の基板とを有する回路基板、およびその回路基板が搭載されその回路基板上に構築された電子回路により動作する電子機器に関する。
【０００２】
【従来の技術】
マザーボードやドーターボード等のボードに搭載される半導体チップの近傍には、電源とグラウンドとの間のノイズを低減するためのノイズ低減素子が設けられる。
【０００３】
図１は、マーザーボードに半導体チップを搭載する従来の一例を模式的に示す図である。
【０００４】
図１に示す従来例では、半導体チップ６０を、マザーボード７０の表面７０ａに直に実装するのではなく、まず、マザーボード７０とは別に基板８０を用意し、その別に用意した基板８０の表面８０ａに、半導体チップ６０を実装するとともに実装された半導体チップ６０の周囲にノイズ低減素子９０を配備する。この基板８０の裏面８０ｂには、図示省略したが、多数のパッドが形成されている。また、この裏面８０ｂの、これら各パッドが形成された位置には、半田ボール８１がそれぞれ設けられている。一方、図１に、その一部を示すマザーボード７０の表面７０ａにも多数のパッド７１が形成されている。また、図１に示すマザーボード７０の表面７０ａには、互いに隣り合うパッド７１の間に半田レジスト７２が示されている。
【０００５】
この図１では、後述の説明で用いる図２とともに、半田ボール８１やマザーボード表面のパッド７１をわかりやすく示すため、図示する半田ボール８１やそのパッド７１の数を減らし、一つずつを大きく図示している。また、基板８０上の半導体チップ６０はパッケージされているものであるが、この図１や後述の説明で用いる図２では、パッケージ部材を取り除いて、基板８０の表面８０ａを剥き出しにして示している。
【０００６】
半導体チップ６０が実装された基板８０とマザーボード７０は、半田ボール８１に熱を加えることによって、互いのパッドが半田付けされ、この半田付けにより電気的に接続される。この図１には、このような半田付けを行う前の状態が示されている。
【０００７】
ところで、ノイズ低減素子によるノイズ低減率を高めるには、ノイズ低減素子を半導体チップのできるだけ近くに配備させるか、あるいは、ノイズ低減素子をできるだけ多く配備させればよい。
【０００８】
ここで、ノイズ低減素子をボードに配備させるにあたり、多数のノイズ低減素子を配備させようとすると、コストアップやボードの大型化を招き好ましくなく、少数のノイズ低減素子でノイズ低減率をさらに上げることが試みられている。例えば、図２に示すようにして、ノイズ低減素子を半導体チップのより近傍に配備させる例がある。
【０００９】
図２は、マーザーボードに半導体チップを搭載する従来の他の一例を模式的に示す図である。
【００１０】
この図２に示す従来例の、図１に示す従来例と異なる点は、ノイズ低減素子９０が、半導体チップ６０が実装された基板８０の、表面８０ａではなく裏面８０ｂに配備されている点にある。このような、ノイズ低減素子９０を基板８０の裏面８０ｂに配備させる技術は、特許文献１にも記載されている。
【００１１】
図２に示すノイズ低減素子９０は、基板裏面８０ｂの、表面８０ａに半導体チップ６０が実装された領域Ｓに配備されている。半導体チップ６０の裏面には、数千個の接続端子が僅かな間隔で配列されており、このような半導体チップ６０を基板８０に実装するにあたっては、半導体チップ裏面の接続端子と基板表面８０ａを電気的に接続させる。ここで、図２に示す従来例の場合、ノイズ低減素子９０は、半導体チップ６０の接続端子の直下に位置しており、図１に示す例よりも半導体チップ６０の近傍に配備されている。このため、図２に示すノイズ低減素子９０によるノイズ低減率は高いものとなる。
【００１２】
【特許文献１】
特開２００１−１４４２４６号公報 （第３−４頁、第１−２図）
【００１３】
【発明が解決しようとする課題】
しかしながら、半導体チップの動作速度が向上してくると、ノイズ低減素子の数を増やさずにノイズをさらに低減させることが要求される。
【００１４】
ところで、基板表面８０ａに実装された半導体チップ６０には、マザーボード７０を介して電力が供給される。すなわち、マザーボード７０→半田ボール８１→基板８０→半導体チップ６０の経路で電力が供給される。基板裏面８０ｂに形成された多数のパッドの中には、実装された半導体チップの、電源端子に接続された電源パッドや、グラウンド端子に接続されたグラウンドパッドが含まれている。ここで、この電源パッドと半導体チップ６０とが離れていたり、あるいはグラウンドパッドと半導体チップ６０とが離れていると、半導体チップ６０へ電力を供給するまでに大きなノイズが生じてしまう。図２に示す従来例の場合、半導体チップへの電源供給経路が長くなっており、図１に示す例よりも半導体チップ６０の近傍にノイズ低減素子９０を配備させることで、ノイズ低減素子９０によるノイズ低減率を高めても、このことだけでは、十分なレベルまでノイズを低減させることができないおそれがある。
【００１５】
本発明は、上記事情に鑑み、十分なレベルまでノイズを低減させた、回路基板および電子機器を提供することを目的とする。
【００１６】
【課題を解決するための手段】
上記目的を達成する本発明のうちの回路基板は、第一の面に回路素子が搭載された第一の基板、
上記第一の基板が搭載された第二の基板、および
上記回路素子が搭載された上記第一の基板の上記第一の面に対向する第二の面の領域と、上記第一の基板の第二の面に相対する上記第二の基板の面との間に挟まれて配備され、上記第一の基板の第二の面の電源端子と上記第二の基板の面の電源端子間、または／および、上記第一の基板の第二の面のグラウンド端子と上記第二の基板の面のグラウンド端子間に接続されたノイズ低減素子を備えたことを特徴とする。
【００１７】
本発明の回路基板によれば、上記ノイズ低減素子は、図２に示す従来例と同じく、上記第一の基板の上記第一の面に対向する第二の面の領域と、上記第一の基板の第二の面に相対する上記第二の基板の面との間に挟まれて配備されたものであるため、上記回路素子の近傍に配備されており、上記ノイズ低減素子によるノイズ低減率は高いものとなる。さらに、本発明の回路基板においては、上記ノイズ低減素子の端子は、上記回路素子への電力の供給経路の一部を担っており、上記ノイズ低減素子は上記回路素子の真下に位置するものであるため、上記回路素子への電源供給経路を短くすることができ、上記回路素子へ電力を供給するまでに大きなノイズが発生することを防止する。すなわち、本発明の回路基板は、上記ノイズ低減素子によるノイズ低減率を高いものとした上で、さらに、大きなノイズの発生を防止するものであるため、十分なレベルまでノイズを低減させることができる。
【００１８】
ここで、上記ノイズ低減素子は、チップコンデンサであってもよい。
【００１９】
また、本発明の回路基板において、上記第一の基板の第二の面の信号端子と上記第二の基板の面の信号端子とが、ボール・グリット・アレイ方式で接続されてなるものであることが好ましい。
【００２０】
ボール・グリット・アレイ方式を採用することで、上記第一の基板と上記第二の基板それぞれの信号端子の配列ピッチを狭くすることができ、電子部品の実装を高密度化することができる。
【００２１】
上記目的を達成する本発明のうちの電子機器は、回路基板が搭載されその回路基板上に構築された電子回路により動作する電子機器において、上記回路基板を、本発明のうちの回路基板と同様な構成にしたことを特徴とする。
【００２２】
そのため、本発明の電子機器も、十分なレベルまでノイズを低減させることができる。
【００２３】
【発明の実施の形態】
以下、本発明の電子機器の実施形態としてパーソナルコンピュータを例にあげて説明する。
【００２４】
図３は、本発明の電子機器の一実施形態であるパーソナルコンピュータの外観図である。
【００２５】
図３に示すパーソナルコンピュータ（ＰＣ）１０は、ＣＰＵ（中央処理装置）、ＲＡＭ（ランダムアクセスメモリ）、ハードディスク等が内蔵された本体部１１、本体部１１からの指示により表示画面１２ａ上に画像や文字列を表示する表示部１２、ＰＣ１０に利用者の指示を入力するためのキーボード１３、表示画面１２ａ上の任意の位置を指定することにより、その指定時にその位置に表示されていたアイコン等に応じた指示を入力するマウス１４を備えており、本発明における電子機器に対応する。
【００２６】
この本体部１１は、外観上、フレキシブルディスク（ＦＤ）、ＣＤ−ＲＯＭが装填されるＦＤ装填口１１ａ、ＣＤ−ＲＯＭ装填口１１ｂを有しており、それらの奥には、それらの装填口１１ａ、１１ｂから装填されたフレキシブルディスク（ＦＤ）やＣＤ−ＲＯＭをドライブしてアクセスするＦＤドライブやＣＤ−ＲＯＭドライブも内蔵されている。
【００２７】
また、この本体部１１の内部には、マザーボード２１が配備されている。本体部１１に内蔵されたＣＰＵは、半導体チップを搭載したパッケージであり、このパッケージは、マザーボード２１に実装されている。また、この本体部１１に内蔵されたＲＡＭは、マザーボード２１に設けられたコネクタによって、マザーボード２１に装着されている。マザーボード２１には、図示省略したが、さらに、ＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）型の半導体パッケージ、トランジスタ、抵抗素子、水晶発振器等の各種の電子部品が実装されている。
【００２８】
図４は、図１に示すＰＣの本体部内部に配備されたマザーボードにＣＰＵのパッケージが実装されている様子を模式的に示す図である。
【００２９】
図４には、ＣＰＵパッケージ２２と、マザーボード２１の、そのＣＰＵパッケージ２２を実装した部分が示されている。このＣＰＵパッケージ２２と、マザーボード２１を併せたものが、本発明の回路基板の一実施形態に相当する。また、ＣＰＵパッケージ２２は本発明における回路素子に対応し、マザーボード２１は本発明における第二の基板に対応する。
【００３０】
図４に示すＣＰＵパッケージ２２は、半導体チップ２２１と基板２２２と、多数の半田ボール２２３と、複数のチップコンデンサ２２４を有する。このようなＣＰＵパッケージ２２は、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）パッケージであり、マザーボード２１の表面２１ａに実装されている。この図４では、半導体チップ２２１を図示するため、パッケージ部材を取り除いた状態のＣＰＵパッケージ２２を示している。また、半田ボール２２３をわかりやすく示すため、図示する半田ボール２２３の数を減らし、半田ボール２２３を一つずつ大きく図示している。図４に示す半導体チップ２２１は、ＣＰＵとしての機能を担うものであって、モールドされていない裸の状態で、基板２２２の表面２２２ａに実装されている。図示省略したが、この半導体チップ２２１の裏面には、４０００個以上の接続端子が１５０μｍピッチで配列されている。
【００３１】
図４に示す基板２２２は、多層構造であり、複数の配線パターンが何層にも形成され、異なる層の配線パターンはビアによって互いに電気的に接続されている。また、図示省略したが、この基板２２２の表面２２２ａおよび裏面２２２ｂそれぞれには、多数のパッドが形成されており、各パッドには、配線パターンやビアが接続されている。図４に示す半導体チップ２２１の裏面に配列された４０００個以上の接続端子は、基板の表面２２２ａのパッドに電気的に接続されている。図４に示す基板２２２は、本発明における第一の基板に対応する。
【００３２】
図４に示すＣＰＵパッケージ２２が有する多数の半田ボール２２３それぞれは、基板２２２の裏面２２２ｂの、各パッドが形成された位置に設けられている。また、ＣＰＵパッケージ２２が有する複数のチップコンデンサ２２４は、基板の裏面２２２ｂの、表面２２２ａに半導体チップ２２１が実装された領域Ｓに設けられている。したがって、２つのチップコンデンサ２２４は、半導体チップ２２１の近傍に配備されており、ノイズ低減率は高いものとなる。これらのチップコンデンサ２２４は本発明におけるノイズ低減素子に対応する。この図４では、この領域Ｓに２つのチップコンデンサ２２４が示されており、この領域から外れた領域に各半田ボール２２３が示されている。領域Ｓに示された２つのチップコンデンサ２２４と、領域Ｓのすぐ左側に示された半田ボール２２３と、領域Ｓのすぐ右側に示された半田ボール２２３が、１点鎖線で囲まれている。
【００３３】
また、図４に示すマザーボード２１の表面２１ａには、多数のパッド２１１が形成されているとともに、互いに隣り合うパッド２１１の間には半田レジスト２１２が設けられている。この図４では、これらのパッド２１１をわかりやすく示すため、図示するパッド２１１の数を減らし、これらのパッド２１１それぞれを大きく図示している。また、このマザーボード２１も、基板２２２と同じく、多層構造であり、複数の配線パターンが何層にも形成され、ビアによって異なる層の配線パターンが互いに電気的に接続されている。複数の配線パターンには、不図示の電源に接続される電源ラインや、グラウンドレベルに接続されるグラウンドラインが含まれている。
【００３４】
ＣＰＵパッケージ２２とマザーボード２１は、ＣＰＵパッケージ２２に備えられた半田ボール２２３に熱を加え、基板の裏面２２２ｂに形成されたパッドと、マザーボードの表面２１ａに形成されたパッド２１１を半田付けすることにより電気的に接続される。この図４には、半田付けされた状態の、ＣＰＵパッケージ２２とマザーボード２１が示されている。
【００３５】
続いて図５を用いて、マザーボード２１とＣＰＵパッケージ２２の電気的な接続について説明する。
【００３６】
図５は、図４に示す１点鎖線で囲まれた部分を拡大して示す模式図である。
【００３７】
この図５には、図４において、領域Ｓに示された２つのチップコンデンサ２２４が示されており、これらのチップコンデンサ２２４それぞれは、図の左側に電源端子２２４１を備えているとともに図の右側にグラウンド端子２２４２を備えている。また、図５には、図４において、領域Ｓの左側に示された半田ボール２２３と、領域Ｓの右側に示された半田ボール２２３が示されている。さらに、図５には、マザーボードの表面２１ａに形成されたパッド２１１や、基板の裏面２２２ｂに形成されたパッド２２２１も示されている。この図５でも、これらのパッド２１１，２２２１をわかりやすく示すため、図示するそれぞれのパッド２１１，２２２１の数を減らし、これらのパッド２１１，２２２１それぞれを一つずつ大きく図示している。なお、マザーボードの表面２１ａの各パッド２１１間や、基板の裏面２２２ｂの各パッド２２２１間には、半田レジストが設けられており、図５では、この半田レジストをハッチングによって表している。またさらに、図５では、マザーボード２１および基板２２２それぞれの断面構造の一部を模式的に示している。すなわち、この図５には、マザーボード２１の断面構造の一部として、マザーボード２１の、電源ライン２１３Ｖやグラウンドライン２１３Ｇが示されているとともに、これら各ライン２１３Ｖ，２１３Ｇに接続されたビア２１４Ｖ，２１４Ｇも示されている。また、基板２２２の断面構造の一部として、基板の裏面２２２ｂに形成されたパッド２２２１と半導体チップの電源端子（不図示）とを電気的に接続するビア２２２２Ｖの、パッド２２２１に接続している部分や、基板裏面２２２ｂのパッド２２２１と半導体チップのグラウンド端子（不図示）とを電気的に接続するビア２２２２Ｇの、パッド２２２１に接続している部分が示されている。図５に示す各ビア２１４Ｖ，２１４Ｇ，２２２２Ｖ，２２２２Ｇは、図５の上下方向に垂直に伸びるものである。
【００３８】
ここで、図５に示す、基板のパッド２２２１のうち、一端が半導体チップの電源端子（不図示）に接続されたビア２２２２Ｖの他端が接続されているパッドを電源パッド２２２１Ｖと称し、一端が半導体チップのグラウンド端子（不図示）に接続されたビア２２２２Ｇの他端が接続されているパッドをグラウンドパッド２２２１Ｇと称することにする。基板２２２の電源パッド２２２１Ｖは本発明における第一の基板の電源端子に対応し、基板２２２のグラウンドパッド２２２２Ｇは本発明における第一の基板のグラウンド端子に対応する。図示省略したが、この電源パッド２２２１Ｖの真上には半導体チップの電源端子が配備されており、グラウンドパッド２２２１Ｇの真上には半導体チップのグラウンド端子が配備されている。したがって、この電源パッド２２２１Ｖと半導体チップの電源端子とは、ビア２２２２Ｖによって最短距離で接続されており、このグラウンドパッド２２２１Ｇと半導体チップのグラウンド端子とは、ビア２２２２Ｇによって最短距離で接続されている。また、電源パッド２２２１Ｖやグラウンドパッド２２２１Ｇは、領域Ｓ内に設けられており、電源パッド２２２１Ｖには、チップコンデンサ２２４の電源端子２２４１が半田３１で半田付けされているとともに、グラウンドパッド２２２１Ｇには、チップコンデンサ２２４のグラウンド端子２２４２が半田３２で半田付けされている。さらに、図５に示す半田ボール２２３が設けられた、基板のパッド２２２１を信号パッド２２２１Ｓと称することにする。図５に示す基板２２２の信号パッド２２２１Ｓは本発明における第一の基板の信号端子に対応する。
【００３９】
また、図５に示す、マザーボードのパッド２１１のうち、ビア２１４Ｖを介して電源ライン２１３Ｖに接続されているパッドを電源パッド２１１Ｖと称し、ビア２１４Ｇを介して電源ライン２１３Ｇに接続されているパッドをグラウンドパッド２１１Ｇと称することにする。マザーボード２１の電源パッド２１１Ｖは本発明における第二の基板の電源端子に対応し、マザーボード２１のグラウンドパッド２１１Ｇは本発明における第二の基板のグラウンド端子に対応する。マザーボードの電源パッド２１１Ｖは、基板の電源パッド２２２１Ｖに対向する位置に設けられており、マザーボードのグラウンドパッド２１１Ｇは、基板のグラウンドパッド２２２１Ｇに対向する位置に設けられている。さらに、基板の信号パッド２２２１Ｓに対向する位置に設けられた、マザーボードのパッド２１１を信号パッド２１１Ｓと称することにする。マザーボード２１の信号パッド２１１Ｓは本発明における第二の基板の信号端子に対応する。このマザーボードの信号パッド２１１Ｓと基板の信号パッド２２２１Ｓは、半田ボール２２３が加熱されたことにより半田付けされている。
【００４０】
領域Ｓに配備されたチップコンデンサ２２４それぞれの、基板の電源パッド２２２１Ｖに半田付けされた電源端子２２４１は、マザーボードの電源パッド２１１Ｖに半田３３で半田付けされている。一方、領域Ｓに配備されたチップコンデンサ２２４の、基板のグラウンドパッド２２２１Ｇに半田付けされたグラウンド端子２２４２は、マザーボードのグラウンドパッド２１１Ｇに半田３４で半田付けされている。
【００４１】
以上説明したようなマザーボード２１とＣＰＵパッケージ２２の電気的な接続によって、基板に搭載された図４に示す半導体チップ２２１への電力の供給経路は、電源側では、マザーボードの電源ライン２１３Ｖ→その電源ライン２１３Ｖに接続されたビア２１４Ｖ→マザーボードの電源パッド２１１Ｖ→チップコンデンサの電源端子２２４１→基板の電源パッド２２２１Ｖ→その電源パッド２２２１Ｖに接続されたビア２２２２Ｖ→半導体チップの電源端子（不図示）となる。また、グラウンド側では、半導体チップのグラウンド端子（不図示）→基板のグラウンドパッド２２２１Ｇに接続されたビア２２２２Ｇ→そのグラウンドパッド２２２１Ｇ→チップコンデンサのグラウンド端子２２４２→マザーボードのグラウンドパッド２１１Ｇ→そのグラウンドパッド２１１Ｇに接続されたビア２１４Ｇ→マザーボードのグラウンドライン２１３Ｇとなる。したがって、図５に示す２つのチップコンデンサ２２４それぞれの電源端子２２４１およびグラウンド端子２２４２は、図４に示す半導体チップ２２１への電力の供給経路の一部を担っている。上述したように、基板の電源パッド２２２１Ｖと半導体チップの電源端子は、ビア２２２２Ｖによって最短距離で接続されており、基板のグラウンドパッド２２２１Ｇと半導体チップのグラウンド端子も、ビア２２２２Ｖによって最短距離で接続されているため、半導体チップ２２１への電力を供給するまでに大きなノイズが発生することを防止する。
【００４２】
なお、本発明は、本実施形態のように、基板の電源パッド２２２１Ｖとマザーボードの電源パッド２１１Ｖ間、および基板のグラウンドパッド２２２１Ｇとマザーボードのグラウンドパッド２１１Ｇ間の双方にそれぞれチップコンデンサ２２４を接続したものに限らず、チップコンデンサ２２４で電源パッド２２２１Ｖ，２１１Ｖ間のみ、または、グラウンドパッド２２２１Ｇ，２１１Ｇ間のみを接続したものであってもよい。本実施形態のように、チップコンデンサ２２４で電源パッド２２２１Ｖ，２１１Ｖ間およびグラウンドパッド２２２１Ｇ，２１１Ｇ間の双方を接続したものの方がノイズ低減の効果が高いが、いずれか一方のみを接続したものでも、従来技術と比較してノイズ低減の効果を有する。ここで、電源パッド２２２１Ｖ，２１１Ｖ間のみをチップコンデンサ２２４で接続した場合のグラウンドパッド２２２１Ｇ，２１１Ｇ間は、他の信号パッド間と同様に半田ボールで接続するか、もしくはそのグラウンドパッド間を接続しなくてもよい。グラウンドパッド２２２１Ｇ，２１１Ｇ間のみをチップコンデンサ２２４で接続した場合の電源パッド２２２１Ｖ，２１１Ｖ間も同様である。また、基板の電源パッド２２２１Ｖと半導体チップの電源端子を結ぶ経路や、基板のグラウンドパッド２２２１Ｇと半導体チップのグラウンド端子を結ぶ経路は、本実施形態のように１つのビアによって形成することが、これらの経路長を最短にすることができ好ましいが、これらの経路長をなるべく短く抑えるようにすれば、複数のビアと、配線パターンの一部とを用いて形成してもよい。例えば、これらの経路長をなるべく短く抑える基準として、これらの経路を、基板２２２の、半導体チップ２２１が搭載された表面領域と、図５に示す領域Ｓとで挟まれた部分内に収めることがあげられる。
【００４３】
以上説明した本発明の電子機器の実施形態では、ＰＣを例にあげて説明したが、本発明の電子機器は、ワークステーションやサーバーマシン等、広く一般の電子機器に適用することができる。また、本発明の回路基板の実施形態では、ＣＰＵパッケージをマザーボードに実装した例を用いて説明したが、本発明の回路基板は、制御系の半導体チップを搭載した基板をマザーボード等の各種ボードに搭載する場合等にも適用することができる。さらに、本実施形態におけるＣＰＵパッケージはＢＧＡパッケージであったが、ＢＧＡパッケージに限らず、ＰＧＡ（Ｐｉｎ Ｇｒｉｄ Ａｒｒａｙ）パッケージやＬＧＡ（Ｌａｎｄ Ｇｒｉｄ Ａｒｒａｙ）パッケージであってもよい。またさらに、本実施形態では、ノイズを低減する素子としてチップコンデンサを用いたが、ノイズ低減素子は、チップコンデンサに限らず、チップコイルあるいはバリスタ等であってもよい。
【００４４】
以下、本発明の各種態様を付記する。
【００４５】
（付記１） 第一の面に回路素子が搭載された第一の基板、
前記第一の基板が搭載された第二の基板、および
前記回路素子が搭載された前記第一の基板の前記第一の面に対向する第二の面の領域と、前記第一の基板の第二の面に相対する前記第二の基板の面との間に挟まれて配備され、前記第一の基板の第二の面の電源端子と前記第二の基板の面の電源端子間、または／および、前記第一の基板の第二の面のグラウンド端子と前記第二の基板の面のグラウンド端子間に接続されたノイズ低減素子を備えたことを特徴とする回路基板。
【００４６】
（付記２） 前記ノイズ低減素子が、チップコンデンサであることを特徴とする付記１記載の回路基板。
【００４７】
（付記３） 前記第一の基板の第二の面の信号端子と前記第二の基板の面の信号端子とが、ボール・グリット・アレイ方式で接続されてなるものであることを特徴とする付記１又は２記載の回路基板。
【００４８】
（付記４） 回路基板が搭載され該回路基板上に構築された電子回路により動作する電子機器において、
前記回路基板が、
第一の面に回路素子が搭載された第一の基板、
前記第一の基板が搭載された第二の基板、および
前記回路素子が搭載された前記第一の基板の前記第一の面に対向する第二の面の領域と、前記第一の基板の第二の面に相対する前記第二の基板の面との間に挟まれて配備され、前記第一の基板の第二の面の電源端子と前記第二の基板の面の電源端子間、または／および、前記第一の基板の第二の面のグラウンド端子と前記第二の基板の面のグラウンド端子間に接続されたノイズ低減素子
を備えたものであることを特徴とする電子機器。
【００４９】
（付記５） 前記ノイズ低減素子が、チップコンデンサであることを特徴とする付記４記載の電子機器。
【００５０】
（付記６） 前記第一の基板の第二の面の信号端子と前記第二の基板の面の信号端子とが、ボール・グリット・アレイ方式で接続されてなるものであることを特徴とする付記４又は５記載の電子機器。
【００５１】
【発明の効果】
以上、説明したように、本発明によれば、十分なレベルまでノイズを低減させた、回路基板および電子機器を提供することができる。
【図面の簡単な説明】
【図１】マーザーボードに半導体チップを搭載する従来の一例を示す図である。
【図２】マーザーボードに半導体チップを搭載する従来の、他の一例を示す図である。
【図３】本発明の電子機器の一実施形態であるパーソナルコンピュータの外観図である。
【図４】図１に示すＰＣの本体部内部に配備されたマザーボードにＣＰＵのパッケージが実装されている様子を模式的に示す図である。
【図５】図４に示す回路基板の、図４に示す１点鎖線で囲まれた部分を拡大して示す図である。
【符号の説明】
１０ パーソナルコンピュータ
１１ 本体部
１２ 表示部
１３ キーボード
１４ マウス
２１ マザーボード
２１ａ 表面
２１１ パッド
２１１Ｖ 電源パッド
２１１Ｇ グラウンドパッド
２１１Ｓ 信号パッド
２１２ 半田レジスト
２２ ＣＰＵパッケージ
２２１ 半導体チップ
２２２ 基板
２２２ａ 表面
２２２ｂ 裏面
２２２１ パッド
２２２１Ｖ 電源パッド
２２２１Ｇ グラウンドパッド
２２２１Ｓ 信号パッド
２２３ 半田ボール
２２４ チップコンデンサ
２２４１ 電源端子
２２４２ グラウンド端子
Claims (5)
- 第一の面に回路素子が搭載された第一の基板、
前記第一の基板が搭載された第二の基板、および
前記回路素子が搭載された前記第一の基板の前記第一の面に対向する第二の面の領域と、前記第一の基板の第二の面に相対する前記第二の基板の面との間に挟まれて配備され、前記第一の基板の第二の面の電源端子と前記第二の基板の面の電源端子間、または／および、前記第一の基板の第二の面のグラウンド端子と前記第二の基板の面のグラウンド端子間に接続されたノイズ低減素子を備えたことを特徴とする回路基板。 - 前記ノイズ低減素子が、チップコンデンサであることを特徴とする請求項１記載の回路基板。
- 前記第一の基板の第二の面の信号端子と前記第二の基板の面の信号端子とが、ボール・グリット・アレイ方式で接続されてなるものであることを特徴とする請求項１又は２記載の回路基板。
- 回路基板が搭載され該回路基板上に構築された電子回路により動作する電子機器において、
前記回路基板が、
第一の面に回路素子が搭載された第一の基板、
前記第一の基板が搭載された第二の基板、および
前記回路素子が搭載された前記第一の基板の前記第一の面に対向する第二の面の領域と、前記第一の基板の第二の面に相対する前記第二の基板の面との間に挟まれて配備され、前記第一の基板の第二の面の電源端子と前記第二の基板の面の電源端子間、または／および、前記第一の基板の第二の面のグラウンド端子と前記第二の基板の面のグラウンド端子間に接続されたノイズ低減素子
を備えたものであることを特徴とする電子機器。 - 前記ノイズ低減素子が、チップコンデンサであることを特徴とする請求項４記載の電子機器。
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