JP3926141B2 - 配線基板 - Google Patents
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Description
【産業上の利用分野】
本発明は、基板に設けられた開口部内にチップコンデンサ、チップインダクタ、チップ抵抗等の電子部品を配置するとともに、その開口部内の隙間が黒色、青色、緑色、赤色、橙色、黄色、紫色のいずれかを基調とする色により着色された埋め込み樹脂で埋められている配線基板に関する。特には、多層配線基板、半導体素子収納用パッケージ等の用途に好適なものである。
【0002】
【従来の技術】
近年、ビルドアップ配線基板に多数の半導体素子を搭載したマルチチップモジュール(MCM)が検討されている。チップコンデンサ、チップインダクタ、チップ抵抗等の電子部品を実装する場合には、配線基板の表面に形成された実装用配線層上に半田を用いて表面実装するのが一般的である。
【0003】
しかし、ビルドアップ配線基板の表面に電子部品を表面実装すると、個々の電子部品に対応する所定の実装面積が必要なため、小型化にはおのずと限界がある。また、表面実装する際の配線の取り回しによって、特性上好ましくない寄生インダクタンスが大きくなり、電子機器の高周波化に対応が難しくなるという問題がある。
【0004】
これら諸問題を解決するために、基板内部に電子部品を埋め込む方法が種々検討されている。特開平11−126978では、電子部品を予め金属箔からなる転写シート付き配線基板に半田実装してから転写する方法が開示されているが、実装での位置精度等で課題が残る。特開2000−124352には、コア基板内部に埋め込んだ電子部品上に絶縁層をビルドアップした多層配線基板が開示されている。
【0005】
【発明が解決しようとする課題】
電子部品をコア基板等の基板の内部に埋め込む方法においては、基板と電子部品の隙間を埋め込み樹脂で埋めて、更に絶縁層及び配線をビルドアップした後、電子部品の電極と絶縁層上に形成した配線との間を無電解メッキ等の金属化手法により電気的に接続する必要がある。
【0006】
埋め込み樹脂は、ビルドアップした絶縁層上に配線パターンを露光現像する際に問題となる光の乱反射等を抑えたり、硬化時の色むらが目立たないように黒色に着色していることが望ましい。そのため、カーボン等を着色材として配合する必要がある。
【0007】
しかし、カーボンは導電性を有するため、過剰に添加すると絶縁性が低下する問題がある。その為、いかに電子部品間、または絶縁層上に形成した配線間の絶縁性を維持しつつ、光の乱反射等を抑えたり、硬化時の色むらが目立たないように黒色に着色するかが重要になってくる。
【0008】
また、高周波用途の配線基板においては、高周波領域における電気的信号の損失の低減を如何に図るかも問題である。そのため、電子部品を埋め込んだ配線基板においても、用いる埋め込み樹脂にも低誘電率、かつ低誘電損失であることが求められる。
【0009】
本発明は、電子部品を搭載する配線基板の実装密度を高め、かつ、絶縁性等の電気特性において優れた物性値が得られるとともに、光の乱反射等を抑えたり、硬化時の色むらが目立たないようにした埋め込み樹脂を用いて、基板の開口部内に配置した電子部品を埋め込み、更にその上にビルドアップ層を形成した配線基板を提供すること提供することを課題とする。
【0010】
【課題を解決するための手段】
本発明の配線基板は、電子部品が、基板に設けられた開口部内に配置されており、かつ、その開口部内の隙間が黒色、青色、緑色、赤色、橙色、黄色、紫色のいずれかを基調とする色により着色された埋め込み樹脂で埋められていることを特徴とする。ここにいう「電子部品を埋め込む」とは、コア基板等の基板やビルドアップした絶縁層に設けた開口部(貫通穴(例えば図1)やキャビティ等の凹部(例えば図10)等)の中に電子部品を配置した後、電子部品と開口部との間に生じた隙間に埋め込み樹脂を充填することをいう。
【0011】
着色する色としては、黒色、青色、緑色、赤色、橙色、黄色、紫色を基調とする色がよい。光の乱反射による解像度の低下の防止を重視する場合は、黒色、青色、緑色を基調とする色がよい。特には黒色系がよい。
【0012】
埋め込み樹脂を黒色系に着色するには、カーボンブラック、黒鉛、カーボンブラックと黒鉛の混合物等の黒色の炭素系粉末を添加したり、Cu2O、CuO、MnO2等の黒色の無機酸化物粉末を添加したり、黒色有機顔料を添加することができる。
【0013】
埋め込み樹脂を青色系に着色するには、フタロシアニンブルー、シアニンブルー5188等のフタロシアニン系顔料、バリアミンブルー等のアゾ系顔料、アントラキノンブルー等のアントラキノン系顔料などの有機系顔料や、ウルトラマリン、コバルトブルー等の無機酸化物を例示することができる。
【0014】
埋め込み樹脂を緑色系に着色するには、フタロシアニングリーン、シアニングリーン5310R等のフタロシアニン系顔料、クロームグリーン等のアゾ系顔料、マラカイトグリーン等のトリフェニルメタン系顔料などの有機系顔料、Cr2O3等の無機酸化物粉末を例示することができる。
【0015】
埋め込み樹脂を赤色系に着色するには、アゾエオシン、アゾナフトールレッド、リソールレッド等のアゾ系顔料、キナクリドン、ジアントラキノニルレッド、クロモファインレッド6811などの有機系顔料、弁柄、カドミウムレッド等の無機酸化物粉末を例示することができる。
【0016】
埋め込み樹脂を橙色系に着色するには、クロムオレンジ、2900ペリカンファーストオレンジGR等のアゾ系顔料、ベンツイミダゾロンなどの有機系顔料、モリブデートオレンジなどの無機酸化物を例示することができる。
【0017】
埋め込み樹脂を黄色系に着色するには、クロムエロー、クロモファインエロー2080K、ハンザエロー等のアゾ系顔料、キノリンエロー等のキノリン系顔料、アントラエロー等のアントラキノン系顔料、ベンツイミダゾロン、イソインドリノンなどの有機系顔料、カドミウムエロー、黄鉛、チタンイエローなどの無機酸化物粉末を例示することができる。
【0018】
埋め込み樹脂を紫系に着色するには、アントラキノンバイオレッド等のアントラキノン系顔料、ミツイクリスタルバイオレッド等のトリフェニルメタン系などの有機系顔料、マンガンバイオレッドなどの無機酸化物粉末を例示することができる。
【0019】
埋め込み樹脂を黒色、青色、緑色、赤色、橙色、黄色、紫色のいずれかを基調とする色により着色するには、単独の着色剤を用いてもよいが、種々の色の着色剤を組み合わせて着色することができる。この際、赤、黄、青の色の三原色を示す顔料を組み合わせるのがよい。埋め込み樹脂をあらゆる全ての色で着色できるからである。
【0020】
なお、カーボンブラック等の導電性物質以外の着色剤の配合量は、光の乱反射等を抑えたり、硬化時の色むらが目立たないようにできるように、工程条件に適合する望ましい色調条件を満足するよう、適宜調整される。通常は、0.1〜30質量%の範囲である。
【0021】
本発明の配線基板に用いる埋め込み樹脂は、微細な粒子からなるカーボンブラックを添加して黒色系をベースに着色するのが特によい。絶縁性を確保するために、カーボンブラックを1.4質量%以下添加することができる。埋め込み樹脂の絶縁信頼性、誘電特性のみならず、埋め込み樹脂の上にビルドアップした絶縁層上に配線パターンを露光現像する際に問題となる光の乱反射等を抑えたり、硬化時の色むらが目立たないようにすることができる。より好ましくは1.0質量%以下がよい。体積抵抗が大幅に落ちて電気的特性が悪化するからである。
【0022】
上記の配線パターンの露光現像にかかる問題を効果的に回避するためには、カーボンブラックを0.1〜1.4質量%の範囲で含有するとよい。好ましくは0.1〜1.0質量%、より好ましくは0.1〜0.5質量%、特には0.1〜0.3質量%である。
【0023】
カーボンブラックの含有量が配合割合を重量比で1.5質量%を越えると、絶縁性の良否を示す指標である体積抵抗が1.0×1014Ω・cmを下回る問題が発生する。
【0024】
本発明の配線基板に用いる埋め込み樹脂は、樹脂成分として少なくとも熱硬化性樹脂を含み、かつ少なくとも一種類以上の無機フィラーを含むとよい。少なくとも熱硬化性樹脂を含むことで、樹脂充填後は熱処理により容易に硬化することができる。熱硬化性樹脂としてエポキシ系樹脂を用いた場合には、ジアルールヨードニウム塩等の光重合開始剤を用いて直接エポキシ基をカチオン重合させてもよい。
【0025】
本硬化前の仮硬化を行う目的で、熱硬化性樹脂に感光性樹脂を添加してもよい。例えば、アクロイル基を有する感光性樹脂を添加することができる。熱硬化性樹脂としてはエポキシ系樹脂を用いた場合には、光重合開始剤を用いて直接エポキシ基を光重合させて仮硬化させてもよい。
【0026】
熱硬化性樹脂としては、エポキシ系樹脂がよい。具体的には、ビスフェノール型エポキシ樹脂、ナフタレン型エポキシ樹脂、フェノールノボラック型エポキシ樹脂及びクレゾールノボラック型エポキシ樹脂から選ばれる少なくとも一種であるとよい。硬化後のエポキシ系樹脂は、3次元構造の骨格を有するため、配線のアンカー効果による密着強度を向上させるための粗化処理を行った後においても埋め込み樹脂の形状が必要以上に崩れることがないからである。硬化剤としては、酸無水物系、イミダゾール系、フェノール系等の硬化剤を用いることができるが、酸無水物系が特に好ましい。低粘度化が図れ、23℃±1℃程度の常温での埋め込み作業が良好だからである。
【0027】
埋め込み樹脂の流動性が悪いと電子部品の電極間の隙間に充填不良が起こりやすくなり局所的に熱膨張係数の極端に異なる部分が発生する。特に耐熱性、耐湿性を考慮した場合には、ナフタレン型エポキシ樹脂が優れているのでよい。
【0028】
尚、埋め込み樹脂の粗化処理は通常、過マンガン酸カリウムやクロム酸等の酸化剤を用いた湿式法により行われるが、ブラズマやレーザ等を用いた乾式法により行ってもよい。
【0029】
無機フィラーを入れるのは、硬化後の熱膨張係数の調整以外に、無機フィラーが奏する骨材としての効果によって、粗化処理後の埋め込み樹脂の形状が必要以上に崩れることがないからである。
【0030】
無機フィラーとしては、特に制限はないが、結晶性シリカ、溶融シリカ、アルミナ、窒化ケイ素等がよい。埋め込み樹脂の熱膨張係数を効果的に下げることができる。これにより、熱応力に対する信頼性の向上が得られる。
【0031】
無機フィラーのフィラー径は、埋め込み樹脂が電子部品の電極間の隙間にも容易に流れ込む必要があるため、粒径50μm以下のフィラーを使用するとよい。50μmを越えると、電子部品の電極間の隙間にフィラーが詰まりやすくなり、埋め込み樹脂の充填不良により局所的に熱膨張係数の極端に異なる部分が発生する。フィラー径の下限値としては、0.1μm以上がよい。これよりも細かいと、埋め込み樹脂の流動性が確保しにくくなる。好ましくは0.3μm以上、更に好ましくは0.5μm以上がよい。埋め込み樹脂の低粘度、高充填化を達成するためには、粒度分布を広くするとよい。
【0032】
無機フィラーの形状は、埋め込み樹脂の流動性と充填率とを高くするために、略球状であるとよい。特にシリカ系の無機フィラーは、容易に球状のものが得られるためよい。
【0033】
無機フィラーの表面は、必要に応じてカップリング剤にて表面処理するとよい。無機フィラーの樹脂成分との濡れ性が良好になり、埋め込み樹脂の流動性を良好にできるからである。カップリング剤の種類としては、シラン系、チタネート系、アルミネート系等が用いられる。
【0034】
本発明の埋め込み樹脂を用いて電子部品を内蔵した配線基板は、露光現像性、絶縁信頼性を有するものとなる。開口部は、基板を打ち抜いて形成した貫通孔または多層化技術により形成したキャビティ等を利用するとよい。本発明に用いる基板としては、FR−4、FR−5、BT等のいわゆるコア基板を用いるのがよいが、PTFE等の熱可塑性樹脂シートに厚み35μm程度の厚手の銅箔を挟み込んでコア基板としたものに開口部を形成したものを用いてもよい。また、コア基板の少なくとも一面に、絶縁層及び配線層を交互に積層したビルドアップ層を形成するとともに、開口部をコア基板及びビルドアップ層の少なくとも一方を貫通するように形成したものを用いることができる。この場合、図11に示すようなコンデンサ内蔵型の多層配線基板であっても、いわゆるガラス−エポキシ複合材料(絶縁基板)の厚みを400μm程度と、通常品の800μmの半分にまで薄くして低背化を図ることができる利点がある。他の例としては、電子部品をコア基板内部に埋め込んだ配線基板(例えば、図1)やビルドアップ層の内部に埋め込んだ配線基板(例えば、図10)を形成できる。バンプグリッドアレイ型パッケージのみならず、ピングリッドアレイ型パッケージとすることもできる。
尚、前記電子部品には、チップコンデンサ、チップインダクタ、チップ抵抗、フィルタ等の受動電子部品、トランジスタ、半導体素子、FET、ローノイズアンプ(LNA)等の能動電子部品、あるいはSAWフィルタ、LCフィルタ、アンテナスイッチモジュール、カプラ、ダイプレクサ等の電子部品が含まれる。
【0035】
コア基板の少なくとも一面に、絶縁層及び配線層を交互に積層したビルドアップ層を形成するとともに、開口部をコア基板及びビルドアップ層を貫通するように形成した基板を用いた多層配線基板は、例えば以下のように製造するとよい(図11〜図25)。
【0036】
【発明の実施の形態】
ここでは、図11に示すいわゆる「FC−PGA」構造の配線基板を用いて以下に説明する。図12に示すような、厚み0.4mmの絶縁基板(100)に厚み18μmの銅箔(200)を貼り付けたFR−5製両面銅張りコア基板を用意する。ここで用いるコア基板の特性は、TMAによるTg(ガラス転移点)が175℃、基板面方向のCTE(熱膨張係数)が16ppm/℃、基板面垂直方向のCTE(熱膨張係数)が50ppm/℃、1MHzにおける誘電率εが4.7、1MHzにおけるtanδが0.018である。
【0037】
コア基板上にフォトレジストフィルムを貼り付けて露光現像を行い、直径600μmの開口部及び所定の配線形状に対応する開口部(図示せず)を設ける。フォトレジストフィルムの開口部に露出した銅箔を亜硫酸ナトリウムと硫酸を含むエッチング液を用いてエッチング除去する。フォトレジストフィルムを剥離除去して、図13に示すような露出部(300)及び所定の配線形状に対応する露出部(図示せず)が形成されたコア基板を得る。
【0038】
市販のエッチング処理装置(メック社製 CZ処理装置)によってエッチング処理を施して銅箔の表面粗化をした後、エポキシ樹脂を主体とする厚み35μmの絶縁フィルムをコア基板の両面に貼り付ける。そして、170℃×1.5時間の条件にてキュアして絶縁層を形成する。このキュア後の絶縁層の特性は、TMAによるTg(ガラス転移点)が155℃、DMAによるTg(ガラス転移点)が204℃、CTE(熱膨張係数)が66ppm/℃、1MHzにおける誘電率εが3.7、1MHzにおけるtanδが0.033、300℃での重量減が−0.1%、吸水率が0.8%、吸湿率が1%、ヤング率が3GHz、引っ張り強度が63MPa、伸び率が4.6%である。
【0039】
図14に示すように、炭酸ガスレーザを用いて絶縁層(400)に層間接続用のビアホール(500)を形成する。ビアホールの形態は、表層部の直径は120μm、底部の直径は60μmのすりばち状である。更に炭酸ガスレーザの出力を上げて、絶縁層(400)とコア基板とを貫通するように直径300μmのスルーホール(600)を形成する。スルーホールの内壁面はレーザ加工に特有のうねり(図示せず)を有する。そして、基板を塩化パラジウムを含む触媒活性化液に浸漬した後、全面に無電解銅メッキを施す(図示せず)。
【0040】
次いで、基板の全面に厚み18μmの銅パネルメッキ(700)をかける。ここで、ビアホール(500)には、層間を電気的に接続するビアホール導体(800)が形成される。またスルーホール(600)には、基板の表裏面を電気的に接続するスルーホール導体(900)が形成される。市販のエッチング処理装置(メック社製 CZ処理装置)によってエッチング処理を施して銅メッキの表面粗化する。その後、同社の防錆剤によって防錆処理(商標名:CZ処理)を施して疎水化面を形成して、疎水化処理を完了する。疎水化処理を施した導体層表面の水に対する接触角2θを、接触角測定器(商品名:CA−A、協和科学製)により液適法で測定したところ、接触角2θは101度であった。
【0041】
真空吸引装置の付いた台座の上に不繊紙を設置し、上記基板を、台座の上に配置する。その上にスルーホール(600)の位置に対応するように貫通孔を有するステンレス製の穴埋めマスクを設置する。次いで、銅フィラーを含むスルーホール充填用ペーストを載せ、ローラー式スキージを加圧しながら穴埋め充填を行う。
【0042】
図15に示すように、スルーホール(600)内に充填したスルーホール充填用ペースト(1000)を、120℃×20分の条件下で仮キュアさせる。次いで、図16に示すように、ベルトサンダーを用いて基板の表面を研磨(粗研磨)した後、バフ研磨(仕上げ研磨)して平坦化して、150℃×5時間の条件下でキュアさせて、穴埋め工程を完了する。尚、この穴埋め工程を完了した基板の一部は、穴埋め性の評価試験に用いる。
【0043】
図17に示すように、金型(図示せず)を用いて□8mmの貫通孔(110)を形成する。図18に示すように、基板の一面にマスキングテープ(120)を貼り付ける。そして、図19に示すように、貫通孔(110)に露出したマスキングテープ(120)上に、積層チップコンデンサ(130)をチップマウンタを用いて8個配置する。この積層チップコンデンサは、1.2mm×0.6mm×0.4mmの積層体(150)からなり、電極(140)が積層体から70μm突き出している。
【0044】
図20に示すように、積層チップコンデンサ(130)を配置した貫通孔(110)の中に、本発明の埋め込み樹脂(160)をディスペンサ(図示せず)を用いて充填する。埋め込み樹脂を、1次加熱工程を80℃×3時間、2次加熱工程を170℃×6時間の条件により脱泡および熱硬化する。
【0045】
図21に示すように、硬化した埋め込み樹脂(160)の表面を、ベルトサンダーを用いて粗研磨した後、ラップ研磨にて仕上げ研磨する。研磨面には、チップコンデンサ(130)の電極(140)の端面が露出している。次いで、仮キュアした埋め込み樹脂(160)を150℃×5時間の条件下で硬化させる。
【0046】
その後、膨潤液とKMnO4溶液を用いて、埋め込み樹脂(160)の研磨面を粗化する。粗化面をPd触媒活性化した後、無電解メッキ、電解メッキの順番で銅メッキを施す。図22に示すように、埋め込み樹脂(160)の上に形成されたメッキ層(170)は、チップコンデンサ(130)の電極(140)の端面と電気的に接続されている。メッキ面の上にレジスト(図示せず)を形成し、所定の配線パターンをパターニングする。不要な銅をNa2S2O8/濃硫酸を用いてエッチング除去する。レジストを剥離して、図23に示すように、配線の形成を完了する。市販のエッチング処理装置(メック社製 CZ処理装置)によってエッチング処理を施して配線の銅メッキの表面粗化する。
【0047】
その上に絶縁層となるフィルム(190)をラミネートして熱硬化した後、炭酸ガスレーザーを照射して層間接続用のビアホールを形成する。絶縁層の表面を上記と同じ酸化剤を用いて粗化し、同様の手法で所定の配線(201)を形成する。配線基板の最表面にソルダーレジスト層となるドライフィルムをラミネートして、半導体素子の実装パターンを露光、現像して形成して、ソルダーレジスト層(210)の形成を完了する。実装用のピン付けを行う裏面側についても同様の方法により、所定の配線(230)とソルダーレジスト層(240)を形成して、図24に示すように、ピン付け前の多層プリント配線基板を得る。
【0048】
半導体素子を実装する端子電極(201)には、Niメッキ、Auメッキの順番でメッキを施す(図示せず)。その上に低融点ハンダからなるハンダペーストを印刷した後、ハンダリフロー炉を通して半導体素子を実装するためのハンダバンプ(220)を形成する。
【0049】
一方、半導体素子実装面の反対側には、高融点ハンダからなるハンダペーストを印刷した後、ハンダリフロー炉を通してピン付けするためのハンダバンプ(260)を形成する。治具(図示せず)にピン(250)をセットした上に基板を配置した状態で、ハンダリフロー炉を通してピン付けを行い(図示せず)、図25に示すように、半導体素子を実装する前のFC−PGA型の多層プリント配線基板を得る。投影機を用いて埋め込み樹脂(160)で埋め込んだ開口部(110)に対応する領域に付けられたピン(250)の先端の所定位置からの位置ずれ量を測定したところ、0.1mm以下と良好な結果が得られた。
【0050】
半導体素子実装面上に半導体素子(270)を実装可能な位置に配置して、低融点ハンダ(220)のみが溶解する温度条件にてハンダリフロー炉を通して、半導体素子を実装する。実装部にアンダーフィル材(300)をディスペンサーで充填した後、熱硬化して、図11に示すような半導体素子(270)を実装したFC−PGA型の多層プリント配線基板を用いた半導体装置を得る。
【0051】
以下において、本発明の異なる配線基板の製造方法の一実施形態を説明する。ここでは、図1に示す配線基板を例にする。図2に示すように、このコア基板(1)に金型を用いて所定の大きさの貫通孔(開口部:2)を設け、このコア基板の一面にバックテープ(3)を貼り付けた後、バックテープを貼り付けた面を下側にして置く。
【0052】
図3に示すように、他方の面から開口部(2)内のパックテープ(3)の粘着面上の所定の位置に、チップコンデンサ(4)をチップマウンタを用いて配置する。ここで用いるチップコンデンサとしては、埋め込み樹脂の回り込みが良いように、コンデンサ本体から突出した電極(5)を有するものを用いるのがよい。図4に示すように、開口部(2)内に配置されたチップコンデンサ(4)と開口部(2)内の隙間に本発明の埋め込み樹脂(6)をディスペンサを用いて流し込む。
【0053】
埋め込み樹脂(6)を、100℃×80分→120℃×60分→160℃×10分の条件により脱泡および熱硬化する。硬化した埋め込み樹脂の表面を、ベルトサンダーを用いて粗研磨した後、ラップ研磨にて仕上げ研磨する。研磨後における埋め込み樹脂(6)の表面(60)を図5に示す。
次いで、図6に示すように、炭酸ガスレーザーを用いてビアホール(7)を穴あけ加工して、チップコンデンサ(4)の電極(5)を露出させる。
【0054】
その後、膨潤液とKMnO4溶液を用いて、埋め込み樹脂(6)の露出面(61)を粗化する。粗化面をPd触媒活性化した後、無電解メッキ、電解メッキの順番で銅メッキ(9)を施す。銅メッキ後の状態を図7に示す。メッキ面の上にレジスト(図示せず)を形成し、所定の配線パターンをパターニングする。不要な銅をNa2S2O8/濃硫酸を用いてエッチング除去する。レジストを剥離して、配線(90)の形成を完了する。配線形成後の状態を図8に示す。
【0055】
その上に絶縁層となるフィルムをラミネート(14,15)して熱硬化した後、レーザーを照射して層間接続用のビアホールを形成する。絶縁層の表面を同じ酸化剤を用いて粗化し、同様の手法で所定の配線パターンを形成する。配線基板の最表面にソルダーレジスト層となるドライフィルムをラミネートして、半導体素子の実装パターンを露光、現像して形成して、ソルダーレジスト層(12)を形成する。その状態を図9に示す。半導体素子を実装する端子電極(13)には、Niメッキ、Auメッキの順番でメッキを施す。その後、ハンダリフロー炉を通して半導体素子(18)を実装する。基板実装を行う電極には、低融点ハンダを用いてハンダボール(17)を形成する。実装部にアンダーフィル材(21)をディスペンサーで充填した後、熱硬化して、図1に示すような、目的とする配線基板の作製を完了する。
【0056】
【実施例】
本発明の配線基板が奏する作用効果を評価サンプルを用いた実施例により以下に説明する。埋め込み樹脂は、表1に示す組成になるように各成分を秤量、混合し、3本ロールミルにて混練して作製する。ここで、表1中の記載事項の詳細は以下のようである。
【0057】
エポキシ樹脂
・ 「HP−4032D」:高純度ナフタレン型エポキシ樹脂(大日本インキ製)
・ 「YL−983U」:ビスフェノールF型エポキシ樹脂(油化シェル製)
・ 「E―850S」:ビスフェノールA型エポキシ樹脂(大日本インキ製)
・ 「N−740」:フェノールノボラック型エポキシ樹脂(大日本インキ製)
【0058】
硬化剤
・ 「QH−200」:酸無水物系硬化剤(日本ゼオン製)
・ 「B−570」:酸無水物系硬化剤(DIC製)
・ 「B−650」:酸無水物系硬化剤(DIC製)
・ 「YH−306」:酸無水物系硬化剤(油化シェルエポキシ製)
・ 「YH−300」:酸無水物系硬化剤(油化シェルエポキシ製)
【0059】
促進剤(硬化促進剤)
・ 「2MAOK」:イミダゾール系硬化剤(四国化成工業製)
【0060】
無機フィラー
・ 「FB−5LDX」:シランカップリング処理済(電気化学工業製:粒度分布による最大粒子径24μm)
【0061】
着色剤
・▲1▼黒1:「カーボンブラック #4300」 東海カーボン社製
・▲2▼黒2:「クロモファインブラック A1103」 大日精化工業社製
・▲3▼青 :「シアニンブルー 5188」 大日精化工業社製
・▲4▼緑 :「シアニングリーン 5310R」 大日精化工業社製
・▲5▼赤 :「クロモファインレッド 6811」 大日精化工業社製
・▲6▼橙 :「2900ペリカンファーストオレンジ GR」 大日精化工業社製
・▲7▼黄 :「クロモファインイエロー 2080K」 大日精化工業社製
【0062】
着色剤は、エポキシ樹脂+硬化剤+無機フィラーの合計を100質量%に対して0.5質量%添加した。「カーボン含有率」は、エポキシ樹脂+硬化剤+無機フィラーの合計を100質量%に対して表1に示す割合で添加した。「フィラー含有率」は、エポキシ+硬化剤+フィラーの合計を100質量%に対して65質量%添加した。促進剤の含有量は、エポキシ+硬化剤+フィラーの合計を100質量%に対して0.1質量%添加した。エポキシ樹脂と硬化剤の混合割合は、官能基比で100/95とした。各添加量は表1に示す割合の残部とした。表1に示す各埋め込み樹脂組成物に対して以下の評価を行った。
【0063】
(信頼性評価)
体積抵抗の評価用サンプルは以下のように作製する。まず、ハルセル試験用銅板にモールド樹脂を幅60mm×長さ90mm×厚み100μmのサイズでスクリーン印刷法により印刷する。そして、100℃×80分→120℃×60分→160℃×10分の3段階の熱条件により脱泡および熱硬化する。これをハイ・レジスタンス・メーター(HEWLETT PACKARD製 HP4339B)を使用して、体積抵抗を測定する。レジスティビティー・セルは直径26mmの物を使用し、充電時間は20秒、出力電圧値は100Vとする。
【0064】
露光現像時の歩留まり及び体積抵抗の評価用サンプルは、以下のように作製する。まず、上記作製した板状物の表面を膨潤液とKMnO4溶液を用いて粗化する。粗化面をPd触媒活性化した後、無電解メッキ、電解メッキの順番で銅メッキを施す。メッキ面にレジストを形成し、ライン幅/ラインスペースが40μm/20μmの櫛歯の配線パターンを露光現像する。不要な銅をNa2S2O8/濃硫酸を用いてエッチング除去する。レジストを剥離して、配線の形成を完了する。この際の合格率を「露光歩留」として評価する。
【0065】
これらの評価における合否判定基準は以下のようにする。評価結果を表2に示す。
・体積抵抗:1.0×1014Ω・cm以上
・露光歩留:95%以上
【0066】
【表1】
【0067】
【表2】
【0068】
結果より、実施例である試料番号1〜5及び試料番号9から14では、全ての評価項目において良好な結果が得られていることがわかる。カーボンブラックの含有量が1.4質量%を超える(1.5〜2.0質量%)試料番号6及び7と、有機顔料が30質量%添加されている試料番号15は、若干の体積抵抗の低下が見受けられたが合格レベルにある。試料番号15はこれ以上有機顔料を入れようとすると充填性が低下するため、実質的な添加量は30質量%が上限といえる。一方、比較例である試料番号8のように、カーボンブラックの添加量が2.5質量%までいくと、絶縁性が確保できないレベルにまで体積抵抗が低下するのがわかる。
【0069】
【発明の効果】
本発明の埋め込み樹脂を用いて電子部品を埋め込んだ配線基板は、埋め込み樹脂上に形成した配線パターンの露光時の乱反射を防いで歩留まりの向上を図ることができる。さらにカーボンブラックの含有量を規定することで、体積抵抗も1.0×1014Ω・cmと、良好な絶縁性を得ることができる。
【図面の簡単な説明】
【図1】本発明の埋め込み樹脂を用いた配線基板をBGA基板に適用した例を示す説明図である。
【図2】本発明の埋め込み樹脂を用いた配線基板の製造方法の一態様を示す説明図である。
【図3】本発明の埋め込み樹脂を用いた配線基板の製造方法の一態様を示す説明図である。
【図4】本発明の埋め込み樹脂を用いた配線基板の製造方法の一態様を示す説明図である。
【図5】本発明の埋め込み樹脂を用いた配線基板の製造方法の一態様を示す説明図である。
【図6】本発明の埋め込み樹脂を用いた配線基板の製造方法の一態様を示す説明図である。
【図7】本発明の埋め込み樹脂を用いた配線基板の製造方法の一態様を示す説明図である。
【図8】本発明の埋め込み樹脂を用いた配線基板の製造方法の一態様を示す説明図である。
【図9】本発明の埋め込み樹脂を用いた配線基板の製造方法の一態様を示す説明図である。
【図10】本発明の埋め込み樹脂を用いた配線基板をBGA基板に適用した例を示す説明図である。
【図11】本発明の一態様であるFC−PGA型の多層プリント配線基板を用いた半導体装置の説明図。
【図12】厚み400μmの銅張りコア基板の概略図。
【図13】厚み400μmの銅張りコア基板のパターニング後の状態を示す説明図。
【図14】コア基板の両面に絶縁層を形成した基板にビアホールとスルーホールを形成した状態を示す説明図。
【図15】コア基板の両面に絶縁層を形成した基板にパネルメッキをかけた後の状態を示す説明図。
【図16】スルーホールを穴埋め充填した基板の説明図。
【図17】貫通孔を打ち抜き形成した基板を示す説明図。
【図18】貫通孔を打ち抜き形成した基板の一面にマスキングテープを貼り付けた状態を示す説明図。
【図19】貫通孔内に露出したマスキングテープ上に積層チップコンデンサを配置した状態を示す説明図。
【図20】貫通孔内に埋め込み樹脂を充填した状態を示す説明図。
【図21】基板面を研磨して平坦化した状態を示す説明図。
【図22】基板の研磨面にパネルメッキをかけた状態を示す説明図。
【図23】配線をパターニングした状態を示す説明図。
【図24】基板上にビルドアップ層及びソルダーレジスト層を形成した状態を示す説明図。
【図25】本発明の一態様であるFC−PGA型の多層プリント配線基板の説明図。
【符号の説明】
1 コア基板
2 貫通孔(開口部)
3 バックテープ
4 電子部品
5 電子部品の電極
6 埋め込み樹脂
60 平坦化面
61 粗化面
Claims (2)
- コア基板の少なくとも一面に、配線層及び絶縁層を交互に積層したビルドアップ層を形成し、該コア基板及び該ビルドアップ層の少なくとも一方を貫通するように開口部を形成した基板を用いるとともに、該開口部内に配置した電子部品を、埋め込み樹脂を用いて埋め込んだ配線基板の製造方法であって、
開口部を該コア基板及び該ビルドアップ層の少なくとも一方を貫通するように形成した基板を作製する工程と、
該開口部に電子部品を配置し、該電子部品を、顔料又は染料で着色された埋め込み樹脂により基板に埋め込み硬化させる工程と、
レーザー加工機を用いた穴あけ加工により基板表面にビアホールを形成し、該電子部品の電極を露出させる工程と、
該基板表面に、該電子部品の電極と接続された配線層及び絶縁層を交互に積層したビルドアップ層を形成する工程と、
を備える配線基板の製造方法。 - コア基板の少なくとも一面に、配線層及び絶縁層を交互に積層したビルドアップ層を形成し、該コア基板を貫通するように開口部を形成した基板を用いるとともに、該開口部内に配置した電子部品を、埋め込み樹脂を用いて埋め込んだ配線基板の製造方法であって、
開口部を該コア基板を貫通するように形成した基板を作製する工程と、
該コア基板の一面にマスキングテープを貼り付ける工程と、
該開口部に露出したマスキングテープ上に電子部品を配置し、該電子部品を、顔料又は染料で着色された埋め込み樹脂により基板に埋め込み硬化させる工程と、
レーザー加工機を用いた穴あけ加工により基板表面にビアホールを形成し、該電子部品の電極を露出させる工程と、
該基板表面に、該電子部品の電極と接続された配線層及び絶縁層を交互に積層したビルドアップ層を形成する工程と、
を備える配線基板の製造方法。
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JP2006319280A (ja) * | 2005-05-16 | 2006-11-24 | Fujifilm Holdings Corp | 配線板及びその製造方法 |
KR100704936B1 (ko) * | 2005-06-22 | 2007-04-09 | 삼성전기주식회사 | 전자부품 내장 인쇄회로기판 및 그 제작방법 |
JP4978774B2 (ja) | 2006-11-08 | 2012-07-18 | アイシン精機株式会社 | 回転角検出装置の実装構造 |
CN101652425B (zh) * | 2007-04-10 | 2012-08-29 | 住友电木株式会社 | 树脂组合物、预成型料、层叠板、多层印刷布线板和半导体装置 |
US7619901B2 (en) * | 2007-06-25 | 2009-11-17 | Epic Technologies, Inc. | Integrated structures and fabrication methods thereof implementing a cell phone or other electronic system |
KR100867150B1 (ko) * | 2007-09-28 | 2008-11-06 | 삼성전기주식회사 | 칩 캐패시터가 내장된 인쇄회로기판 및 칩 캐패시터의 내장방법 |
TWI393512B (zh) * | 2008-08-20 | 2013-04-11 | Unimicron Technology Corp | 硬式線路板 |
KR101055471B1 (ko) * | 2008-09-29 | 2011-08-08 | 삼성전기주식회사 | 전자소자 내장형 인쇄회로기판 및 그 제조방법 |
KR101077313B1 (ko) | 2009-06-12 | 2011-10-27 | 삼성전기주식회사 | 전자부품 내장형 인쇄회로기판 및 그 제조방법 |
US8169065B2 (en) * | 2009-12-22 | 2012-05-01 | Epic Technologies, Inc. | Stackable circuit structures and methods of fabrication thereof |
CN101817969A (zh) * | 2010-04-08 | 2010-09-01 | 长兴华强电子有限公司 | 节能灯用电容器浸渍料 |
KR101085727B1 (ko) | 2010-05-25 | 2011-11-21 | 삼성전기주식회사 | 임베디드 인쇄회로기판 및 이의 제조 방법 |
JP2011253911A (ja) * | 2010-06-01 | 2011-12-15 | Shinko Electric Ind Co Ltd | 配線基板 |
US9439289B2 (en) | 2012-01-12 | 2016-09-06 | Ibiden Co., Ltd. | Wiring board and method for manufacturing the same |
CN102655711A (zh) * | 2012-05-17 | 2012-09-05 | 宁波市佰仕电器有限公司 | 新型线路板 |
US8803310B1 (en) * | 2013-02-08 | 2014-08-12 | Unimicron Technology Corp. | Embedded electronic device package structure |
CN103450635A (zh) * | 2013-08-12 | 2013-12-18 | 陕西生益科技有限公司 | 一种低介电常数环氧树脂组合物的制备方法 |
JP2015095587A (ja) * | 2013-11-13 | 2015-05-18 | 日本特殊陶業株式会社 | 多層配線基板 |
JPWO2016189609A1 (ja) * | 2015-05-25 | 2018-03-15 | オリンパス株式会社 | 立体配線板および立体配線板の製造方法 |
JP6759784B2 (ja) * | 2016-07-12 | 2020-09-23 | 三菱電機株式会社 | 半導体モジュール |
CN110797624B (zh) * | 2019-11-08 | 2021-11-30 | 成都华芯天微科技有限公司 | 一种大功率瓦片式相控阵天线 |
Family Cites Families (21)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3849187A (en) * | 1970-03-08 | 1974-11-19 | Dexter Corp | Encapsulant compositions for semiconductors |
US4282136A (en) * | 1979-04-09 | 1981-08-04 | Hunt Earl R | Flame retardant epoxy molding compound method and encapsulated device |
JPS6153321A (ja) * | 1984-08-23 | 1986-03-17 | Toshiba Corp | 半導体封止用エポキシ樹脂組成物及びそれを用いた樹脂封止型半導体装置 |
JPH0791446B2 (ja) * | 1987-03-31 | 1995-10-04 | 株式会社東芝 | 樹脂封止半導体装置 |
US5656862A (en) * | 1990-03-14 | 1997-08-12 | International Business Machines Corporation | Solder interconnection structure |
JPH0521655A (ja) * | 1990-11-28 | 1993-01-29 | Mitsubishi Electric Corp | 半導体装置および半導体装置用パツケージ |
JPH04356998A (ja) | 1991-06-01 | 1992-12-10 | Ibiden Co Ltd | マルチチップモジュール |
JPH06326472A (ja) | 1993-05-14 | 1994-11-25 | Toshiba Corp | チップコンデンサ内蔵基板 |
JPH07263619A (ja) | 1994-03-17 | 1995-10-13 | Toshiba Corp | 半導体装置 |
EP0774888B1 (en) * | 1995-11-16 | 2003-03-19 | Matsushita Electric Industrial Co., Ltd | Printed wiring board and assembly of the same |
JP3051700B2 (ja) | 1997-07-28 | 2000-06-12 | 京セラ株式会社 | 素子内蔵多層配線基板の製造方法 |
JP3588230B2 (ja) | 1997-07-31 | 2004-11-10 | 京セラ株式会社 | 配線基板の製造方法 |
JP3188856B2 (ja) | 1997-08-09 | 2001-07-16 | イビデン株式会社 | 多層プリント配線板の製造方法 |
JPH1174648A (ja) | 1997-08-27 | 1999-03-16 | Kyocera Corp | 配線基板 |
US6300686B1 (en) * | 1997-10-02 | 2001-10-09 | Matsushita Electric Industrial Co., Ltd. | Semiconductor chip bonded to a thermal conductive sheet having a filled through hole for electrical connection |
TW452584B (en) * | 1997-10-03 | 2001-09-01 | Hitachi Chemical Co Ltd | Epoxy resin composition and semiconductor devices using it as encapsulant |
JPH11126978A (ja) | 1997-10-24 | 1999-05-11 | Kyocera Corp | 多層配線基板 |
JPH11307687A (ja) | 1998-04-16 | 1999-11-05 | Ibiden Co Ltd | パッケージ基板 |
DE69913298T2 (de) * | 1998-06-09 | 2004-05-27 | Nitto Denko Corp., Ibaraki | Epoxydharzzusammensetzung für die versieglung von halbleitern und damit ausgerüstete halbleitervorrichtung |
JP2000124352A (ja) | 1998-10-21 | 2000-04-28 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
US6396143B1 (en) * | 1999-04-30 | 2002-05-28 | Mitsubishi Gas Chemical Company, Inc. | Ball grid array type printed wiring board having exellent heat diffusibility and printed wiring board |
-
2001
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