KR101135912B1

KR101135912B1 - 프린트 배선판

Info

Publication number: KR101135912B1
Application number: KR1020107015122A
Authority: KR
Inventors: 도루 나카이; 마사노리 다마키
Original assignee: 이비덴 가부시키가이샤
Priority date: 2004-12-15
Filing date: 2005-12-15
Publication date: 2012-04-13
Also published as: TW200642534A; CN102170752B; EP1835790A4; US7804031B2; KR20100096236A; KR101227351B1; CN102170752A; US8198544B2; KR20070086941A; ATE532393T1; JP4955263B2; WO2006064965A1; EP1835790B1; JP2007142348A; TWI299642B; KR101292941B1; KR20100029157A; EP1835790A1; US20100252308A1; US20070273047A1

Abstract

절연층과 도체 회로가 교대로 적층되어 이루어지고, 각 도체 회로가 직사각형의 단면을 갖고 이루어지는 프린트 배선판에 있어서, 인접하는 도체 회로간의 간격이, 도체 회로 상측 간격을 W1 로 하고, 도체 회로 하면측 간격을 W2 로 할 때, 이들 간격이 도체 회로의 두께 T 와의 관계에 있어서, 0.10T≤│W1-W2│≤0.73T 를 만족하여 이루어지는 프린트 배선판을 제안한다. 이러한 구성에 의하면, 고속 구동되는 IC 를 탑재해도 크로스 토크나 신호 지연을 억제하여, IC 의 오작동을 방지할 수 있다.

Description

프린트 배선판{PRINTED WIRING BOARD}

고속 구동의 IC 탑재에서도 크로스 토크나 신호 전송 지연 등에서 기인하는 오작동이 없는 미세 배선 구조를 갖는 프린트 배선판에 관한 것이다.

도체 회로간에 절연재가 충전되어 이루어지는 프린트 배선판의 일례로서, 빌드업 프린트 배선판이 있다. 이러한 프린트 배선판은, 예를 들어, 코어 기판 상에 도체 회로와 층간 수지 절연층을 교대로 적층하고, 하층에 위치하는 도체 회로와 상층에 위치하는 도체 회로가, 층간 수지 절연층을 개구하고 거기에 도금막을 형성하여 이루어지는 이른바 비아 홀을 개재하여 전기적으로 접속된 것이 있다 (일본 공개특허공보 평11-176985호 또는 일본 공개특허공보 평11-243279호 참조).

이러한 프린트 배선판에서는, 각 도체 회로를 구성하는 배선 패턴간의 간극에는, 유전체로 이루어지는 층간 절연층이 충전되고, 각 배선 패턴은, 그 단면 형상이 대략 직사각형이도록 형성되어 있다.

그런데, IC 의 고속 구동화와 그러한 IC 를 탑재하는 프린트 배선판의 미세 배선화가 동시에 진행되는 가운데, 최소 도체폭 L/최소 간격 S=15/15㎛ 이하의 미세한 배선 패턴을 갖는 프린트 배선판내에서의 크로스 토크나 신호 지연에 의해, IC 가 오동작하는 경우가 있었다.

본 발명의 목적은, 종래 기술이 안고 있는 상기 문제점을 해결하고, 최소 도체폭 L/최소 간격 S 를 미세화해도 크로스 토크나 신호 지연을 억제할 수 있는 프린트 배선판을 제공하는 것에 있다.

발명자는, 상기 목적의 실현을 위하여 예의 연구를 거듭한 결과, 이하의 내용을 요지 구성으로 하는 발명을 완성하였다.

즉, 본 발명은, 도체 회로간에 절연재가 충전되어 이루어지는 프린트 배선판에 있어서, 상기 도체 회로는, 그 단면 형상이 실질적으로 사다리꼴이며, 인접하는 도체 회로간의 간격이, 도체 회로 상측 간격을 W1 로 하고, 도체 회로 하면측 간격을 W2 로 할 때, 이들 간격이 도체 회로의 두께 T 와의 관계에 있어서, 다음 식:

0.10T≤│W1-W2│≤0.73T ???? (1)

을 만족하는 것을 특징으로 하는 프린트 배선판이다.

이러한 구성에 의하면, 도체 회로 상측 간격 W1 과 도체 회로 하면측 간격 W2 의 차이의 절대치 │W1-W2│ 가, 도체 회로의 두께를 T 로 할 때, 0.10T 이상, 0.73T 이하인 경우에, 인접하는 도체 회로의 대향하는 측벽이 서로 비평행이 되므로, 인접하는 도체 회로간의 콘덴서 용량을 작게 할 수 있다. 그 때문에, 고속 구동하는 IC 를 탑재해도 크로스 토크나 신호 지연을 억제하는 것이 가능해진다.

또한, 본 발명에 있어서, 「도체 회로의 단면 형상이 실질적으로 사다리꼴이다」란, 도체 회로 상측에 있어서의 코너부가, 기하학적인 예각 또는 둔각이라 인정되는 것뿐만 아니라, 약간 둥그스름한 형상인 경우나, 도체 회로의 사변이 직선이 아니라 약간 곡선적인 경우, 도체 회로의 상면이 전체적으로 약간 둥그스름한 경우, 혹은 도체 회로의 상면 및 또는 사면에 불규칙한 요철로 이루어지는 조화면 (粗化面) 이 형성되어 있는 경우도 포함한다는 뜻이며, 도체 회로의 단면 형상이 직사각형이 아니라 전체적으로 사다리꼴이라고 시인되는 형상이란 의미이다.

본 발명에 있어서, 도체 회로는, 애디티브법 (풀 애디티브법, 세미 애디티브법) 에 의해 형성되는 것이 바람직하며, 증착 등에 의해 도체 회로를 형성하는 것도 가능하다.

여기서, 예를 들어, 일본 공개특허공보 평06-57453호에 개시되어 있는 바와 같은, 기재의 표면에 금속 도금 또는 금속박으로 이루어지는 금속층이 형성되어 이루어지는 기판 상에, 내에칭액성 수지 필름 등으로 이루어지는 에칭 레지스트를 형성하고, 노광?현상에 의해 원하는 레지스트 패턴을 형성한 후, 에칭 레지스트 비형성부에 있어서의 금속층 부분을 용해 제거하고, 또한 에칭 레지스트를 박리함으로써, 레지스트 아래에 있던 금속층 부분을 원하는 패턴의 도체 회로로서 얻는 공법, 즉, 서브트랙티브법이나 텐팅법 등에 의해 형성되는 도체 회로 (일본 공개특허공보 평06-57453호의 도 1 참조) 는, 본 발명으로부터 제외된다. 이러한 공법에 의해 형성된 도체 회로는, 에칭 레지스트 비형성 부분에 노출되어 있는 금속층을 에칭 제거함으로써 형성되는데, 기재의 표면에 대하여 수직인 방향뿐만 아니라 수평 방향으로도 에칭되기 때문에, 도체 회로의 단면적이 작아진다. 그 결과, 애디티브법에 의해 형성한 도체 회로에 비하여, 도체 저항이 높아져 버리기 때문이다.

상기 「도체 회로 상측 간격 W1」이란, 도체 회로 상측에 있어서의 코너부가, 기하학적인 예각 또는 둔각이라 인정되는 것인 경우에는, 인접하는 도체 회로의 상단간의 거리로서 정의되고, 「도체 회로 하측 간격 W2」란, 서로 인접하는 도체 회로의 수직 단면에 있어서, 대향하는 2개의 사변의 하단부간의 거리로서 정의된다.

또한, 상기 W1 은, 상기 코너부가 약간 둥그스름한 형상인 경우에는, 서로 인접하는 도체 회로의 수직 단면에 있어서, 대향하는 2개의 사변의 직선 부분의 연장선과, 상변의 직선부의 연장선이 교차하는 2점간의 거리로서 정의되고, 상기 도체 회로의 상면이 전체적으로 약간 둥그스름한 경우에는, 서로 인접하는 도체 회로의 수직 단면에 있어서, 대향하는 2개의 사변의 각각의 연장선과, 둥근 정점에 접하고, 또한 기판에 평행한 직선이 교차하는 2점간의 거리로서 정의된다.

또한, 상기 W1 및 W2 는, 상기 도체 회로의 상면 및 또는 사면에 조화면이 형성되어 있는 경우에는, 조화면을 이루는 요철의 산정선(山頂線)을 도체 회로의 상변 및 또는 사변으로 간주하여 근사 계산할 수 있다.

본 발명에 있어서, │W1-W2│ 는, 0.10T 이상, 0.35T 이하가 바람직한 범위이며, 또는, 0.35T 이상, 0.73T 이하가 보다 바람직한 범위이다. 또한, 도체 회로의 하면측 간격 W2 는, 15㎛ 이하로 하는 것이 바람직하고, │W1-W2│ 의 편차 σ 는 (0.04T+2) 이하인 것이 바람직하다.

또한, 본 발명에 있어서는, 도체 회로의 표면에 조화층 (粗化層) 을 형성하는 것이 바람직하다.

본 발명의 프린트 배선판은, 도체 회로의 단면 형상을, 인접하는 도체 회로의 상면측의 간격을 W1 로 하고, 하면측의 간격을 W2 로 할 때, 이들 간격이 도체 회로의 두께 T 와의 관계에 있어서, 0.10T≤│W1-W2│≤0.73T 를 만족하도록 형성되어 있다. 이러한 단면 형상을 갖는 도체 회로가 형성된 프린트 배선판은, 고속 구동되는 IC 를 탑재해도 크로스 토크나 신호 지연을 억제하여, IC 의 오동작을 방지할 수 있다.

도 1(a)～(e) 는 본 발명의 실시예 1 에 관련되는 다층 프린트 배선판을 제조하는 공정의 일부를 나타내는 도면이다.
도 2(a)～(d) 는 동일하게, 실시예 1 에 관련되는 다층 프린트 배선판을 제조하는 공정의 일부를 나타내는 도면이다.
도 3(a)～(c) 는 동일하게, 실시예 1 에 관련되는 다층 프린트 배선판을 제조하는 공정의 일부를 나타내는 도면이다.
도 4(a)～(c) 는 동일하게, 실시예 1 에 관련되는 다층 프린트 배선판을 제조하는 공정의 일부를 나타내는 도면이다.
도 5(a)～(d) 는 동일하게, 실시예 1 에 관련되는 다층 프린트 배선판을 제조하는 공정의 일부를 나타내는 도면이다.
도 6(a)～(d) 는 동일하게, 실시예 1 에 관련되는 다층 프린트 배선판을 제조하는 공정의 일부를 나타내는 도면이다.
도 7(a)～(d) 는 동일하게, 실시예 1 에 관련되는 다층 프린트 배선판을 제조하는 공정의 일부를 나타내는 도면이다.
도 8 은 본 발명의 실시예 1 에 관련되는 다층 프린트 배선판을 나타내는 도면이다.
도 9 는 본 발명의 실시예 1 에 관련되는 다층 프린트 배선판에 IC 칩이 실장된 상태를 나타내는 도면이다.
도 10 은 본 발명에 관련되는 프린트 배선판에 있어서의 도체 회로의 단면 형상을 설명하기 위한 개략도이다.
도 11 은 애디티브법에 의해 형성된 도체 회로의 단면 형상의 바람직한 예를 설명하기 위한 개략도이다.

본 발명에 관련되는 프린트 배선판은, 도체 회로간에 절연재가 충전되고, 또한 각 도체 회로가 실질적으로 사다리꼴의 단면 형상을 갖고 이루어지는 프린트 배선판에 있어서, 도 10 에 나타내는 바와 같이, 인접하는 도체 회로간의 간격이, 도체 회로 상측 간격을 W1 로 하고, 도체 회로 하면측 간격을 W2 로 할 때, 이들 간격이 도체 회로의 두께 T 와의 관계에 있어서, 0.10T≤│W1-W2│≤0.73T 를 만족하는 것을 특징으로 한다.

이러한 관계식에 도체 회로의 두께 T 가 포함되어 있는 것은, 도체 회로의 두께 T 가 인접하는 도체 회로간의 콘덴서 용량에 영향을 주기 때문이다. 인접하는 도체 회로의 대향하는 측벽이 평행이 아니라, 기울어진 상태로 대향하고 있는 경우에는, 도체 회로간의 콘덴서 용량이 대향하는 측벽이 평행한 경우에 비해 감소하지만, │W1-W2│ 가 0.10T～0.73T 의 범위내에서는, 2.6㎓ 이상의 IC 를 탑재해도 오동작이 발생하기 어렵다.

한편, │W1-W2│ 가 0.10T 미만이면, 인접하는 도체 회로간의 콘덴서 용량이 커지기 때문에 고속 신호 전송에 불리하고, │W1-W2│ 가 0.73T 를 초과하면, 신호 지연이 발생하기 쉽다. 왜냐하면, 도체 회로의 단면 형상의 사다리꼴화가 진행되어 도체 체적이 감소하고, 그 결과, 도체 회로의 저항값이 커져, 고속 신호 전송에 불리해지기 때문이다.

│W1-W2│ 의 보다 바람직한 범위로서는, 0.35T～0.73T 이며, 최적인 범위는, 0.10T～0.35T 이다. 이 범위이면, L/S=12.5/12.5㎛ 이하의 도체 회로를 갖고 있어도 충분한 도체 체적을 확보할 수 있기 때문이다. 또한, 도체 회로간의 콘덴서 용량도 작아지기 때문이다.

본 발명에 있어서, 도체 회로의 L/S 는, 파인인 쪽이 도체 회로간의 콘덴서 용량 (정전 용량) 이 크다는 점에서 의의가 크지만, 5/5㎛～15/15㎛ 의 범위가 바람직하다.

그 이유는, L/S=5㎛/5㎛ 미만에서는, 도체 체적이 너무 작아 도체 회로의 저항값이 상승하고, 그 결과, 신호 지연이 일어나기 때문이다. 한편, L/S=15/15㎛ 를 초과하면, 선간의 스페이스가 커져, 인접하는 도체 회로간에서의 정전 용량이 작아지므로 크로스 토크 노이즈가 발생하기 어렵기 때문이다.

본 발명에 있어서, 도체 회로의 두께로서는, 5～25㎛ 인 것이 바람직하다. 그 이유는, 두께가 5㎛ 미만에서는, 도체 회로의 전기 저항값이 커지고, 한편, 25㎛ 를 초과하면, 콘덴서 용량이 커지기 때문에, 고속 신호 전송에 불리해지고, 2.6㎓ 이상의 IC 칩을 탑재하면 오동작이 발생하기 쉽기 때문이다.

통상, 프린트 배선판은 복수의 제품을 포함하는, 예를 들어, 340×510㎜ 사이즈의 시트로 이루어져 있는데, 본 발명에 있어서, 1제품내의 │W1-W2│ 의 편차 (1제품을 균등하게 4분할하고, 그 분할한 각 에어리어로부터 랜덤하게 추출한 8지점의 데이터 (각 분할한 에어리어로부터 2개의 데이터를 추출) 로부터 산출한 표준 편차 σ 로 표시된다) 는, 도체 회로의 두께 T 와의 관계에서 (0.04×T+2) 이하가 바람직하다.

이 범위내이면, 각 신호선의 전송 속도가 일정해지므로 각 신호선간에 전송 속도에 차이가 생기지 않는다. 한편, │W1-W2│ 의 편차 σ 가, (0.04×T+2) 를 초과하면, 각 신호선에서의 전송 속도의 차이가 커져 오동작이 발생하기 쉽다.

또한, 본 발명에 있어서 도체 회로의 적어도 측벽에는, 조화면이 형성되어 있는 것이 바람직하다. 조화면이 있으면, 도체 회로 측벽의 표면적이 현저히 증대한다. 그에 수반하여, 도체 회로간의 콘덴서 용량도 증대하므로, 도체 회로 측벽에 조화면을 갖는 프린트 배선판에 본원 발명을 적용하면 효과가 크다. 조화면으로서는, 특별히 한정은 없고, 흑화, 인터플레이트, Cz 처리 등의 에칭 처리 등에 의해 형성할 수 있다.

또한, 본 발명에 있어서, 애디티브법에 의해 형성한 도체 회로에 있어서도, 도 11 에 개략적으로 나타내는 바와 같이, 도체 회로의 단면에 있어서의 4개의 정점 A, B, C, D 를 연결한 사다리꼴의 면적을 S₀ 으로 하고, 도체 회로의 단면의 면적을 S₁ 로 했을 경우, 0.8≤S₁/S₀≤1.2 인 것이 바람직하다. 그 이유는, 이 범위이면, 도체 회로를 저저항으로 유지하면서, 도체 회로 간격을 넓게 취할 수 있기 때문이다.

이하, 본 발명에 관련되는 다층 프린트 배선판 및 그 제조 방법에 대하여, 실시예에 기초하여 상세하게 설명한다.

(실시예 1)

(A) 비늘 조각 형상 입자 함유 혼련물의 제조

메틸에틸케톤 (이하, 「MEK」라 한다) 20g 과 자일렌 80g 의 혼합 용매 중에, 비늘 조각 형상 입자 (주식회사 호쥰사 제조, 상품명 「에스벤 C」, 분산시의 애스펙트비: ～500, 결정 사이즈: ～0.5㎛) 를 15g 첨가하고, 3본 롤러로 혼련하여 비늘 조각 형상 입자 함유 혼련물로 하였다.

(B) 에폭시 수지 함유 용액의 제조

MEK 6.8g 과 자일렌 27.2g 의 혼합 용매에, 고형 에폭시 수지 (재팬 에폭시 레진사 제조, 상품명 「에피코트 1007」) 85g 을 첨가, 혼합하여 에폭시 함유 용액으로 하였다.

(C) 층간 절연층용 수지 필름의 제조

상기 (A) 에서 제조한 비늘 조각 형상 입자 함유 혼련물과, 상기 (B) 에서 제조한 에폭시 함유 용액과, 경화제로서의 디시안디아미드 (BTI 재팬사 제조, 상품명 「CG-1200」, 고형 에폭시분 100g 에 대하여 3.3g) 와, 경화 촉매 (시코쿠 화성사 제조, 상품명 「큐아졸 2E4HZ」, 고형 에폭시분 100g 에 대하여 3.3g) 를 3본 롤러로 혼련하여 접착제 용액을 얻었다.

이 접착제 용액을 롤 코터 (서머트로닉스 무역사 제조) 를 사용하여, 폴리에틸렌테레프탈레이트의 시트 상에 도포하고, 그 후, 160℃, 5분간의 조건으로 가열 건조시켜, 용매를 제거함으로써, 두께가 40㎛ 인 절연성 필름을 제조하였다.

이 절연 필름에 포함되는 비늘 조각 형상 입자를 투과형 전자현미경 (5만～ 10만배) 을 이용하여 관찰한 결과, 분산시에서의 최소 결정 사이즈 (입자의 최소 폭 혹은 최소 길이 중, 작은 쪽) 가, 0.1㎛ 였으므로, 본 실시예에서의 비늘 조각 형상 입자의 애스펙트비는 100～500 이 된다.

(D) 다층 프린트 배선판의 제조

도 9 에 나타내는 바와 같은 다층 프린트 배선판의 제조 방법에 대하여, 도 1～도 8 을 참조하여 설명한다.

(1) 코어 금속층 형성

우선, 도 1(a) 에 나타내는 바와 같은 두께 50～400㎛ 의 금속판 (10) 에, 표리를 관통하는 개구 (12) 를 형성한다 (도 1(b)). 이 금속판의 재질로서는, 구리, 니켈, 아연, 알루미늄, 철 등의 금속, 또는 이들의 합금 등이 사용된다. 여기서, 저열팽창 계수의 36 합금이나 42 합금을 이용하면 코어 기판의 열팽창 계수를 IC 의 열팽창 계수에 접근시키는 것이 가능해지므로, 열스트레스를 저감할 수 있다.

상기 개구 (12) 는, 펀칭, 에칭, 드릴링, 레이저 등에 의해 천공되고, 그 개구 (12) 를 포함하는 금속층 (10) 의 전체면에는, 전해 도금이나, 무전해 도금, 치환 도금, 스퍼터 등에 의해, 금속막 (13) 을 피복하여 코어 금속층으로 한다 (도 1(c)).

또한, 금속판 (10) 은, 단층이어도 되고, 2층 이상의 복수층이어도 된다.

또한, 금속판 (10) 에 형성한 개구 (12) 의 코너부에 모따기 가공을 실시하여, 그 코너부를 곡면으로 하는 것이 바람직하다. 그것에 의해, 응력이 집중하는 포인트가 없어지므로, 코너부 주변에서의 크랙 발생을 억제할 수 있다.

(2) 내층의 절연층 및 도체층의 형성

상기 개구 (12) 를 형성한 금속층 (10) 의 전체를 덮고, 또한 개구 (12) 를 메우는 수지 절연층 (14) 을 형성함과 함께, 그 수지 절연층 (14) 상에 도체층 (15) 을 형성한다.

이 절연층을 형성하는 재료로서는, 폴리이미드 수지, 에폭시 수지, 페놀 수지, BT 수지 등의 열경화성 수지나, 그 열경화성 수지를 유리 크로스, 아라미드 부직포 등의 심재에 함침시킨 B 스테이지의 프리프레그 등을 이용할 수 있다.

구체적으로는, 금속판 (10) 의 양면에, 유리 크로스에 에폭시 수지를 함침 시켜 이루어지는, 두께 30～200㎛ 정도의 프리프레그를, 금속막 (13) 을 덮은 상태로 배치시키고, 추가로 그 프리프레그의 외측에 두께 12～275㎛ 의 구리 등의 금속박을 적층한 후, 그 금속박 상으로부터 가열 가압함으로써, 프리프레그의 수지가 개구 (12) 내에 충전됨과 함께, 금속판 (10) 의 양면을 피복한 상태에서, 프리프레그와 금속박이 압착, 일체화되고, 그것에 의해, 내층의 절연층 (14) 및 도체층 (15) 을 형성한다 (도 1(d)).

상기 내층의 절연층 (14) 은, 금속층 (10) 의 양면에 수지액을 도포하여 개구 (12) 를 충전하는 방법, 혹은 수지액 도포에 더하여, 추가로 금속층 (10) 의 양면에 수지 필름을 가열 가압하여 압착시킴으로써 형성할 수도 있다.

상기 내층의 절연층 (14) 상에 형성한 도체층 (15) 은, 금속박으로 형성되어 있지만, 전해 도금이나 무전해 도금 등에 의해 두께를 더하여, 2층 이상의 금속층으로 형성할 수도 있다.

(3) 내층의 도체 회로의 형성

상기 내층의 도체층 (15) 에 대하여 텐팅법을 이용한 에칭 처리를 실시하여, 전원층 (16P) 및 그라운드층 (16E) 으로 이루어지는 내층의 도체 회로 (16) 를 형성하였다 (도 1(e)).

이들 내층의 도체 회로 (16) 의 두께는, 10～250㎛ 의 범위내인 것이 바람직하고, 30～100㎛ 의 범위내인 것이 보다 바람직하다. 그 이유는, 두께가 10㎛ 미만에서는, 도체의 전기 저항이 너무 커, IC 의 전압 강하시에 전원을 순간적으로 공급할 수 없는, 즉, IC 의 구동 전압으로 순간적으로 되돌아올 수 없기 때문이며, 한편, 두께가 250㎛ 를 초과하면, 회로 형성부와 회로 비형성부의 요철의 영향으로 층간 절연층의 두께가 균일해지지 않기 때문이다. 또한, 기판 두께가 두꺼워지므로 루프 인덕턴스를 작게 할 수 없다.

이 실시예에서는, 내층의 도체 회로의 두께를, 60㎛ 로 하였다.

또한, IC 등의 전자 부품의 전원과 전기적으로 접속되어 있는 전원용 스루홀이 그라운드층 (16E) 을 관통할 때, 전원용 스루홀로부터 연장되는 배선 패턴을 갖지 않는 편이 좋다. 마찬가지로, IC 등의 전자 부품의 그라운드와 전기적으로 접속되어 있는 그라운드용 스루홀이, 전원층 (16P) 을 관통할 때, 그라운드용 스루홀로부터 연장되는 배선 패턴을 갖지 않는 편이 좋다.

이러한 구조로 함으로써, 스루홀 피치를 좁게 할 수 있다. 또한, 스루홀과 내층 도체 회로간의 간격을 좁은 피치로 할 수 있으므로, 상호 인덕턴스를 감소시킬 수 있다.

또한, 내층의 도체 회로는, 에칭 처리에 의해 형성하였지만, 애디티브법에 의해 형성할 수도 있다.

(4) 외층의 절연층 및 도체 회로의 형성

상기 (2) 와 동일하게 하여, 내층의 도체 회로를 덮고, 또한 그 회로간의 간극을 메우기 위한 수지 절연층 (18) 을 형성하고, 그 수지 절연층 (18) 상에 외층의 도체 회로 (20) 를 형성하였다.

구체적으로는, 상기 (1)～(3) 에서 형성한 기판의 양면에, 유리 크로스에 에폭시 수지를 함침시켜 이루어지는, 두께 30～200㎛ 정도의 프리프레그를 배치시키고, 추가로 그 프리프레그의 외측에 두께 10～275㎛ 의 구리 등의 금속박을 적층시킨 후, 그 금속박 상에서 가열 가압함으로써, 프리프레그의 수지가 도체 회로간에 충전됨과 함께, 도체 회로 (16) 의 양면을 피복한 상태에서, 프리프레그와 금속박이 압착, 일체화된다. 그것에 의해, 외층의 절연층 (18) 및 외층의 도체 회로 (20) 가 형성된다 (도 2(a)).

상기 외층의 절연층 (18) 은, 내층의 절연층 (14) 과 마찬가지로, 기판의 양면에 수지액을 도포하고, 내층의 도체 회로를 피복함과 함께, 도체 회로간을 충전하는 방법, 혹은 수지액 도포에 더하여, 추가로 수지 필름을 가열 가압하여 압착시킴으로써 형성할 수도 있다. 또한, 이러한 가열 가압에 의한 방법으로는, 절연층 표면을 평탄하게 할 수 있다.

또한, 이 실시예에서는, 금속판 (10) 을 코어로 하고, 그 양면에 내층의 절연층 (14) 및 도체 회로를 형성하고, 추가로 외층의 절연층 (18) 및 외층의 도체 회로 (20) 를 형성하였지만, 반드시 금속판 (10) 을 코어로서 이용할 필요는 없고, 편면 또는 양면에 구리를 깐 적층판에 회로 형성한 것을 적층함으로써 코어 기판을 형성할 수도 있다.

(5) 도금 스루홀용 관통공의 형성

상기 (4) 에서 형성한 코어 기판을 관통하는 개구 직경 50～400㎛ 의 관통공 (21) 을 형성한다 (도 2(b)). 이 관통공 (21) 은, 금속판 (10) 에 형성한 개구 (12) 의 위치에 대응하여 형성되고, 드릴 가공이나, 레이저 가공, 혹은 레이저 가공과 드릴 가공을 병용함으로써 형성된다. 이 관통공의 형상으로서는, 직선 형상의 측벽을 갖는 것이 바람직하고, 필요에 따라 테이퍼 형상으로 할 수도 있다.

(6) 도금 스루홀의 형성

상기 (5) 에서 형성한 관통공 (21) 의 측벽에 도전성을 부여하기 위하여, 측벽에 도금막 (22) 을 형성하고, 그 도금막 (22) 표면을 조화한 후 (도 2(c)), 관통공내에 수지 충전재 (24) 를 충전함으로써, 도금 스루홀 (26) 을 형성하였다 (도 2(d)).

이 관통공 (21) 에 충전된 수지 충전재 (24) 는, 임시 건조시킨 후, 기판 표면의 도금막 (22) 상에 부착된 여분의 수지 충전재를 연마에 의해 제거하고, 추가로 150℃ 에서 1시간 건조시킴으로써, 완전 경화시키는 것이 바람직하다.

상기 도금막 (22) 은, 전해 도금이나, 무전해 도금, 패널 도금 (무전해 도금과 전해 도금) 등에 의해 형성되고, 그 도금 금속으로서는, 구리, 니켈, 코발트, 인 등을 함유하는 금속이 사용된다.

또한, 도금막 (22) 의 두께는, 5～30㎛ 의 범위인 것이 바람직하다.

상기 수지 충전재 (24) 로서는, 예를 들어, 수지 재료에 경화제, 입자 등이 함유되어 있는 절연성 수지 재료, 혹은, 수지 재료에 금, 구리 등의 금속 입자나, 경화제 등이 함유되어 있는 도전성 수지 재료 중 임의의 것을 사용한다.

상기 절연성 수지 재료의 수지로서는, 예를 들어, 비스페놀형 에폭시 수지, 노볼락형 에폭시 수지 등의 에폭시 수지나, 페놀 수지 등의 열경화성 수지, 감광성을 갖는 자외선 경화 수지, 혹은 열가소성 수지 등이 사용된다. 이들 수지 재료는, 단일 종류의 수지를 사용해도 되고, 혹은 그들의 복수 종류의 수지를 복합한 것을 사용할 수 있다.

상기 입자로서는, 실리카, 알루미나 등의 무기 입자, 금, 은, 구리 등의 금속 입자, 혹은 수지 입자 등이 사용된다. 이들 입자는, 단일 종류의 입자를 이용해도 되고, 혹은 그들의 복수 종류의 입자를 혼합한 것이 사용된다.

상기 입자의 입경은, 0.1～5㎛ 의 범위인 것이 바람직하고, 동일 직경의 입자, 혹은 입경이 상이한 입자를 혼합한 것을 사용할 수 있다.

상기 경화제로서는, 이미다졸계 경화제, 아민계 경화제 등을 이용할 수 있다. 그것 이외에도, 경화 안정제, 반응 안정제, 입자 등을 포함해도 된다.

또한, 상기 도전성 수지 재료로서는, 수지 성분에 금속 입자나 경화제 등을 함유시켜 이루어지는 도전성 페이스트가 사용된다.

또한, 도전성 페이스트 대신, 관통공 (21) 을 도금 충전하는 것도 가능하다. 도금 충전한 경우에는, 도전성 페이스트와 같이, 경화 수축에 수반하여 표층에 오목부가 형성되는 일이 없게 된다.

(7) 코어 기판의 외층 도체층 및 도체 회로 형성

상기 (6) 에서 도금 스루홀 (26) 을 형성한 기판의 양면 전체에 도금막을 피복 형성한 (도 3(a)) 후, 텐팅법을 이용한 에칭 처리를 실시하여, 도금 스루홀 (26) 의 바로 위에 덮개 도금층 (28) 을 형성함과 함께, 전원층 (30P) 및 그라운드층 (30E) 으로 이루어지는 외층의 도체 회로 (30) 를 형성하였다 (도 3(b)).

이들 외층의 도체 회로 (30) 의 두께는, 10～75㎛ 의 범위내인 것이 바람직하고, 20～40㎛ 의 범위내인 것이 보다 바람직하다. 그 이유는, 두께가 10㎛ 미만에서는, 도체의 전기 저항이 크기 때문이며, 75㎛ 를 초과하면, 코어 기판 상에 형성하는 층간 절연층을 평탄하게 하는 것이 어려워지거나, 기판 두께가 두꺼워지기 때문이다. 이 실시예에서는, 외층의 도체 회로 (30) 의 두께를, 35㎛ 로 하였다.

상기 (1)～(7) 의 공정에 의해, 기판 양면의 외층의 도체 회로 (30) 끼리가 도금 스루홀 (26) 을 개재하여 전기적으로 접속됨과 함께, 내층의 도체 회로 (16) 와 외층의 도체 회로 (30) 사이의 전기적인 접속도 도금 스루홀 (26) 을 개재하여 행해지는 다층 코어 기판 (32) 이 형성된다.

(8) 외층의 도체 회로에 조화층 형성

상기 다층 코어 기판 (32) 의 양면에 흑화 처리 및 환원 처리를 실시하여, 외층의 도체 회로 (30) 의 측면 및 상면 (스루홀의 랜드 표면을 포함한다) 에 조화층 (34) 을 형성하였다 (도 3(c)).

(9) 수지 충전재의 충전

상기 다층 코어 기판 (32) 의 외층의 도체 회로 비형성부, 즉, 외층의 도체 회로간의 간극에 수지 충전재 (36) 를 충전하였다 (도 4(a)). 이 수지 충전재는, 상기 (6) 의 공정에서, 관통공 (21) 내에 충전된 수지 충전재 (24) 와 동일한 것을 이용할 수 있다.

(10) 외층 도체 회로 상면의 연마

상기 수지 충전을 끝낸 기판의 편면을, 벨트샌더 등의 연마에 의해, 외층의 도체 회로 (30) 의 측면 및 상면에 형성한 조화면 (34) 중, 상면에 형성한 조화층을 제거함과 함께, 도체 회로 (30) 의 외연부에 수지 충전재 (36) 가 남지 않도록 연마하고, 이어서, 상기 연마에 의한 스크래치를 없애기 위하여, 외층의 도체 회로 (30) 의 상면에 버프 등으로 추가로 연마를 실시하였다. 이러한 일련의 연마를 기판의 타방의 면에 대해서도 동일하게 실시하여 평활화하였다. 이어서, 100℃ 에서 1시간, 150℃ 에서 1시간의 가열 처리를 실시하여 수지 충전재 (36) 를 경화시켰다 (도 4(b)).

또한, 외층의 도체 회로간의 간극으로의 수지 충전재의 충전은, 필요에 따라 생략할 수 있고, 이 경우에는, 다층 코어 기판 상에 적층시키는 층간 절연층의 수지층에 의해, 층간 절연층의 형성과 외층의 도체 회로간의 간극의 충전을 동시에 실시할 수도 있다.

(11) 외층 도체 회로 상면에 조화층 형성

상기 (10) 의 공정에서 평활화된 외층의 도체 회로 (30P, 30E) 의 표면 (스루홀의 랜드 표면을 포함한다) 에, 에칭액을 스프레이로 분무하여, 외층의 도체 회로의 상면에 조화층 (38) 을 형성하였다 (도 4(c)).

(12) 층간 수지 절연층의 형성

상기 조화층 (38) 을 형성한 외층의 도체 회로 표면에, 상기 (C) 에서 형성한 수지 필름 (40) 을 탑재하고, 가압착하여 재단한 후, 추가로 진공 라미네이터 장치를 이용하여 기판 표면에 붙여, 층간 수지 절연층 (42) 을 형성하였다 (도 5(a)).

(13) 비아홀 형성용 개구의 형성

다음으로, 층간 수지 절연층 상에, 두께 1.2㎜ 의 관통공이 형성된 마스크를 개재하고, 파장 10.4㎛ 의 탄산 가스 레이저를 이용하여, 빔 직경 4.0㎜, 탑 햇 모드, 펄스폭 10～25μ초, 마스크의 관통공의 직경 1.0～2.2㎜φ, 1～3쇼트의 조사 조건하에서 층간 수지 절연층 (42) 에, 직경 30～70㎛ 의 비아홀용 개구 (44) 를 형성하였다 (도 5(b)).

(14) 조화층의 형성

상기 비아홀용 개구 (44) 를 형성한 기판 (32) 을, 팽윤액에 침지시키고, 물세정한 후, 60g/ℓ 의 과망간산을 함유하는 80℃ 의 용액에 10분간 침지시킴으로써, 층간 수지 절연층 (42) 의 경화 수지 중에 분산되어 있는 비늘 조각 형상 입자를 층간 수지 절연층 표면으로부터 탈락시켜, 비아홀용 개구 (44) 의 내벽을 포함하는 층간 수지 절연층 (42) 의 표면에 조화층 (46) 을 형성하였다 (도 5(c)). 이 조화층 (46) 의 조도는, 0.01～2㎛ 였다.

(15) 촉매 핵의 부여

다음으로, 상기 처리를 끝낸 기판 (32) 을, 중화 용액 (시프레이사 제조) 에 침지시키고 나서 물로 세정하였다. 그 후, O₂ 플라즈마나, CF₄ 플라즈마 등의 물리적 방법에 의해, 비아홀 바닥부에 잔존하는 수지나 입자의 잔사를 제거하는 데스미어(desmear) 처리를 실시해도 된다.

또한, 조면화 처리한 그 기판의 표면에, 팔라듐 촉매를 부여함으로써, 층간 수지 절연층 (42) 의 표면 및 비아홀용 개구 (44) 의 내벽면에 촉매 핵을 부착시켰다.

(16) 무전해 구리 도금막의 형성

다음으로, 상기 (15) 의 공정에서 촉매를 부여한 기판 (32) 을, 이하와 같은 조성의 무전해 구리 도금 수용액 중에 침지시켜, 조화층 (46) 의 표면 전체에 두께 0.6～3.0㎛ 의 무전해 구리 도금막 (48) 을 형성하고, 비아홀용 개구 (44) 의 내벽을 포함하는 층간 수지 절연층 (42) 의 표면에 도체층이 형성된 기판을 얻는다 (도 5(d)).

(무전해 구리 도금액)

황산 구리: 0.03mol/ℓ

EDTA: 0.200mol/ℓ

HCHO: 0.18g/ℓ

Na0H: 0.100mol/ℓ

α,α'-비피리딜: 100㎎/ℓ

폴리에틸렌글리콜: 0.10g/ℓ

(도금 조건)

34℃ 의 액체 온도에서 40분

(17) 무전해 구리 도금막 (48) 이 형성된 기판에, 시판 중인 액상 타입의 감광성 알칼리형 에칭 잉크 (예를 들어, 다이요 잉크사 제조, PER-20 시리즈) 를 도포, 임시 건조 후, 마스크를 탑재하여 노광하고, 현상 처리함으로써, 두께가 7.5～30㎛ 인 도금 레지스트 (50) 를 형성하였다 (도 6(a)). 또한, 나중에 신호선이 되는 부분은 L/S=5/5㎛ 가 되도록 형성하였다.

도금 레지스트로서는, 상기 이외의 것으로서, 예를 들어, 니치고모톤사 제조의 상품명 「NIT225」나 「NIT215」, 또한 일본 공개특허공보 2004-317874호에 기재된 감광성 수지 조성물을 이용할 수도 있다.

(18) 이어서, 기판 (32) 에 전해 도금을 실시하여, 도금 레지스트 (50) 비형성부에, 두께 7.5～17.5㎛ 의 전해 구리 도금막 (52) 을 형성하였다 (도 6(b)). 또한, 이번에는 이하의 도금액과 조건으로 행하여, 7.5㎛ 인 전해 구리 도금막을 얻었다.

(전해 구리 도금액)

황산: 2.24mol/ℓ

황산 구리: 0.26mol/ℓ

첨가제: 19.5mol/ℓ

(아토텍크 재팬사 제조, 상품명: 카파라시도 GL)

(전해 도금 조건)

전류 밀도: 1A/dm2

시간: 35±5분

온도: 22±2℃

(19) 또한, 도금 레지스트를 박리 제거한 후, 그 도금 레지스트 아래의 무전해 도금막을 하기의 에칭 방법으로 용해 제거하여, 독립된 도체 회로 (54) 및 비아홀 (56) 로 하였다 (도 6(c)).

또한, 신호 배선은 L/S=5/5㎛ (L, S 모두, 층간 절연층 상의 간격) 로 하여, 그 안의 5개의 신호선은 거의 평행하게 형성하고, 1, 3, 5개째는 IC 와 접속되고, 2, 4개째는 IC 와 접속되지 않고 측정용 배선으로 하였다 (후술하는 평가 시험 1 에서 이용하는 시험용 배선에 상당한다).

(에칭 방법)

프린트 배선판용 기판을 에칭 처리 존에 반입하여, 에칭 처리 존을 반송하는 컨베이어와, 프린트 배선판용 기판의 상하로부터 복수의 스프레이 분무 압력을 조정할 수 있는 스프레이 노즐로부터 에칭액을 스프레이 분무하는 스프레이 노즐을 구비한 수평 반송 에칭 장치를 이용하여 행하였다.

본 실시예에서는, 도체 회로의 형상을 사다리꼴화하기 위하여, 슬릿 노즐 등의 직진형 스프레이 노즐을 목 흔들기 운동시키면서 에칭하였다.

(에칭 조건)

노즐과 워크의 간격: 50㎜

스프레이 분무 압력: 0.05㎫～0.3㎫

에칭액의 종류: 염화제2구리

에칭 온도: 45℃

에칭 시간: 10～60초

이러한 에칭 조건에 의한 단면 형상의 조정은, 분무 압력을 바꾸거나, 에칭 시간을 조정하거나, 에칭 장치의 상부에 형성한 노즐 또는 하부에 형성한 노즐의 일방만을 사용함으로써 행한다.

이 실시예에서는, 슬릿 노즐을 이용하여, 에칭 시간을 10초로 하고, 피에칭면을 위로 향하게 하고, 에칭 장치의 상부에 형성한 노즐만을 이용하여 에칭을 행하였다. 그 후, 표면 연마 등에 의해, 도체 회로의 두께를 5㎛(T) 로 조정하였다.

(20) 이어서, 표면 조화 처리 (예를 들어, 맥크 주식회사 제조, 상품명 「멕크 에치 본드 Cz-8100」을 이용한 에칭에 의한 조화 처리나, 흑화 처리) 를 실시하여, 도체 회로 (54) 및 비아홀 (56) 의 표면 (측면을 포함한다) 에 조화면 (58) 을 형성하였다 (도 6(d)).

그 후, 상기 (1)～(20) 의 공정에 따라 동일한 기판을 1장 제조하고, │W1-W2│ 를 측정해야 할 지점을 펀칭 등으로 뚫어, 측정용 샘플로 하였다.

이 측정용 샘플의 도체 회로 및 도체 회로간의 수직 단면을 관찰할 수 있도록 연마하고, 그 연마 부분을 100～3500배로 SEM 관찰한 후, 사진 촬영하고, 스케일을 이용하여, 마무리의 선간폭 W1 (도체 상부측 간격) 및 W2 (도체 하부측 간격) 를 측정하였다.

그 결과, 전술한 바와 같은 8지점의 데이터 (전술한 바와 같은 산출용 데이터와 동일한 지점에서의 값) 에 대한 │W1-W2│ 의 값은, 표 1 에 나타내는 바와 같이, 0.5㎛ (8데이터 중의 최소치)～1.75㎛ (8데이터 중의 최대치) 이며, (0.10×도체 회로 두께 T)～(0.35×도체 회로 두께 T) 의 관계를 거의 만족하고 있었다. 또한, │W1-W2│ 의 편차 σ 는, 1.23㎛ 였다.

(21) 상기 (20) 에서 조화면 (58) 을 형성한 기판에 대하여, 상기 (12)～(20) 의 공정을 반복함으로써, 2층째의 층간 수지 절연층 (60) 을 형성하고, 그 층간 수지 절연층 (60) 상에 추가적인 상층의 도체 회로 (62) 및 비아홀 (64) 을 형성함으로써, 다층 배선판을 얻었다 (도 7(a)).

(22) 솔더 레지스트층의 형성

다음으로, 상기 (21) 에서 얻은 다층 배선 기판의 양면에, 시판 중인 솔더 레지스트 조성물을 12～30㎛ 의 두께로 도포하고, 70℃ 에서 20분간, 70℃ 에서 30분간의 조건으로 건조 처리를 실시하여 솔더 레지스트층 (66) 을 형성하였다 (도 7(b)). 그 후, 솔더 레지스트 개구부의 패턴이 그려진 두께 5㎜ 의 포토 마스크를 솔더 레지스트층 (66) 에 밀착시키고, 1000mJ/㎠ 의 자외선으로 노광하고, DMTG 용액으로 현상 처리하여, 200㎛ 직경의 개구 (68) 를 형성하였다 (도 7(c)).

그리고, 추가로 80℃ 에서 1시간, 100℃ 에서 1시간, 120℃ 에서 1시간, 150℃ 에서 3시간의 조건으로 각각 가열 처리를 실시하여 솔더 레지스트층 (66) 을 경화시켜, 상층의 도체 회로 (62) 의 표면이 노출되는 개구 (68) 를 갖고, 두께가 10～25㎛ 인 솔더 레지스트 패턴을 형성하였다.

(23) 니켈-금층의 형성

다음으로, 솔더 레지스트 패턴을 형성한 기판을, 무전해 니켈 도금액에 침지시켜, 개구 (68) 로부터 노출되는 상층의 도체 회로 (62) 의 표면에, 두께 5㎛ 의 니켈 도금층을 형성하고, 다시 그 기판을 무전해 금 도금액에 침지시켜, 니켈 도금층 상에, 두께 0.03㎛ 의 금 도금층을 형성하여, 니켈-금층 (70) 으로 하였다 (도 7(d)). 이 니켈-금층 이외에도, 주석이나, 귀금속층 (금, 은, 팔라듐, 백금 등) 의 단층을 형성해도 된다.

(24) 땜납 범프의 형성

그 후, 상기 기판의 일방의 면측 (IC 칩 실장측) 에는, 상기 솔더 레지스트층 (66) 의 개구 (68) 로부터 노출되는 상층의 도체 회로 (62) 의 표면에, 주석-납을 함유하는 땜납 페이스트를 인쇄하고, 또한, 타방의 면측에는, 마찬가지로, 주석-안티몬을 함유하는 땜납 페이스트를 인쇄한 후, 200℃ 에서 리플로우시킴으로써 외부 단자를 형성하여, 땜납 범프 (72) 를 갖는 다층 프린트 배선판을 제조하였다 (도 8).

상기 다층 프린트 배선판에는, 땜납 범프 (72) 를 개재하여 IC 칩 (74) 이 실장되고, 또한 칩 콘덴서 (76) 가 실장된다.

그리고, IC 칩 (74) 및 칩 콘덴서 (76) 가 실장된 다층 프린트 배선판을, 외부 단자 (78) 를 개재하여 마더 보드 (80) 에 장착하였다 (도 9).

(실시예 2)

도금 레지스트의 패턴 형성용 마스크를 변경함과 함께, 전해 구리 도금 조건 및 막두께 조정 후의 도체 회로의 두께를 변경하여, 신호선의 L/S 를 7.5㎛/7.5㎛ 로 하고, 도체 회로 두께 T 를 7.5㎛ 로 한 것 이외에는, 실시예 1 과 동일하게 하여 다층 프린트 배선판을 제조하였다.

이 실시예에서는, │W1-W2│ 의 값은, 0.675㎛～2.775㎛ 로, (0.10×도체 회로 두께 T)～(0.35×도체 회로 두께 T) 의 관계를 거의 만족하고 있었다. 또한, │W1-W2│ 의 편차 σ 는 1.33㎛ 였다.

(실시예 3)

도금 레지스트의 패턴 형성용 마스크를 변경함과 함께, 전해 구리 도금 조건 및 막두께 조정 후의 도체 회로의 두께를 변경하여, 신호선의 L/S 를 10.0㎛/10.0㎛ 로 하고, 도체 회로 두께 T 를 10.0㎛ 로 한 것 이외에는, 실시예 1 과 동일하게 하여 다층 프린트 배선판을 제조하였다.

이 실시예에서는, │W1-W2│ 의 값은, 0.9㎛～3.6㎛ 로, (0.10×도체 회로 두께 T)～(0.35×도체 회로 두께 T) 의 관계를 거의 만족하고 있었다. 또한, │W1-W2│ 의 편차 σ 는, 1.27㎛ 였다.

(실시예 4)

도금 레지스트의 패턴 형성용 마스크를 변경함과 함께, 전해 구리 도금 조건 및 막두께 조정 후의 도체 회로의 두께를 변경하여, 신호선의 L/S 를 12.5㎛/12.5㎛ 로 하고, 도체 회로 두께 T 를 12.5㎛ 로 한 것 이외에는, 실시예 1 과 동일하게 하여 다층 프린트 배선판을 제조하였다.

이 실시예에서는, │W1-W2│ 의 값은, 1.25㎛～4.375㎛ 로, (0.10×도체 회로 두께 T)～(0.35×도체 회로 두께 T) 의 관계를 거의 만족하고 있었다. 또한, │W1-W2│ 의 편차 σ 는, 1.34㎛ 였다.

(실시예 5)

도금 레지스트의 패턴 형성용 마스크를 변경함과 함께, 전해 구리 도금 조건 및 막두께 조정 후의 도체 회로의 두께를 변경하여, 신호선의 L/S 를 15.0㎛/15.0㎛ 로 하고, 도체 회로 두께 T 를 15.0㎛ 로 한 것 이외에는, 실시예 1 과 동일하게 하여 다층 프린트 배선판을 제조하였다.

이 실시예에서는, │W1-W2│ 의 값은, 1.35㎛～5.25㎛ 로, (0.10×도체 회로 두께 T)～(0.35×도체 회로 두께 T) 의 관계를 거의 만족하고 있었다. 또한, │W1-W2│ 의 편차 σ 는, 1.35㎛ 였다.

(실시예 6)

에칭 시간을 30초로 변경한 것 이외에는, 실시예 1 과 동일하게 하여 다층 프린트 배선판을 제조하였다.

이 실시예에서는, │W1-W2│ 의 값이, 1.7㎛～3.7㎛ 로, (0.35×도체 회로 두께 T)～(0.73×도체 회로 두께 T )의 관계를 거의 만족하고 있었다. 또한, │W1-W2│ 의 편차 σ 는, 1.77㎛ 였다.

(실시예 7)

에칭 시간을 30초로 변경한 것 이외에는, 실시예 2 와 동일하게 하여 다층 프린트 배선판을 제조하였다.

이 실시예에서는, │W1-W2│ 의 값이, 2.475㎛～5.475㎛ 로, (0.35×도체 회로 두께 T)～(0.73×도체 회로 두께 T) 의 관계를 거의 만족하고 있었다. 또한, │W1-W2│ 의 편차 σ 는, 1.76㎛ 였다.

(실시예 8)

에칭 시간을 30초로 변경한 것 이외에는, 실시예 3 과 동일하게 하여 다층 프린트 배선판을 제조하였다.

이 실시예에서는, │W1-W2│ 의 값이, 3.5㎛～7.3㎛ 로, (0.35×도체 회로 두께 T)～(0.73×도체 회로 두께 T) 의 관계를 거의 만족하고 있었다. 또한, │W1-W2│ 의 편차 σ 는, 1.78㎛ 였다.

(실시예 9)

에칭 시간을 30초로 변경한 것 이외에는, 실시예 4 와 동일하게 하여 다층 프린트 배선판을 제조하였다.

이 실시예에서는, │W1-W2│ 의 값이, 4.25㎛～9.25㎛ 로, (0.35×도체 회로 두께 T)～(0.73×도체 회로 두께 T) 의 관계를 거의 만족하고 있었다. 또한, │W1-W2│ 의 편차 σ 는, 1.65㎛ 였다.

(실시예 10)

에칭 시간을 30초로 변경한 것 이외에는, 실시예 5 와 동일하게 하여 다층 프린트 배선판을 제조하였다.

이 실시예에서는, │W1-W2│ 의 값이, 5.25㎛～10.95㎛ 로, (0.35×도체 회로 두께 T)～(0.73×도체 회로 두께 T) 의 관계를 거의 만족하고 있었다. 또한, │W1-W2│ 의 편차 σ 는, 1.72㎛ 였다.

(실시예 11)

에칭 방법을 이하와 같이 변경한 것 이외에는, 실시예 1 과 동일하게 하여 다층 프린트 배선판을 제조하였다.

실시예 1 과는 달리, 에칭을 2회 행하였다. 1회째는 실시예 1 과 동일하게 행하였다. 그 후, 1제품의 4분할된 에어리어 (데이터를 채취하기 위한 분할된 4개의 에어리어) 중, 2개의 에어리어를 캡톤 테이프 등으로 피복하였다. 또한, 피복되어 있지 않은 부분만을, 슬릿 노즐의 목을 흔들면서 20초간 에칭하고, 그 후, 캡톤 테이프 등을 박리시켰다. 또한, 사용한 노즐 및 피에칭면의 방향은 실시예 1 과 동일하다.

이 실시예에서는, │W1-W2│ 의 값이, 0.5㎛～3.65㎛ 로, (0.10×도체 회로 두께 T)～(0.73×도체 회로 두께 T) 의 관계를 거의 만족하고 있었다. 또한, │W1-W2│ 의 편차 σ 는, 2.01㎛ 였다.

(실시예 12)

에칭 방법을 실시예 11 과 동일한 방법으로 변경한 것 이외에는, 실시예 2 와 동일하게 하여 다층 프린트 배선판을 제조하였다.

이 실시예에서는, │W1-W2│ 의 값이, 0.675㎛～5.625㎛ 로, (0.10×도체 회로 두께 T)～(0.73 ×도체 회로 두께 T) 의 관계를 거의 만족하고 있었다. 또한, │W1-W2│ 의 편차 σ 는, 2.13㎛ 였다.

(실시예 13)

에칭 방법을 실시예 11 과 동일한 방법으로 변경한 것 이외에는, 실시예 3 과 동일하게 하여 다층 프린트 배선판을 제조하였다.

이 실시예에서는, │W1-W2│ 의 값이, 0.9㎛～7.6㎛ 로, (0.10×도체 회로 두께 T)～(0.73 ×도체 회로 두께 T) 의 관계를 거의 만족하고 있었다. 또한, │W1-W2│ 의 편차 σ 는, 2.2㎛ 였다.

(실시예 14)

에칭 방법을 실시예 11 과 동일한 방법으로 변경한 것 이외에는, 실시예 4 와 동일하게 하여 다층 프린트 배선판을 제조하였다.

이 실시예에서는, │W1-W2│ 의 값이, 1.25㎛～9.25㎛ 로, (0.10×도체 회로 두께 T)～(0.73×도체 회로 두께 T) 의 관계를 거의 만족하고 있었다. 또한, │W1-W2│ 의 편차 σ 는, 2.45㎛ 였다.

(실시예 15)

에칭 방법을 실시예 11 과 동일한 방법으로 변경한 것 이외에는, 실시예 5 와 동일하게 하여 다층 프린트 배선판을 제조하였다.

이 실시예에서는, │W1-W2│ 의 값이, 1.5㎛～10.95㎛ 로, (0.10×도체 회로 두께 T)～(0.73×도체 회로 두께 T) 의 관계를 거의 만족하고 있었다. 또한, │W1-W2│ 의 편차 σ 는, 2.58㎛ 였다.

(실시예 16)

도체 회로 (54) 및 비아홀 (56) 의 표면에 조화면 (58) 을 형성하지 않은 것 이외에는, 실시예 1 과 동일하게 하여 다층 프린트 배선판을 제조하였다.

또한, W1 과 W2 의 측정은 도체 회로 형성 후에 행하였다.

(실시예 17)

도체 회로 (54) 및 비아홀 (56) 의 표면에 조화면 (58) 을 형성하지 않은 것 이외에는, 실시예 2 와 동일하게 하여 다층 프린트 배선판을 제조하였다.

(실시예 18)

도체 회로 (54) 및 비아홀 (56) 의 표면에 조화면 (58) 을 형성하지 않은 것 이외에는, 실시예 3 과 동일하게 하여 다층 프린트 배선판을 제조하였다.

(실시예 19)

도체 회로 (54) 및 비아홀 (56) 의 표면에 조화면 (58) 을 형성하지 않은 것 이외에는, 실시예 4 와 동일하게 하여 다층 프린트 배선판을 제조하였다.

(실시예 20)

도체 회로 (54) 및 비아홀 (56) 의 표면에 조화면 (58) 을 형성하지 않은 것 이외에는, 실시예 5 와 동일하게 하여 다층 프린트 배선판을 제조하였다.

(실시예 21)

도체 회로 (54) 및 비아홀 (56) 의 표면에 조화면 (58) 을 형성하지 않은 것 이외에는, 실시예 6 과 동일하게 하여 다층 프린트 배선판을 제조하였다.

(실시예 22)

도체 회로 (54) 및 비아홀 (56) 의 표면에 조화면 (58) 을 형성하지 않은 것 이외에는, 실시예 7 과 동일하게 하여 다층 프린트 배선판을 제조하였다.

(실시예 23)

도체 회로 (54) 및 비아홀 (56) 의 표면에 조화면 (58) 을 형성하지 않은 것 이외에는, 실시예 8 과 동일하게 하여 다층 프린트 배선판을 제조하였다.

(실시예 24)

도체 회로 (54) 및 비아홀 (56) 의 표면에 조화면 (58) 을 형성하지 않은 것 이외에는, 실시예 9 와 동일하게 하여 다층 프린트 배선판을 제조하였다.

(실시예 25)

도체 회로 (54) 및 비아홀 (56) 의 표면에 조화면 (58) 을 형성하지 않은 것 이외에는, 실시예 10 과 동일하게 하여 다층 프린트 배선판을 제조하였다.

(실시예 26)

도체 회로 (54) 및 비아홀 (56) 의 표면에 조화면 (58) 을 형성하지 않은 것 이외에는, 실시예 11 과 동일하게 해 다층 프린트 배선판을 제조하였다.

(실시예 27)

도체 회로 (54) 및 비아홀 (56) 의 표면에 조화면 (58) 을 형성하지 않은 것 이외에는, 실시예 12 와 동일하게 하여 다층 프린트 배선판을 제조하였다.

(실시예 28)

도체 회로 (54) 및 비아홀 (56) 의 표면에 조화면 (58) 을 형성하지 않은 것 이외에는, 실시예 13 과 동일하게 하여 다층 프린트 배선판을 제조하였다.

(실시예 29)

도체 회로 (54) 및 비아홀 (56) 의 표면에 조화면 (58) 을 형성하지 않은 것 이외에는, 실시예 14 와 동일하게 하여 다층 프린트 배선판을 제조하였다.

(실시예 30)

도체 회로 (54) 및 비아홀 (56) 의 표면에 조화면 (58) 을 형성하지 않은 것 이외에는, 실시예 15 와 동일하게 하여 다층 프린트 배선판을 제조하였다.

(참고예 1)

2회째의 에칭을 슬릿 노즐에 의한 에칭이 아니라, 1회째와 동일 용액의 에칭액에 1분 침지시킨 것 이외에는, 실시예 14 와 동일하게 하여 다층 프린트 배선판을 제조하였다.

이 실시예에서는, │W1-W2│ 의 값이, 1.25㎛～9.25㎛ 로, (0.10×도체 회로 두께 T)～(0.73×도체 회로 두께 T) 의 관계를 거의 만족하고 있었다. 단, 이 실시예에서는, 에칭액의 유동이 없는 침지 에칭을 병용하였으므로, 에칭 속도가 장소에 따라 크게 달라지게 되고, 그 결과, 각 배선의 회로 형상이 매우 상이한 것이 되었기 때문에, │W1-W2│ 의 편차 σ 는, 2.58㎛ 였다.

(참고예 2)

도체 회로 형성 후에 조화면을 형성하지 않은 것 이외에는, 참고예 1 과 동일하게 하여 다층 프린트 배선판을 제조하였다.

(비교예 1)

슬릿 노즐의 목을 흔들지 않았던 것 이외에는, 실시예 16 과 동일하게 하여 다층 프린트 배선판을 제조하였다.

그 결과, 도체 회로의 단면 형상은 직사각형이 되었다.

(비교예 2)

슬릿 노즐의 목을 흔들지 않았던 것 이외에는, 실시예 17 과 동일하게 하여 다층 프린트 배선판을 제조하였다.

그 결과, 도체 회로의 단면 형상은 직사각형이 되었다.

(비교예 3)

슬릿 노즐의 목을 흔들지 않았던 것 이외에는, 실시예 18 과 동일하게 하여 다층 프린트 배선판을 제조하였다.

그 결과, 도체 회로의 단면 형상은 직사각형이 되었다.

(비교예 4)

슬릿 노즐의 목을 흔들지 않았던 것 이외에는, 실시예 19 와 동일하게 하여 다층 프린트 배선판을 제조하였다.

그 결과, 도체 회로의 단면 형상은 직사각형이 되었다.

(비교예 5)

슬릿 노즐의 목을 흔들지 않았던 것 이외에는, 실시예 20 과 동일하게 하여 다층 프린트 배선판을 제조하였다.

그 결과, 도체 회로의 단면 형상은 직사각형이 되었다.

(비교예 6)

에칭 시간을 30초에서 50초로 변경한 것 이외에는, 실시예 16 과 동일하게 하여 다층 프린트 배선판을 제조하였다.

이 비교예에서는, │W1-W2│ 의 값이, 3.9㎛～4.3㎛ 가 되고, 도체 회로 두께 T 와의 관계에서는, 0.78T～0.86T 에 상당하고 있다. 또한, │W1-W2│ 의 편차 σ 는, 1.58㎛ 였다.

(비교예 7)

에칭 시간을 30초에서 50초로 변경한 것 이외에는, 실시예 17 과 동일하게 하여 다층 프린트 배선판을 제조하였다.

이 비교예에서는, │W1-W2│ 의 값이, 6.075㎛～6.6㎛ 가 되고, 도체 회로 두께 T 와의 관계에서는, 0.81T～0.88T 에 상당하고 있다. 또한, │W1-W2│ 의 편차 σ 는, 1.78㎛ 였다.

(비교예 8)

에칭 시간을 30초에서 50초로 변경한 것 이외에는, 실시예 18 과 동일하게 하여 다층 프린트 배선판을 제조하였다.

이 비교예에서는, │W1-W2│ 의 값이, 7.7㎛～8.6㎛ 가 되고, 도체 회로 두께 T 와의 관계에서는, 0.77T～0.86T 에 상당하고 있다. 또한, │W1-W2│ 의 편차 σ 는, 1.62㎛ 였다.

(비교예 9)

에칭 시간을 30초에서 50초로 변경한 것 이외에는, 실시예 19 와 동일하게 하여 다층 프린트 배선판을 제조하였다.

이 비교예에서는, │W1-W2│ 의 값이, 9.625㎛～10.875㎛ 가 되고, 도체 회로 두께 T 와의 관계에서는, 0.77T～0.87T 에 상당하고 있다. 또한, │W1-W2│ 의 편차 σ 는, 1.73㎛ 였다.

(비교예 10)

에칭 시간을 30초에서 50초로 변경한 것 이외에는, 실시예 20 과 동일하게 하여 다층 프린트 배선판을 제조하였다.

이 비교예에서는, │W1-W2│ 의 값이, 12㎛～12.75㎛ 가 되고, 도체 회로 두께 T 와의 관계에서는, 0.8T～0.85T 에 상당하고 있다. 또한, │W1-W2│ 의 편차 σ 는, 1.88㎛ 였다.

(비교예 11)

에칭 시간을 5초로 한 것 이외에는, 실시예 16 과 동일하게 하여 다층 프린트 배선판을 제조하였다.

(비교예 12)

에칭 시간을 5초로 한 것 이외에는, 실시예 17 과 동일하게 하여 다층 프린트 배선판을 제조하였다.

(비교예 13)

에칭 시간을 5초로 한 것 이외에는, 실시예 18 과 동일하게 하여 다층 프린트 배선판을 제조하였다.

(비교예 14)

에칭 시간을 5초로 한 것 이외에는, 실시예 19 와 동일하게 하여 다층 프린트 배선판을 제조하였다.

(비교예 15)

에칭 시간을 5초로 한 것 이외에는, 실시예 20 과 동일하게 하여 다층 프린트 배선판을 제조하였다.

(참고예 3)

도체 회로의 표면에 조화면을 형성한 것 이외에는, 비교예 11 과 동일하게 하여 다층 프린트 배선판을 제조하였다.

(참고예 4)

실시예 1 에 있어서, 도금 레지스트의 패턴 형성용 마스크를 변경함과 함께, 전해 구리 도금 조건 및 연마 후의 도체 회로의 두께를 변경하여, 신호선의 L/S 를 20.0㎛/20.0㎛ 로 하고, 도체 회로 두께 T 를 20㎛ 로 하였다. 또한, 슬릿 노즐의 목 흔들기를 실시하지 않았다. 그 결과, 도체 회로의 단면 형상은 직사각형이 되었다.

(참고예 5)

실시예 16 에 있어서, 도금 레지스트의 패턴 형성용 마스크를 변경함과 함께, 전해 구리 도금 조건 및 연마 후의 도체 회로의 두께를 변경하여, 신호선의 L/S 를 20.0㎛/20.0㎛ 로 하고, 도체 회로 두께 T 를 20㎛ 로 하였다. 또한, 슬릿 노즐의 목 흔들기를 실시하지 않았다. 그 결과, 도체 회로의 단면 형상은 직사각형이 되었다.

(참고예 6)

실시예 1 에 있어서, 도금 레지스트의 패턴 형성용 마스크를 변경함과 함께, 전해 구리 도금 조건 및 연마 후의 도체 회로의 두께를 변경하여, 신호선의 L/S 를 20.0㎛/20.0㎛ 로 하고, 도체 회로 두께 T 를 20㎛ 로 하였다. 또한, 에칭 시간을 30초에서 50초로 변경하였다. 그 결과, │W1-W2│ 의 값이, 15.4㎛～17.2㎛ 가 되고, 도체 회로 두께 T 와의 관계에서는, 0.77T～0.86T 에 상당하고 있다. 또한, │W1-W2│ 의 편차 σ 는, 1.58㎛ 였다.

(참고예 7)

실시예 16 에 있어서, 도금 레지스트의 패턴 형성용 마스크를 변경함과 함께, 전해 구리 도금 조건 및 연마 후의 도체 회로의 두께를 변경하여, 신호선의 L/S 를 20.0㎛/20.0㎛ 로 하고, 도체 회로 두께 T 를 20㎛ 로 하였다. 또한, 에칭 시간을 30초에서 50초로 변경하였다. 그 결과, │W1-W2│ 의 값이, 15.6㎛～17.0㎛ 가 되고, 도체 회로 두께 T 와의 관계에서는, 0.78T～0.85T 에 상당하고 있다. 또한, │W1-W2│ 의 편차 σ 는, 1.77㎛ 였다.

(참고예 8)

실시예 11 에 있어서, 2회째의 에칭을 슬릿 노즐을 이용하지 않고, 1회째와 동일한 에칭 용액에 1분간 침지시킴으로써 에칭한 것 이외에는, 실시예 11 과 동일하게 하여 다층 프린트 배선판을 제조하였다.

이 참고예에서는, │W1-W2│의 값이, 0.5㎛～3.65㎛ 로, (0.10×도체 회로 두께 T)～(0.73×도체 회로 두께 T) 의 관계를 거의 만족하고 있었다.

단, 이 참고예에서는, 에칭액의 유동이 없는 침지 에칭을 병용하였으므로, 에칭 속도가 장소에 따라 크게 상이하게 되고, 그 결과, 각 배선의 회로 형상이 매우 상이한 것이 되었기 때문에, │W1-W2│ 의 편차 σ 는, 2.43㎛ 였다.

(참고예 9)

도체 회로 형성 후에, 그 도체 회로 표면에 조화면을 형성하지 않은 것 이외에는, 참고예 8 과 동일하게 하여 다층 프린트 배선판을 제조하였다.

(참고예 10)

실시예 12 에 있어서, 2회째의 에칭을 슬릿 노즐을 이용하지 않고, 1회째와 동일한 에칭 용액에 1분간 침지시킴으로써 에칭한 것 이외에는, 실시예 12 와 동일하게 하여 다층 프린트 배선판을 제조하였다.

이 참고예에서는, │W1-W2│ 의 값이, 0.75㎛～5.475㎛ 로, (0.10×도체 회로 두께 T)～(0.73×도체 회로 두께 T) 의 관계를 거의 만족하고 있었다.

단, 이 참고예에서는, 에칭액의 유동이 없는 침지 에칭을 병용하였으므로, 에칭 속도가 장소에 따라 크게 상이하게 되고, 그 결과, 각 배선의 회로 형상이 매우 상이한 것이 되었기 때문에, │W1-W2│ 의 편차 σ 는, 2.34㎛ 였다.

(참고예 11)

도체 회로 형성 후에, 그 도체 회로 표면에 조화면을 형성하지 않은 것 이외에는, 참고예 10 과 동일하게 하여 다층 프린트 배선판을 제조하였다.

(참고예 12)

실시예 13 에 있어서, 2회째의 에칭을 슬릿 노즐을 이용하지 않고, 1회째와 동일한 에칭 용액에 1분간 침지시킴으로써 에칭한 것 이외에는, 실시예 13 과 동일하게 하여 다층 프린트 배선판을 제조하였다.

이 참고예에서는, │W1-W2│ 의 값이, 1.0㎛～7.3㎛ 로, (0.10×도체 회로 두께 T)～(0.73×도체 회로 두께 T) 의 관계를 거의 만족하고 있었다.

단, 이 참고예에서는, 에칭액의 유동이 없는 침지 에칭을 병용하였으므로, 에칭 속도가 장소에 따라 크게 상이하게 되고, 그 결과, 각 배선의 회로 형상이 매우 상이한 것이 되었기 때문에, │W1-W2│ 의 편차 σ 는, 2.45㎛ 였다.

(참고예 13)

도체 회로 형성 후에, 그 도체 회로 표면에 조화면을 형성하지 않은 것 이외에는, 참고예 12 와 동일하게 하여 다층 프린트 배선판을 제조하였다.

(참고예 14)

실시예 15 에 있어서, 2회째의 에칭을 슬릿 노즐을 이용하지 않고, 1회째와 동일한 에칭 용액에 1분간 침지시킴으로써 에칭한 것 이외에는, 실시예 15 와 동일하게 하여 다층 프린트 배선판을 제조하였다.

이 참고예에서는, │W1-W2│ 의 값이, 1.50㎛～10.95㎛ 로, (0.10×도체 회로 두께 T)～(0.73×도체 회로 두께 T) 의 관계를 거의 만족하고 있었다.

단, 이 참고예에서는, 에칭액의 유동이 없는 침지 에칭을 병용하였으므로, 에칭 속도가 장소에 따라 크게 상이하게 되고, 그 결과, 각 배선의 회로 형상이 매우 상이한 것이 되었기 때문에, │W1-W2│ 의 편차 σ 는, 2.62㎛ 였다.

(참고예 15)

도체 회로 형성 후에, 그 도체 회로 표면에 조화면을 형성하지 않은 것 이외에는, 참고예 14 와 동일하게 하여 다층 프린트 배선판을 제조하였다.

이상 설명한 실시예 1～30, 참고예 1～15, 비교예 1～15 에 따라 제조한 다층 프린트 배선판에 대하여, 이하와 같은 평가 시험을 실시하였다.

또한, 제조한 각 다층 프린트 배선판에 있어서의 도체 회로의 최소 도체 회로폭 L(㎛), 최소 도체 회로간 거리 S(㎛), 도체 회로 두께 T(㎛), │W1-W2│(㎛) 의 최소치(min), 최대치(Max), │W1-W2│ 의 최소치(min)와 두께 T 의 관계, │W1-W2│ 의 최대치(Max) 와 두께 T 의 관계, │W1-W2│ 의 편차 σ(㎛) 및 조화면의 유무를, 표 1-1 및 표 1-2 에 나타낸다.

또한, 표 1-1 및 표 1-2 에 있어서, L, S, T, │W1-W2│ 및 σ 의 단위는 생략한다.

[표 1-1]

[표 1-2]

주) 표준 편차 σ 의 ( ) 안의 표기는, σ 가 (0.04T+2) 이하이면, ○ 으로 하고, 그것을 초과하면, × 로 하였다.

(평가 시험 1) 노이즈 확인 시험

상기 실시예 1～30, 참고예 3 및 비교예 1～5 및 11～15 에 따라 제조한 다층 프린트 배선판에 대하여, 이하에 설명하는 바와 같은 방법에 의해 도체 회로의 전압 파형을 관찰함으로써, 다층 프린트 배선판에 6종류의 IC 칩 (No.1～No.6) 을 실장한 경우의 노이즈의 유무를 조사하였다.

우선, 서로 이웃하는 5개의 시험용 배선 (1～5) 은, 동일 도체 회로층내에서는 거의 평행하게 형성하고, 배선 (1, 3, 5) 은 IC 칩에 접속하고, 배선 (2, 4) 은 IC 칩과 접속하지 않고 측정용 배선으로 하였다. IC 칩 (90) 으로서는, 이하의 No.1～No.6 중 어느 하나의 IC 칩을, 각 다층 프린트 배선판에 실장하여, IC 를 구동시킨 상태에서, 배선 (2, 4) 의 전압 파형을 오실로스코프 (텍트로니크스사 제조 제품명 「1180IC」) 를 이용하여 관찰하고, 배선 (1, 3, 5) 으로부터의 노이즈의 유무를 조사하였다.

No.1: 구동 주파수 3.2㎓, 버스 클럭 (FSB) 1066㎒

No.2: 구동 주파수 3.0㎓, 버스 클럭 (FSB) 800㎒

No.3: 구동 주파수 2.8㎓, 버스 클럭 (FSB) 533㎒

No.4: 구동 주파수 2.6㎓, 버스 클럭 (FSB) 400㎒

No.5: 구동 주파수 1.4㎓, 버스 클럭 (FSB) 133㎒

No.6: 구동 주파수 1.1㎓, 버스 클럭 (FSB) 100㎒

그 시험 결과를 표 2 에 나타낸다. 또한, 배선 (2, 4) 에서 전압 파형이 관찰된 것은 ×, 관찰되지 않은 것은 ○ 로 하였다.

[표 2]

No.3 및 No.4 의 IC 칩을 실장한 시험 결과로부터, 가장 노이즈가 발생하기 쉬운 L/S=5㎛/5㎛ 의 도체 회로에 있어서, │W1-W2│ 가, 0.10T～0.73T 의 범위내인 실시예 1, 6, 11, 16, 21, 26 에서는, 노이즈가 발생하지 않음을 알 수 있다.

이에 반해, 비교예 1 에서는 노이즈가 관찰되었다. 이 원인은, 인접하는 도체 회로간의 콘덴서 용량이 크기 때문에, 인접하는 도체 회로에서 크로스 토크 노이즈가 관찰된 것이라 추찰된다.

또한, No.5 의 IC 칩을 실장한 참고예 3 과 비교예 11 에 따라 제조한 다층 프린트 배선판의 시험 결과를 비교하면, 참고예 3 에서는 구동 주파수가 보다 낮은 IC 에 있어서 노이즈가 관찰되었다. 그러나, 이 참고예 3 과 마찬가지로 L/S=5㎛/5㎛ 이지만, 조화층을 형성하지 않은 비교예 11 에서는, 노이즈는 관찰되지 않는다.

이로부터, 도체 회로 표면이 조면화된 프린트 배선판에서는, 노이즈가 보다 발생하기 쉽지만, 본원 발명을 적용하는 것, 즉, │W1-W2│ 를 0.10T～0.73T 의 범위내로 함으로써 노이즈를 억제할 수 있음을 알 수 있다. 도체 회로 표면이 조면화된 프린트 배선판 (참고예 3) 에서 노이즈가 발생하기 쉬운 것은, 도체 회로가 조면화되어 있으므로, 비교예 11 보다 도체 회로간의 콘덴서 용량이 크기 때문인 것으로 추찰된다.

(평가 시험 2) 오동작 확인 시험

상기 실시예 1～30, 참고예 1～2, 8～15 및 비교예 1～15 에 따라 제조한 다층 프린트 배선판에 대하여, 이하에 설명하는 바와 같은 방법에 의해, 탑재한 IC 칩에 오동작이 있는지 여부를 확인하였다.

IC 칩 (90) 으로서는, 이하의 No.1～No.6 에서 선택되는 어느 하나의 IC 칩을 각 다층 프린트 배선판에 실장하고, IC 칩 (90) 의 신호와 전기적으로 접속되어 있는 외부 단자 (78) 에 테스트 신호를 입력하고, IC 칩으로 연산된 결과가 IC 칩으로부터 출력되고, 외부 단자에 재도달된 데이터가 올바르게 출력되어 있는지 여부를, 예를 들어, 펄스 패턴 제너레이터/에러 디텍터 (어드밴테스트사 제조, 상품명 「D3186/3286」) 를 이용하여 확인하였다.

No.1: 구동 주파수 3.2㎓, 버스 클럭 (FSB) 1066㎒

No.2: 구동 주파수 3.0㎓, 버스 클럭 (FSB) 800㎒

No.3: 구동 주파수 2.8㎓, 버스 클럭 (FSB) 533㎒

No.4: 구동 주파수 2.6㎓, 버스 클럭 (FSB) 400㎒

No.5: 구동 주파수 1.4㎓, 버스 클럭 (FSB) 133㎒

No.6: 구동 주파수 1.1㎓, 버스 클럭 (FSB) 100㎒

그 결과를, 표 3-1 및 표 3-2 에 나타낸다. 또한, 출력 데이터가 잘못되어 있는 경우에는 ×, 출력 데이터가 올바른 경우에는 ○ 으로 하였다.

[표 3-1]

[표 3-2]

구동 주파수가 2.6㎓ 인 IC 칩 No.4 를 탑재한 각 다층 프린트 배선판을 비교하면, 인접하는 도체 회로 간격의 관계 │W1-W2│ 가, 0.10T～0.73T 의 범위내인 경우 (실시예 1～30) 는 오동작이 없지만, 그 이외 (비교예 1～15) 에서는 오동작이 발생하는 것을 알 수 있다.

이 차이는, 도체 회로간의 콘덴서 용량이나 도체 회로의 도체 체적의 차이로, 본 발명의 프린트 배선판이면, 노이즈나 신호 지연이 없이 IC 칩에 신호가 전달되기 때문인 것으로 추찰된다.

또한, │W1-W2│ 의 값이 대략 동일한 정도인 실시예 14 와 참고예 1 에 따라 제조한 다층 프린트 배선판에, 구동 주파수가 2.8㎓ 인 IC 칩 No.3 을 탑재한 각 다층 프린트 배선판을 비교하면, │W1-W2│ 의 편차 σ 가, (0.04T+2) 이하인 실시예 14 에서는 오동작이 없고, 양호한 결과를 얻었지만, 참고예 1 에서는 오동작이 발생하는 것을 알 수 있다. 고속 구동이 되면 될수록, 각 신호간에서의 트랜지스터에 도달하는 타이밍이 문제가 되지만, 편차 σ 가 (0.04T+2) 이하이면, 각 배선에서의 전송 속도의 차이가 작아져, 오동작이 발생하기 어려워지는 것으로 추찰된다. 동일한 내용이 실시예 29 와 참고예 2 에 대해서도 적용된다.

또한, 구동 주파수가 3.0GHz 인 IC 칩 No.2 를 탑재한 각 다층 프린트 배선판을 비교하면, 실시예 1～10 과 실시예 11～15 의 비교, 실시예 16～25 와 실시예 26～30 의 비교로부터, │W1-W2│ 가 0.35T～0.73T 의 범위내인 경우, 보다 바람직한 결과가 얻어짐을 알 수 있다.

이것은, │W1-W2│ 의 범위가 작아짐으로써, 각 신호간에서의 전송 속도의 차이가 보다 작아짐과 함께, 도체 회로간의 콘덴서 용량이 작아졌기 때문에, 오동작이 한층 발생하기 어려워진 것으로 추찰된다. 또한, │W1-W2│ 가 0.1T～0.35T 의 범위가 바람직함을 알 수 있었다. 이것은, 도체의 전기 저항을 낮게 유지한 채, 각 신호간에서의 전송 속도의 차이나 도체 회로간의 콘덴서 용량이 작아졌기 때문이라 추찰된다.

(평가 시험 3) 노이즈 확인 시험

상기 참고예 4, 5 에 따라 제조한 다층 프린트 배선판에 대하여, 평가 시험 1 에 있어서의 No.3 의 IC 칩을 실장하고, 평가 시험 1 과 동일한 시험을 실시하였다. 그 결과, ○ 였다 (전압 파형이 관찰되지 않았다).

참고예 4, 5 와 비교예를 비교하면, 동일한 단면 형상이라도, L/S=20㎛/20㎛의 도체 회로에서는, 노이즈가 관찰되지 않는다. 이것은, L/S 가 크기 때문이라 추찰된다. 이 결과로부터, 본 발명을, L/S=15㎛/15㎛ 이하의 도체 회로를 갖는 프린트 배선판에 적용하는 의의가 큼을 알 수 있다.

(평가 시험 4) 오동작 확인 시험

참고예 4, 5, 6, 7 에 따라 제조한 다층 프린트 배선판에 대해서는, 평가 시험 2 의 No.3 의 IC 칩을 실장하고, 평가 시험 2 와 동일한 시험을 실시하였다. 그 결과, ○ (오동작 없음) 였다. 참고예 4～7 과 비교예를 비교하면, 동일한 단면 형상이라도 L/S=20㎛/20㎛ 에서는 오동작이 관찰되지 않는다. 이것은, L/S 가 크기 때문이라 추찰된다. 이 결과로부터, 본 발명을, L/S=15㎛/15㎛ 이하의 도체 회로를 갖는 프린트 배선판에 적용하는 의의가 큼을 알 수 있다.

(실시예 31)

피에칭면을 아래로 향하게 하여, 에칭 장치의 상하에 배치된 노즐 중, 하측의 노즐만을 사용하여 15초간 에칭을 행한 것 이외에는, 실시예 1 과 동일하게 하여 다층 프린트 배선판을 제조하였다.

(실시예 32)

피에칭면을 아래로 향하게 하여, 에칭 장치의 상하에 배치된 노즐 중, 하측의 노즐만을 사용하여 15초간 에칭을 행한 것 이외에는, 실시예 2 와 동일하게 하여 다층 프린트 배선판을 제조하였다.

(실시예 33)

피에칭면을 아래로 향하게 하여, 에칭 장치의 상하에 배치된 노즐 중, 하측의 노즐만을 사용하여 15초간 에칭을 행한 것 이외에는, 실시예 3 과 동일하게 하여 다층 프린트 배선판을 제조하였다.

(실시예 34)

피에칭면을 아래로 향하게 하여, 에칭 장치의 상하에 배치된 노즐 중, 하측의 노즐만을 사용하여 15초간 에칭을 행한 것 이외에는, 실시예 4 와 동일하게 하여 다층 프린트 배선판을 제조하였다.

(실시예 35)

피에칭면을 아래로 향하게 하여, 에칭 장치의 상하에 배치된 노즐 중, 하측의 노즐만을 사용하여 15초간 에칭을 행한 것 이외에는, 실시예 5 와 동일하게 하여 다층 프린트 배선판을 제조하였다.

(실시예 36)

피에칭면을 아래로 향하게 하여, 에칭 장치의 상하에 배치된 노즐 중, 하측의 노즐만을 사용하여 15초간 에칭을 행한 것 이외에는, 실시예 16 과 동일하게 하여 다층 프린트 배선판을 제조하였다.

(실시예 37)

피에칭면을 아래로 향하게 하여, 에칭 장치의 상하에 배치된 노즐 중, 하측의 노즐만을 사용하여 15초간 에칭을 행한 것 이외에는, 실시예 17 과 동일하게 하여 다층 프린트 배선판을 제조하였다.

(실시예 38)

피에칭면을 아래로 향하게 하여, 에칭 장치의 상하에 배치된 노즐 중, 하측의 노즐만을 사용하여 15초간 에칭을 행한 것 이외에는, 실시예 18 과 동일하게 하여 다층 프린트 배선판을 제조하였다.

(실시예 39)

피에칭면을 아래로 향하게 하여, 에칭 장치의 상하에 배치된 노즐 중, 하측의 노즐만을 사용하여 15초간 에칭를 행한 것 이외에는, 실시예 19 와 동일하게 하여 다층 프린트 배선판을 제조하였다.

(실시예 40)

피에칭면을 아래로 향하게 하여, 에칭 장치의 상하에 배치된 노즐 중, 하측의 노즐만을 사용하여 15초간 에칭을 행한 것 이외에는, 실시예 20 과 동일하게 하여 다층 프린트 배선판을 제조하였다.

상기 실시예 31～40 에 대하여, │W1-W2│ 의 값을 측정한 결과, 도체 회로의 두께 T 와의 관계에서는, 모두 0.10T～0.35T 의 범위를 만족하고 있었다. 또한, 상기 평가 시험 1 및 2 와 동일하게 하여 실시예 31～40 에 따라 제조한 다층 프린트 배선판에 대하여, 구동 주파수가 3.46㎓, 버스 클럭 (FSB) 1066㎒ 인 IC칩을 실장한 경우의 노이즈의 유무를 조사함과 함께, 탑재한 IC 칩에 오동작이 있는지 여부를 확인하였다. 그 결과는, 모두 ○ 이었다.

W1 : 도체회로 상측간격
W2 : 도체회로 하측간격
T: 도체회로 두께

Claims

도체 회로간에 절연재가 충전되어 이루어지는 프린트 배선판에 있어서,
상기 절연재는 상기 도체회로의 상표면도 덮고 있으며,
상기 도체 회로는 애디티브법에 의해 형성되고, 그 단면 형상이 사다리꼴이며, 인접하는 도체 회로 간의 간격이, 도체 회로의 하표면측 간격을 W2로 할 때, W2가 5㎛이상, 15㎛이하이고,
도체회로의 단면에 있어서의 4개의 정점을 A, B, C, D 로 하고, 이들 A, B, C, D 를 연결한 사다리꼴의 면적을 S₀ 으로 하고, 도체 회로의 단면의 면적을 S₁ 로 했을 경우, 0.8≤S₁/S₀≤1.2 인 것을 특징으로 하는 프린트 배선판.
제 1 항에 있어서,
인접하는 도체 회로간의 간격이, 도체 회로 상표면측 간격을 W1 로 할 때, 이들 간격이 도체 회로의 두께 T 와의 관계에 있어서, 다음 식:
0.10T≤│W1-W2│≤0.73T ???? (1)
을 만족하는 것을 특징으로 하는 프린트 배선판.
제 2 항에 있어서,
상기 │W1-W2│ 가 0.35T 이하인 것을 특징으로 하는 프린트 배선판.
제 2 항 또는 제 3 항에 있어서,
상기 │W1-W2│ 의 표준 편차 σ 는 (0.04T+2) 이하인 것을 특징으로 하는 프린트 배선판.
삭제
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제 2 항 또는 제 3 항에 있어서,
상기 도체회로는, 그 표면이 조화 (粗化) 되어 있는 것을 특징으로 하는 프린트 배선판.
제 4 항에 있어서,
상기 도체회로는, 그 표면이 조화 (粗化) 되어 있는 것을 특징으로 하는 프린트 배선판.
삭제
삭제
도체 회로간에 절연재가 충전되어 이루어지는 프린트 배선판에 있어서,
상기 절연재는 상기 도체회로의 상표면도 덮고 있으며,
상기 도체 회로는 그 단면 형상이 사다리꼴이며, 인접하는 도체 회로간의 간격이, 도체 회로 하표면측 간격을 W2 로 할 때, W2 가 5㎛이상, 15㎛이하이고, 또한
도체회로의 단면에 있어서의 4개의 정점을 A, B, C, D 로 하고, 이들 A, B, C, D 를 연결한 사다리꼴의 면적을 S₀ 으로 하고, 도체 회로의 단면의 면적을 S₁ 로 했을 경우, 0.8≤S₁/S₀≤1.2 인 것을 특징으로 하는 프린트 배선판.
제 11 항에 있어서,
상기 도체회로의 두께 T 는, 5㎛이상, 25㎛이하인 것을 특징으로 하는 프린트 배선판.
제 11 항 또는 제 12 항에 있어서,
상기 도체회로는, 그 표면이 조화 (粗化) 되어 있는 것을 특징으로 하는 프린트 배선판.