KR100978774B1 - 다층 프린트 배선판 - Google Patents

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Abstract

빌드업 배선층의 표층에 IC 칩 등의 반도체 소자를 탑재하기 위한 실장부를 갖는 다층 프린트 배선판에 있어서, IC 칩 등의 반도체 소자를 실장하는 영역의 바로 아래의 영역에 배치 형성되는 스루홀 도체의 피치를, 다른 영역에 배치 형성되는 스루홀 도체의 피치보다 작게 하여 실장된 IC 칩의 프로세서 코어부의 트랜지스터에 대한 전원 공급의 지연이 억제되어 오동작이 잘 발생하지 않는다.
다층 프린트 배선판

Description

다층 프린트 배선판{MULTILAYER PRINTED WIRING BOARD}
본 발명은, IC 칩 등의 반도체 소자를 실장하는 다층 프린트 배선판에 관한 것으로서, 특히 고주파 영역에서의 오동작을 억제할 수 있는 반도체 소자 실장 기판에 관한 것이다.
종래의 반도체 소자 실장 기판으로서는, 스루홀 도체가 형성된 코어 기판 상에 절연층과 도체 회로가 교대로 적층되어 만들어지는 빌드업 기판이 있다 (일본 공개특허공보 2002-374066 참조).
종래 기술에 관련된 상기 반도체 소자 실장용의 다층 프린트 배선판에 있어서는, 비교적 사이즈가 크고, 또한, 전극수가 많은 3GHz 이상의 고속 구동하는 IC 칩을 기판 상에 실장하면, 실장 후의 IC 칩이 오동작되기 쉽다는 문제점이 있다.
그래서, 본 발명은 실장된 IC 칩의 오작동이 잘 발생하지 않는 반도체 소자 실장용의 다층 프린트 배선판을 제공하는 것을 목적으로 한다.
발명의 개시
즉, 본 발명은, 스루홀 도체를 갖는 코어 기판 상에, 도체 회로와 절연성 수지층이 교대로 적층되어 이루어지는 빌드업 배선층이 형성되고, 그 빌드업 배선층의 표층에 IC 칩 등의 반도체 소자 (이하, 간단히 「IC 칩」이라고 한다) 를 탑재하기 위한 실장부를 갖고 이루어지는 다층 프린트 배선판에 있어서, 상기 IC 칩을 실장하는 영역의 바로 아래의 영역에 배치 형성되는 스루홀 도체의 피치를, 다른 영역에 배치 형성되는 스루홀 도체의 피치보다 작게 한 다층 프린트 배선판이다.
본 발명에 있어서, 실장되는 IC 칩은, 주로 프로세서 코어 부분과 메모리 부분을 갖고 구성되고, 프로세서 코어부 바로 아래의 영역에 배치 형성되는 스루홀 도체의 피치를, 프로세서 코어부 이외의 영역에 배치 형성되는 스루홀 도체의 피치보다 작게 (협피치) 할 수 있다.
또한, 본 발명에 있어서, 「스루홀 도체」란, 코어 기판 또는 프린트 배선판의 전체 층을 관통하는 관통 구멍의 내벽면에 도체층을 형성하여 이루어지는 타입뿐만이 아니라, 그 관통 구멍 내에 금속 도금 등을 완전히 충전하여 이루어지는 타입을 포함하고, 코어 기판 또는 프린트 배선판의 표면 및 이면에 형성한 도체층을 전기적으로 접속하는 도체층으로서 정의된다.
본 발명에 있어서, IC 칩을 구성하는 프로세서 코어부 바로 아래에 배치 형성하는 IC 칩 탑재용의 패드의 수를 Bc, 프로세서 코어부 바로 아래의 영역에 배치 형성하는 스루홀 도체의 수를 Tc 로 하고, IC 칩의 전극에 접속되는 모든 패드 수를 Bp, 모든 스루홀 도체의 수를 Tp 로 할 때,
Bc / Tc < Bp - Bc / Tp - Tc
의 관계식으로 나타내어지도록, IC 칩 탑재용 패드와 스루홀 도체를 배치할 수 있다.
또, 본 발명에 있어서, IC 칩의 프로세서 코어부 바로 아래의 영역에 배치 형성되는 스루홀 도체의 피치를 Pc, IC 칩을 실장하는 영역의 바로 아래이지만, 프로세서 코어부 이외의 부분의 바로 아래 영역에 배치 형성되는 스루홀 도체의 피치를 Pm, IC 칩을 실장하는 영역 이외에 배치 형성되는 스루홀 도체의 피치를 Ps 로 할 때,
Pc < Pm ≤ Ps
와 같은 관계식으로 나타내어지는 스루홀 도체의 배치 밀도로 할 수 있는, 즉, 스루홀 도체의 배치 밀도가, IC 칩의 프로세서 코어부 바로 아래의 영역에서부터, 프로세서 코어부 이외의 부분의 바로 아래의 영역을 향해 점차 작아지도록, 스루홀 도체를 배치 형성할 수 있다.
또, 본 발명에 있어서, 프로세서 코어부 바로 아래의 영역에 배치 형성되는 스루홀 도체의 피치 (Pc) 는, 125 ∼ 250㎛ 로 할 수 있고, 또 IC 칩의 바로 아래이지만, 프로세서 코어부 이외의 부분의 바로 아래 영역에 배치 형성되는 스루홀 도체의 피치 (Pm) 은, 150 ∼ 600㎛ 피치로 할 수 있고, 또한 IC 칩의 바로 아래 이외의 영역에 배치 형성되는 스루홀 도체의 피치 (Ps) 는, 200 ∼ 600㎛ 로 할 수 있다.
또, 본 발명에 있어서는, IC 칩을 구성하는 프로세서 코어부 바로 아래의 영역에 배치 형성되는 스루홀 도체의 피치 (Pc) 와, 프로세서 코어부 바로 아래에 배치 형성되는 패드의 피치가 일치하도록, 스루홀 도체 및 패드를 배치 형성할 수 있다.
또한, 본 발명에 있어서는, 상기 코어 기판은, 코어재 상에 도체 회로와 절연성 수지층이 교대로 적층되어 이루어지는 다층 코어 기판으로서, 상기 다층 코어 기판의 내부에 형성한 도체 회로의 두께를 T 로 하고, 다층 코어 기판의 표면에 형성한 도체 회로의 두께를 t 로 할 때, T ≥ 1.5t 로 할 수 있다.
본 발명의 다층 프린트 배선판에 의하면, IC 칩 바로 아래의 영역에 배치 형성되는 스루홀 도체의 피치를, IC 칩 바로 아래 이외의 영역에 배치 형성되는 스루홀 도체의 피치보다 작게 하는, 즉, 협피치로 함으로써, 전원용의 스루홀 도체와 그라운드용 스루홀 도체 사이의 피치가 협피치가 되기 때문에, 상호 인덕턴스를 작게 할 수 있다. 그 결과, IC 칩의 프로세서 코어부에 대한 전원 공급의 지연이 억제되어 IC 칩의 오동작이 잘 발생하지 않는다.
또, IC 칩의 오동작에 크게 영향을 미치는 것이 프로세서 코어이므로, 프로세서 코어부 바로 아래에 배치 형성되는 스루홀 도체의 피치를, 프로세서 코어부 이외에 배치 형성되는 스루홀 도체의 피치보다 협피치로 하는 것이, IC 칩의 오동작을 방지하는 데 유효하다.
도 1 은, 본 발명에 관련된 다층 프린트 배선판에 있어서의 스루홀 도체의 배열을 설명하기 위한 개략도이다.
도 2 (a) ∼ (e) 는, 본 발명의 실시예 1 에 관련된 다층 프린트 배선판을 제조하는 공정의 일부를 나타내는 도면이다.
도 3 (a) ∼ (f) 는, 본 발명의 실시예 1 에 관련된 다층 프린트 배선판을 제조하는 공정의 일부를 나타내는 도면이다.
도 4 (a) ∼ (c) 는, 본 발명의 실시예 1 에 관련된 다층 프린트 배선판을 제조하는 공정의 일부를 나타내는 도면이다.
도 5 는, 스루홀 도체 형성시의 관통과 더미랜드를 설명하기 위한 도면이다.
발명을 실시하기 위한 최선의 형태
이하, 본 발명에 관련된 다층 프린트 배선판의 구체적인 실시형태에 대해, 첨부 도면을 참조하여 설명한다.
본 발명에 관련된 반도체 소자 실장용의 다층 프린트 배선판의 일 실시형태는, 도 1 에 나타내는 바와 같이, 코어 기판을 관통하여 복수의 스루홀 도체가 형성되고, 그 코어 기판 상에 도체 회로와 절연성 수지층이 교대로 적층되어 이루어지는 빌드업 배선층이 형성되고, 그 빌드업 배선층의 표층에 IC 칩을 탑재하기 위한 실장부를 갖는 다층 프린트 배선판으로서, IC 칩을 실장하는 영역의 바로 아래에 배치 형성한 스루홀 도체의 피치를, IC 칩을 실장하는 영역 이외의 다른 영역, 즉, IC 칩 실장 영역의 외측의 주변 영역에 위치하는 스루홀 도체의 피치보다 협피치로 한 것을 특징으로 한다.
이와 같이, IC 칩 실장 영역의 바로 아래에 배치 형성한 스루홀 도체를 다른 영역에 배치 형성한 스루홀 도체보다 협피치로 함으로써, IC 칩의 전원 전극에 접속되는 전원용 스루홀 도체와, IC 칩의 그라운드 전극에 접속되는 그라운드용 스루홀 도체 사이의 피치가 좁아지므로, 상호 인덕턴스가 작아진다. 그 결과, IC 칩의 프로세서 코어부에 대한 전원 공급의 지연이 억제되어 IC 칩의 오동작이 잘 발생하지 않는다. 이 때, 전원용 스루홀 도체 및 그라운드용 스루홀 도체는, 격자 형상으로 또는 지그재그 형상으로 배치되고, 전원용 스루홀 도체와 그라운드용 스루홀 도체는 인접하여 배치되는 것이 바람직하다.
본 발명의 실시형태에서는, 기판 상에 실장되는 IC 칩은, 주로 프로세서 코어 부분과 메모리 부분을 갖고 구성되고, 프로세서 코어부 바로 아래의 영역에 배치 형성되는 스루홀 도체의 피치를, 메모리 부분 등의 프로세서 코어부 이외의 부분의 바로 아래의 영역에 배치 형성되는 스루홀 도체의 피치보다 작게 (협피치) 하는 것이 바람직하다.
IC 칩의 오동작에 크게 영향을 미치는 것이 프로세서 코어이므로, 프로세서 코어부 바로 아래에 형성하는 스루홀 도체의 피치만을 협피치로 하면, 프로세서 코어부에 전원을 지연없이 공급할 수 있고, 오동작을 억제할 수 있게 된다. 또, IC 칩을 실장하는 프린트 배선판의 사이즈는, 일반적으로 IC 칩의 사이즈에 비해 1.2 ∼ 7 배 정도이다. 이와 같은 프린트 배선판에 있어서는, 프로세서 코어부 이외의 영역의 스루홀 피치를 프로세서 코어 바로 아래의 스루홀 피치보다 크게 하면, 프린트 배선판의 거의 전체면을 걸쳐서 스루홀을 배치할 수 있으므로, 프린트 배선판의 강도를 크게 할 수 있다. 이 때문에, 프린트 배선판의 휨 등이 작아지므로, IC 칩의 실장 수율이나, IC 칩 실장 후의 접속 신뢰성이 향상된다.
또, 본 발명의 실시형태에서는, IC 칩을 구성하는 프로세서 코어부 바로 아래에 배치 형성하는 패드의 수를 Bc, 프로세서 코어부 바로 아래의 영역에 배치 형성하는 스루홀 도체의 수를 Tc 로 하고, 모든 패드 수를 Bp, 모든 스루홀 도체의 수를 Tp 로 할 때,
Bc / Tc < Bp - Bc / Tp - Tc
의 관계식으로 나타내어지도록, 패드와 스루홀 도체를 배치하는 것이 바람직하다.
패드 수와 스루홀 수의 관계를, Bc / Tc < Bp - Bc / Tp - Tc 로 하고 있으므로, 프로세서 코어 바로 아래의 스루홀 피치를 협피치로 유지한 상태로 패드 수에 대한 스루홀 수를 줄일 수 있다. 그 때문에, 전원용 도체층을 관통하는 그라운드용 스루홀 도체 (IC 칩의 그라운드 전극에 접속되어 있는 스루홀 도체) 나, 전원용 도체층에 있어서의 그라운드용 스루홀 도체로부터 연장되는 도체 회로를 줄일 수 있으므로, 전원용 도체층의 면적 혹은 체적을 크게 할 수 있다. 그 결과, 전원용 도체층의 저항이 작아지므로, IC 칩에 대한 전원 공급을 지연없이 실시할 수 있게 된다.
또, 본 발명의 실시형태에서는, IC 칩의 프로세서 코어부 바로 아래의 영역에 배치 형성되는 스루홀 도체의 피치를 Pc, IC 칩을 실장하는 영역의 바로 아래이지만, 프로세서 코어부 이외의 부분의 바로 아래 영역에 배치 형성되는 스루홀 도체의 피치 Pm, IC 칩을 실장하는 영역 이외에 배치 형성되는 스루홀 도체의 피치 Ps 로 할 때,
Pc < Pm ≤ Ps
와 같은 관계식으로 나타내어지는 스루홀 도체의 배치 밀도로 할 수 있는, 즉, 스루홀 도체의 배치 밀도가, IC 칩의 프로세서 코어부 바로 아래의 영역으로부 터, 프로세서 코어부 이외의 부분의 바로 아래 영역을 향해 점차 작아지도록, 스루홀 도체를 배치 형성하는 것이 바람직하다.
예를 들어, 프로세서 코어부 바로 아래의 영역에 배치 형성되는 스루홀 도체의 피치 (Pc) 를 125 ∼ 250㎛ 로 하고, 또 IC 칩의 바로 아래이지만, 프로세서 코어부 이외의 부분의 바로 아래 영역에 배치 형성되는 스루홀 도체의 피치 (Pm) 를, 150 ∼ 600㎛ 피치로 하고, 나아가 IC 칩의 바로 아래 이외의 영역에 배치 형성되는 스루홀 도체의 피치 (Ps) 를, 200 ∼ 600㎛ 로 할 수 있다.
전원을 필요로 하는 IC 칩의 프로세서 코어부 바로 아래는 협피치이므로, IC 칩에 전원을 순조롭게 공급할 수 있다. 그리고, 그 이외의 영역에서는 비교적 넓은 피치이므로, 프린트 배선판의 강도를 크게 할 수 있기 때문이다.
또, 본 발명의 실시형태에서는, IC 칩을 구성하는 프로세서 코어부 바로 아래의 영역에 배치 형성되는 스루홀 도체의 피치 (Pc) 와, 프로세서 코어부 바로 아래에 배치 형성되는 패드의 피치 Bc 가 일치하도록, 스루홀 도체 및 패드를 배치 형성하는 것이 바람직하다.
배선 길이를 짧게 할 수 있으므로, IC 칩에 대한 전원 공급의 지연을 더욱 억제할 수 있기 때문이다.
또한, 본 발명의 실시형태에서는, 상기 코어 기판을, 코어재 상에 도체 회로와 절연성 수지층이 교대로 적층되어 이루어지는 다층 코어 기판으로 형성하고, 상기 다층 코어 기판의 내부에 형성한 도체 회로의 두께를 T 로 하고, 다층 코어 기판의 표면에 형성한 도체 회로의 두께를 t 로 할 때, T ≥ 1.5 t 로 하는 것이 바 람직하다.
다층 코어 기판의 내부에 형성한 도체 회로를 전원용 도체층이나 그라운드용 도체층으로서 사용하는 경우, 도체 회로의 두께가 두껍기 때문에, 저저항이 되어, 전원 공급이 순조롭게 되기 때문이다.
본 발명의 실시형태에서는, 코어 기재에 사용되는 절연성 수지 기재로서는, 유리포 에폭시 수지 기재, 유리포 비스말레이미드트리아진 수지 기재, 유리포 폴리페닐렌에테르 수지 기재, 아라미드 부직포-에폭시 수지 기재, 아라미드 부직포-폴리이미드 수지 기재에서 선택되는 경질 기재를 사용하는 것이 바람직하고, 유리포 에폭시 수지 기재가 보다 바람직하다.
상기 절연성 수지 기재의 두께는, 30 ∼ 800㎛ 정도로 하는 것이 바람직하다. 그 이유는, 30㎛ 미만의 두께에서는, 강성이 충분하지 않고, 800㎛ 를 초과하면, 배선 길이가 길어져, 전원 공급에 불이익이 되기 때문이다.
이러한 절연성 수지 기재의 양면에 형성되는 도체 회로는, 후술하는 바와 같이, 스루홀 도체용의 관통 구멍에 대한 도금 충전 후에, 절연성 수지 기재의 양면에 부착된 금속박 및 그 상에 형성한 도금층을 에칭 처리함으로써 형성하는 것이 바람직하다.
상기 절연성 수지 기재의 양면에 형성되는 도체 회로의 두께는 10 ∼ 40㎛ 정도로 한다. 그 이유는, 10㎛ 미만에서는 전원용 도체층이나 그라운드용 도체층으로서 사용하는 경우에, 고저항이 되기 때문이고, 한편, 40㎛ 를 초과하면, 기판 상에 형성되는 빌드업 배선층의 평탄성이 떨어지기 때문이다.
상기 절연성 수지 기재 및 금속박으로 구성되는 기판은, 특히, 에폭시 수지를 유리 크로스에 함침시켜 B 스테이지로 한 프리프레그와, 구리박을 적층하여 가열 프레스함으로써 얻어지는 편면 구리 라미네이트 적층판을 사용할 수 있다. 이러한 기판은, 구리박이 에칭된 후의 취급 중에, 배선 패턴이나 비아 위치가 어긋나지 않아, 위치 정밀도가 우수하다.
본 발명의 실시형태에서는, 스루홀 도체는, 관통 구멍을 드릴 가공 또는 레이저 가공에 의해 형성한 후, 그들의 관통 구멍에 금속 도금을 충전함으로써 형성되는 것이 바람직하다.
또한, 레이저 가공에 있어서의 조사 레이저 광의 흡수 효율을 높이기 위해서, 미리 절연성 수지 기판 상의 금속박에 공지된 흑화 처리를 실시해 두는 것이 바람직하다.
상기 절연성 수지 기재에 레이저를 사용하여 스루홀 도체용 관통 구멍을 형성시키려면, 레이저 조사에 의해 금속박과 절연성 수지 기재를 동시에 구멍을 뚫는 다이렉트 레이저법과, 금속박의 관통 구멍에 해당하는 금속박 부분을 에칭에 의해 제거한 후, 레이저 조사에 의해 절연성 수지 기재에 구멍을 뚫는 컨포멀법이 있지만, 본 발명에서는 그 어느 것을 사용해도 된다.
상기 레이저 가공은, 펄스 발진형 탄산 가스 레이저 가공 장치에 의해 실시되는 것이 바람직하고, 그 가공 조건은, 예를 들어, 펄스폭이 3 ∼ 15 ㎲, 쇼트수 2 ∼ 30 의 범위 내로 할 수 있다.
또한, 레이저 조사에 의해 형성한 관통 구멍의 측면에 잔류하는 수지 잔재를 제거하기 위해, 디스미어 처리를 실시한다. 이 디스미어 처리는, 산 혹은 산화제 (예를 들어, 크롬산, 과망간산) 의 약액 처리 등의 습식 처리나, 산소 플라즈마 방전 처리, 코로나 방전 처리, 자외선 레이저 처리 또는 엑시머 레이저 처리 등의 건식 처리에 의해 실시한다.
이들의 디스미어 처리 방법으로부터 어느 방법을 선택할지는, 절연 기재의 종류, 두께, 스루홀 도체용 관통 구멍의 개구 직경, 레이저 조사 조건 등에 따라, 잔류가 예상되는 스미어량을 고려하여 선택된다.
본 발명의 실시형태에서는, 상기 관통 구멍에 도금 충전하여 스루홀 도체를 형성하려면, 먼저, 관통 구멍 내벽에 통상적인 무전해 도금 처리에 의해 무전해 도금막을 형성한 후, 통상적인 전해 도금 처리를 실시하여, 관통 구멍의 내벽면에 도금 금속층을 형성하거나, 혹은 관통 구멍 속을 완전하게 도금 충전할 수 있다.
상기 무전해 도금 또는 전해 도금으로서는, 예를 들어, 구리, 주석, 은, 각종 땜납, 구리/주석, 동/은 등의 금속 도금이 바람직하고, 특히, 무전해 구리 도금 또는 전해 구리 도금이 바람직하다.
상기 관통 구멍의 내벽면에 도금 금속층을 형성함으로써 스루홀 도체를 형성하는 경우에는, 관통 구멍 내에 수지 조성물 등을 충전한 후, 건조시키고, 필요에 따라, 수지 조성물에 피복된 기판 표면을, 도체 회로 표면 및 스루홀 도체의 랜드 표면이 노출되도록 연마, 평탄화한 후, 가열 경화 처리를 실시하여, 충전용 수지 조성물을 경화시켜 수지 충전재층으로 한다.
본 발명의 실시형태에서는, 코어 기판으로서의 절연성 수지 기재의 양면에 형성되는 도체 회로는, 스루홀 도체의 형성과 동시에 형성한 도체층을 에칭 처리 함으로써 형성되는 것이 바람직하다.
이 도체 회로 형성 공정은, 먼저, 상기 도체층의 표면에 감광성 드라이 필름 레지스트를 첩부한 후, 소정의 회로 패턴을 따라 노광, 현상 처리하여 에칭 레지스트를 형성하고, 에칭 레지스트 비형성 부분의 도체층을 에칭하여, 전극 패드를 포함하는 도체 회로 패턴으로 한다.
상기 처리 공정에 있어서, 에칭액으로서는, 황산-과산화수소, 과황산염, 염화 제 2 구리, 염화 제 2 철의 수용액에서 선택되는 적어도 1 종의 수용액을 사용할 수 있다.
또 상기 도체층을 에칭하여 도체 회로를 형성하는 전처리로서, 파인 패턴을 형성하기 쉽게 하기 위해, 미리, 도체층의 표면 전체면을 에칭하여 두께를 1 ∼ 10㎛, 보다 바람직하게는 2 ∼ 8㎛ 정도까지 얇게 할 수 있다.
이와 같은 프린트 배선판을 코어 기판으로 하고, 그 코어 기판 상에, 통상적인 방법에 의해 도체층과 수지 절연층을 교대로 형성하여 이루어지는 빌드업 배선층을 형성하여 이루어지는 다층 프린트 배선판을 형성하고, 다층 프린트 배선판의 가장 외측의 도체층의 일부를, 소정의 피치로 범프 접속용 패드에 형성함과 함께, 그들의 패드 상에 땜납 범프를 형성하는 것이 바람직하다.
이하, 본 발명에 관련된 다층 프린트 배선판에 대해, 실시예를 참조하여, 더욱 상세하게 설명한다.
(실시예 1)
A. 관통 구멍 충전용 수지 조성물의 조제
비스페놀 F 형 에폭시모노머 (유화 쉘사 제조, 분자량 : 310, YL983U) 100 중량부, 표면에 실란커플링제가 코팅된 평균 입경이 1.6㎛ 이고, 최대 입자의 직경이 15㎛ 이하인 SiO2 구형상 입자 (아드텍사 제조, CRS 1101-CE) 170 중량부 및 레벨링제 (산노푸코사 제조 페레놀 S4) 1.5 중량부를 용기에 담고, 교반 혼합함으로써, 그 점도가 23±1℃ 에서 44 ∼ 49Paㆍs 의 수지 충전재를 조제하였다. 또한, 경화제로서, 이미다졸 경화제 (시코쿠 화성사 제조, 2E4MZ-CN) 6.5 중량부를 사용하였다. 스루홀 도체를 형성하는 관통 구멍을 충전하기 위한 수지로서는, 다른 에폭시 수지 (예를 들어, 피스페놀 A 형, 노볼락형 등), 폴리이미드 수지, 페놀 수지 등의 열경화성 수지를 사용해도 된다.
B. 다층 프린트 배선판의 제조
다층 코어 기판의 작성
(1) 두께 0.6mm 의 유리 에폭시 수지 또는 BT (비스말레이미드트리아진) 수지로 이루어지는 절연성 기판 (14) 의 양면에, 10 ∼ 250㎛ 의 구리박 (16) 이 라미네이트되어 이루어지는 양면 구리장 적층판 (10) 을 출발 재료로서 사용하였다 (도 2 (a)). 이 실시예 1 에서는 30㎛ 의 구리박을 사용하였다.
(2) 계속해서, 서브트랙티브법에 의해, 기판 (10) 의 표면측의 구리박 (16) 을 에칭 처리하여, 관통 (22) 내에 더미랜드를 갖지 않는 하층의 도체 회로 (16E) 를 형성함과 함께, 기판 (10) 의 이면측의 구리박 (16) 을 에칭 처리하여, 관통 구멍 (22) 내에 더미랜드를 갖지 않는 하층의 도체 회로 (16P) 를 형성한다 (도 2 (b) 참조). 또한, 상기 관통 구멍 (개구)(22) 은, 스루홀 도체가 형성되는 위치에 대응하여 형성된다.
통상적으로, 더미랜드는 스루홀 도체의 구경에 대해 150 ∼ 250㎛ 정도 큰 구경을 갖고 형성되므로, 더미랜드를 갖지 않는 도체 회로로 함으로써, 더미랜드를 갖는 통상적인 구조에 비해, 스루홀 도체간 및 전원용 스루홀 도체와 그라운드용 도체층간, 그라운드용 스루홀 도체와 전원용 도체층간의 간격을 좁힐 수 있다. 여기서, 더미랜드 (DL) 란, 도 5 에 나타내는 바와 같이, 다층 코어 기판의 내층에 있어서, 스루홀 도체로부터 연장하여, 관통 구멍 (22) 내에 배치 형성한 스루홀 주위의 도체 회로이다.
이와 같이 더미랜드 (DL) 를 형성하지 않음으로써, 상호 인덕턴스를 감소시키거나 도체 저항을 낮게 할 수 있다. 또한, 전원층, 그라운드층을 구성하는 도체층의 체적을 증가시킬 수도 있다.
(3) 그 후, 그 기판을 NaOH (10g/ℓ), NaClO2 (40g/ℓ), Na3PO4 (6g/ℓ) 를 함유하는 수용액을 흑화욕 (산화욕) 으로 하는 흑화 처리, 및, NaOH (10g/ℓ), NaBH4 (6g/ℓ) 를 함유하는 수용액을 환원욕으로 하는 환원 처리를 실시하고, 하층의 그라운드용 도체층 (16E), 하층의 전원용 도체층 (16P) 의 표면에 조화면을 형성한다.
또한, 표층의 도체층에 신호용 도체 회로를 형성해도 된다.
(4) 상기 기판의 양면에 200㎛ 두께의 프리프레그 (18) 와 18㎛ 두께의 구리박 (20) 의 순서로 적층하고, 그 후, 가열, 가압 프레스하여 4 층의 다층 코어 기판 (30) 을 제조한다 (도 2 (c), (d) 참조).
(5) 이 다층 코어 기판 (30) 을 드릴 삭공하고, 스루홀 도체 형성용 관통 구멍 (22) 을 뚫어 형성한다 (도 2 (e) 참조).
여기서, 실장하는 IC 칩의 프로세서 코어부 바로 아래의 영역에 형성하는 관통 구멍 (35) 은, 직경 100㎛ 의 드릴을 사용하여, 그들의 피치가 IC 칩의 전극 피치 (패드 피치) 와 동등한 125㎛ 가 되도록 형성된다.
또, IC 칩 바로 아래에서, 프로세서 코어부 이외의 부분의 바로 아래 영역에 형성하는 관통 구멍 (35) 은, 직경 100㎛ 의 드릴을 사용하여, 그들의 피치가 150 ∼ 400㎛ 가 되도록 형성된다.
또, IC 칩 바로 아래 이외의 영역에 형성하는 관통 구멍 (35) 은, 직경 250㎛ 의 드릴을 사용하여, 그들의 피치가 300 ∼ 600㎛ 가 되도록 형성된다. 또한, IC 칩 바로 아래 이외의 영역의 프린트 배선판 전체에 걸치도록 형성한다.
또한, IC 칩의 프로세서 코어부 바로 아래 이외에 형성하는 스루홀 도체의 개수는, 프로세서 코어부 바로 아래 이외에 위치하는 패드의 개수에 대해, 10 ∼ 50% 의 비율로 형성할 수 있지만, 본 실시예에서는 30% 로 하였다.
(6) 이어서, 상기 (5) 에서 스루홀 도체를 형성하기 위한 관통 구멍 (35) 을 뚫어 형성한 다층 코어 기판 (30) 에 대해, 무전해 구리 도금, 전해 구리 도금을 실시하여, 다층 코어 기판을 관통하는 구경이 각각 100㎛, 100㎛, 250㎛ 인 스루홀 도체 (36) 를 형성한다 (도 3 (a) 참조).
또한, 이들의 스루홀 도체 (36) 는, 신호용 스루홀 도체 (도시 생략) 나, 전원용 스루홀 도체 (36P1)(100㎛) 및 그라운드용 스루홀 도체 (36E1)(100㎛), 전원용 스루홀 도체 (36P2)(100㎛) 및 그라운드용 스루홀 도체 (36E2)(100㎛), 전원용 스루홀 도체 (36P3)(250㎛) 및 그라운드용 스루홀 도체 (36E3)(250㎛) 로 구성된다.
여기서, 전원용 스루홀 도체와 그라운드용 스루홀 도체를 인접하여 격자 형상 또는 지그재그 형상으로 배치하는 것이 바람직하다. 프로세서 코어 바로 아래만의 전원용 스루홀 도체와 그라운드용 스루홀 도체를 인접하여 격자 형상 또는 지그재그 형상으로 배치해도 된다. 또한, 부호 (36P1) 및 (36E1) 로 나타나는 것이 프로세서 코어 바로 아래의 영역에 형성한 스루홀 도체이다.
(7) 상기 (6) 에서, 스루홀 도체 (36) 가 형성된 다층 코어 기판 (30) 을, NaOH (10g/ℓ), NaClO2, (40g/ℓ), Na3PO4 (6g/ℓ) 를 함유하는 수용액을 흑화욕 (산화욕) 으로 하는 흑화 처리, 및, NaOH (10g/ℓ), NaBH4 (6g/ℓ) 를 함유하는 수용액을 환원욕으로 하는 환원 처리를 실시하여, 스루홀 도체 (36) 의 내벽에 조화면 (도시 생략) 을 형성한다.
(8) 이어서, 상기 A 에서 제조한 관통 구멍 충전용 수지 조성물 (40) 을, 각 스루홀 도체 (36) 내에, 스퀴지를 사용하여 충전한 후, 100℃, 20 분의 조건에서 건조시켰다.
그 기판 (30) 의 표면을, 연마하여 평탄화하고, 100℃ 에서 1 시간, 150℃ 에서 1 시간의 가열함으로써, 관통 구멍 충전용 수지 조성물 (40) 을 경화시켜 수지 충전재층을 형성하였다. 그 후, 기판 표면 (관통 구멍 충전용 수지 표면도 포함한다) 에, 무전해 도금 및 전해 도금을 실시하여, 다층 코어 기판의 표면 및 이면에 도체층 (46, 46) 을 형성하였다 (도 3 (b) 참조).
이 실시형태에서는, 다층 코어 기판의 표면 및 이면에 형성되는 도체층의 두께 (구리 두께) 는 7.5 ∼ 70㎛ 로 하였다. 이와 같이, 다층 코어 기판 (30) 의 표면 및 이면에 형성되는 도체층 (46) 의 두께 (구리 두께) 는, 다층 코어 기판 (30) 의 내부에 형성한 도체층 (16) 의 두께 (구리 두께) 에 비해 얇게 하는 것이 바람직하다. 본 실시예에서는 20㎛ 로 하였다.
이로써, 다층 코어 기판 (30) 의 외측에 형성하는 도체층 (46) 은, 다층 코어 기판의 내부에 형성하는 도체층 (16) 에 비해 미세한 회로를 형성할 수 있게 되고, 스루홀 랜드의 소직경화 및 도체 회로간의 간극이나 스루홀 랜드와 도체 회로 사이의 간극을 작게 할 수 있다. 따라서, 다층 코어 기판 (30) 의 표면 및 이면측에 형성하는 스루홀 랜드나 도체 회로는, 스루홀 도체의 협피치화를 저해하지 않는다.
(9) 그 후, 공지된 서브트랙티브법에 의해, 다층 코어 기판의 표면 및 이면의 도체층을 패터닝하고, 표면에 전원용 도체층 (46P), 이면에 그라운드용 도체층 (46E) 을 형성하였다 (도 3 (c) 참조).
(10) 상기 기판을 물세정, 산성 탈지한 후, 소프트 에칭하고, 이어서, 에칭액을 기판의 양면에 스프레이로 분사하여, 신호용 도체 회로 (도시 생략), 전원용 도체 회로 (46P) 및 그라운드용 도체 회로 (46E) 의 표면과, 각 스루홀 도체 (36) 의 랜드 표면을 덮는 도체층을 에칭함으로써, 도체 회로의 표면에 조화면 (도시 생략) 을 형성하였다.
에칭액으로서는, 이미다졸 구리 (II) 착체 10 중량부, 글리콜산 7.3 중량부, 염화 칼륨 5 중량부로 이루어지는 에칭액 (맥크사 제조, 맥크에치본드) 을 사용하였다.
도체 회로 및 스루홀 도체의 랜드 표면을 덮는 도체층 (덮개 도금층)(36L) 의 표면에 조화층을 형성하면, 그 도체는 층간 수지 절연층과의 밀착성이 우수하므로, 도체 회로 및 스루홀 도체의 랜드를 피복하는 도체의 측면과 수지 절연층과의 계면을 기점으로 하는 크랙의 발생을 억제할 수 있다. 또 한편으로, 스루홀 도체의 랜드를 덮는 도체층은, 전기적으로 접속되는 비아홀과의 밀착성이 개선된다.
(11) 다음으로, 기판의 양면에, 기판보다 조금 큰 층간 절연층용 수지 필름 (아지노모토사 제조 : ABF 시리즈) 을 기판 상에 탑재하고, 압력 0.45MPa, 온도 80℃, 압착 시간 10 초의 조건에서 가압착하여 재단한 후, 추가로 이하의 방법에 의해 진공 라미네이터 장치를 사용하여 첩부하였다.
즉, 층간 절연층용 수지 필름을 기판 상에, 진공도 67Pa, 압력 0.47MPa, 온도 85℃, 압착 시간 60 초의 조건에서 본 압착하고, 그 후, 170℃ 에서 40 분간의 조건에서 열경화시켰다 (도 3 (d) 참조).
(12) 다음으로, 층간 절연층 용수지 필름 상에, 두께 1.2mm 의 관통 구멍이 형성된 마스크를 개재하여, 파장 10.4㎛ 의 탄산 가스 레이저로, 빔 직경 4.0mm, 톱하트 모드, 펄스 폭 8.1μ초, 마스크의 관통 구멍의 직경 1.0mm, 1 ∼ 3 쇼트의 조건에서 층간 절연층용 수지 필름에, 직경 60 ∼ 100㎛ 사이에서의 비아홀용 개구 (50a) 를 형성하고, 층간 절연층용 수지 필름을 경화시켜 층간 절연층 (50) 으로 한다 (도 3 (e) 참조).
이 실시예에서는, 직경 60㎛ 와 75㎛ 의 개구 (50a) 를 형성하였다.
(13) 비아홀용 개구 (50a) 를 형성한 기판을 60g/ℓ 의 과망간산을 함유하는 80℃ 의 용액에 10 분간 침지하고, 층간 절연층 (50) 의 표면에 존재하는 입자를 제거함으로써, 비아홀용 개구 (50a) 의 내벽을 포함하는 층간 절연층 (50) 의 표면에 조화면 (도시 생략) 을 형성하였다.
(14) 다음으로, 상기 처리를 끝낸 기판을, 중화 용액 (시프레이사 제조) 에 침지한 후 물세정하였다.
또한, 조면화 처리 (조화 깊이 3㎛) 한 그 기판의 표면에, 팔라듐 촉매를 부여함으로써, 층간 절연층의 표면 및 비아홀용 개구의 내벽면에 촉매핵을 부착시켰다. 즉, 상기 기판을 염화 팔라듐 (PbCl2) 과 염화 제 1 주석 (SnC12) 을 함유하는 촉매액 중에 침지하고, 팔라듐 금속을 석출시킴으로써 촉매를 부여하였다.
(15) 다음으로, 이하의 조성의 무전해 구리 도금 수용액 중에, 촉매를 부여 한 기판을 침지하여, 조면 전체에 두께 0.3 ∼ 3.0㎛ 의 무전해 구리 도금막을 형성하고, 비아홀용 개구 (50a) 의 내벽을 포함하는 층간 절연층 (50) 의 표면에 무전해 구리 도금막이 형성된 기판을 얻었다.
〔무전해 구리 도금 수용액〕
EDTA 0.200mol/ℓ
황산 구리 0.032mol/ℓ
HCHO 0.1g/ℓ
NaOH 0.100mol/ℓ
α,α'-비피리딜 100mg/ℓ
폴리에틸렌글리콜 (PEG) 0.10g/ℓ
〔무전해 도금 조건〕
액 온도 : 34℃
시간 : 45 분
(16) 무전해 구리 도금막이 형성된 기판에 시판되는 감광성 드라이 필름을 부착하고, 마스크를 탑재하여, 110mJ/㎠ 로 노광하고, 0.8% 탄산나트륨 수용액으로 현상 처리함으로써, 두께 25㎛ 의 도금 레지스트 (도시 생략) 형성하였다.
(17) 이어서, 기판을 50℃ 의 물로 세정하여 탈지하고, 25℃ 의 물로 물세정 후, 추가로 황산으로 세정한 후, 이하의 조건에서 전해 도금을 실시하고, 도금 레지스트 비형성부에, 두께 15㎛ 의 전해 구리 도금막을 형성하였다.
〔전해 구리 도금액〕
황산 200g/ℓ
황산 구리 80g/ℓ
첨가제 19.5ml/ℓ
(아트텍크쟈판사 제조, 카파라시드 GL)
〔전해 도금 조건〕
전류 밀도 1A/dm2
시간 70 분
온도 22±2℃
(18) 상기 도금 레지스트를 5% KOH 로 박리 제거한 후, 그 도금 레지스트 아래의 무전해 도금막을 황산과 과산화 수소 물의 혼합액으로 에칭 처리하여 용해 제거하고, 상층의 도체 회로 (58) 및 비아홀 (60) 을 형성하였다 (도 3 (f)). 이 상층의 도체 회로 (58) 의 두께는 15㎛ 로 했지만, 5 ∼ 25㎛ 의 범위 내인 것이 바람직하다.
(19) 또한, 상기 (11) ∼ (18) 의 공정과 동일한 처리에 의해, 추가로 상층의 층간 수지 절연층 (70), 상층의 도체 회로 (72) 및 비아홀 (74) 을 형성하였다 (도 4 (a)).
(20) 솔더 레지스트 조성물의 조정
다음으로, 디에틸렌글리콜디메틸에테르 (DMDG) 에 60 중량% 의 농도가 되도록 용해시킨, 크레졸 노볼락형 에폭시 수지 (닛폰 화약사 제조) 의 에폭시기 50% 를 아크릴화한 감광성 부여의 올리고머 (분자량 : 4000) 45.67 중량부, 메틸에틸 케톤에 용해시킨 80 중량% 의 비스페놀 A 형 에폭시 수지 (유화 쉘사 제조, 상품명 : 에피코트 1001) 16.0 중량부, 이미다졸 경화제 (시코쿠 화성사 제조, 상품명 : 2E4MZ-CN) 1.6 중량부, 감광성 모노머인 2 관능 아크릴 모노머 (닛폰 화약사 제조, 상품명 : R604) 4.5 중량부, 동일하게 다가 아크릴 모노머 (쿄에이 화학사 제조, 상품명 : DPE6A) 1.5 중량부, 분산계 소포제 (산노푸코사 제조, S-65) 0.71 중량부를 용기에 담고, 교반, 혼합하여 혼합 조성물을 조제하고, 이 혼합 조성물에 대해 광 중합 개시제로서 벤조페논 (칸토 화학사 제조) 1.8 중량부, 광증감제로서의 미힐러케톤 (칸토 화학사 제조) 0.2 중량부를 첨가함으로써, 점도를 25℃ 에서 2.0Paㆍs 로 조정한 솔더 레지스트 조성물을 얻었다.
또한, 점도 측정은, B 형 점도계 (도쿄 계기사 제조, DVL-B형) 로 60min- 1 의 경우에는 로터 N0.4, 6min- 1 의 경우에는 로터 N0.3 으로 실시하였다.
(21) 다음으로, 다층 배선 기판의 양면에, 상기 솔더 레지스트 조성물을 20㎛ 의 두께로 도포하고, 70℃ 에서 20 분간, 70℃ 에서 30 분간의 조건에서 건조 처리를 실시한 후, 솔더 레지스트 개구부의 패턴이 묘화된 두께 5mm 의 포토마스크를 솔더 레지스트층에 밀착시켜 1000mJ/㎠ 의 자외선으로 노광하고, DMTG 용액으로 현상 처리하여, 200㎛ 의 직경의 개구를 형성하였다.
그리고, 또한 80℃ 에서 1 시간, 100℃ 에서 1 시간, 120℃ 에서 1 시간, 150℃ 에서 3 시간의 조건에서 각각 가열 처리를 실시하여 솔더 레지스트층을 경화시키고, 개구를 갖고, 그 두께가 15 ∼ 25㎛ 의 솔더 레지스트 패턴층 (76) 을 형 성하였다. 상기 솔더 레지스트 조성물로서는, 시판의 솔더 레지스트 조성물을 사용할 수도 있다.
(22) 다음으로, 솔더 레지스트층 (76) 을 형성한 기판을, 염화 니켈 (2.3 × 10-1mol/ℓ), 하이포아인산 나트륨 (2.8 × 10-1mol/ℓ), 시트르산 나트륨 (1.6 × 10-1mol/ℓ) 을 함유하는 pH = 4.5 의 무전해 니켈 도금액에 20 분간 침지하여, 개구부에 두께 5㎛ 의 니켈 도금층을 형성하였다. 또한, 그 기판을 시안화 금 칼륨 (7.6 × 10-3mol/ℓ), 염화 암모늄 (1.9 × 10-1mol/ℓ), 시트르산 나트륨 (1.2 × 10-1mol/ℓ), 하이포아인산 나트륨 (1.7 × 10-1mol/ℓ) 을 함유하는 무전해 금 도금액에 80℃ 의 조건에서 7.5 분간 침지되어, 니켈 도금층 상에, 두께 0.03㎛ 의 금 도금층을 형성하였다. 니켈-금층 이외에도, 주석, 귀금속층 (금, 은, 팔라듐, 백금 등) 의 단층을 형성해도 된다.
(23) 이 후, 기판의 IC 칩을 탑재하는 면의 솔더 레지스트층 (76) 의 개구부에, 주석-납을 함유하는 땜납 페이스트를 인쇄하고, 또한 일방의 면의 솔더 레지스트층 (76) 의 개구에 주석-안티몬을 함유하는 땜납 페이스트를 인쇄한 후, 200℃ 에서 리플로우함으로써 땜납 범프 (땜납체) 를 형성하고, 땜납 범프 (78U, 78D) 를 갖는 다층 프린트 배선판을 제조하였다 (도 4 (b)).
그리고, 이 다층 프린트 배선판에는, 땜납 범프 (78U) 를 개재하여 프린트 배선판에 형성한 IC 칩 탑재용의 패드와 IC 칩 (80) 의 전극이 접속되고, 또한 땜 납 범프 (78D) 를 개재하여 도터보드 (82) 에 실장된다 (도 4 (c)).
이상 설명한 바와 같이, 본 실시예에서는 IC 칩 (80) 의 프로세서 코어부 (80a) 의 바로 아래에 위치하는 스루홀 도체가, 기타 영역에 위치하는 스루홀 도체에 비해 협피치로 형성되어 있으므로, 프로세서 코어부 (80a) 에 대한 전원 공급에 대해 인덕턴스가 감소된다. 또, 프로세서 코어부 (80a) 이외의 부분 (80b) 에 위치하는 스루홀 도체는, 패드와 1 : 1 로 대응한 위치에 형성되어 있지 않기 때문에, 전원층의 면적을 넓힐 수 있으므로, 전원층의 저항을 작게 할 수 있다.
(실시예 2)
실시예 1 의 (5) 의 공정에 있어서, 스루홀 도체를 형성하는 피치를 변경하였다. 프로세서 코어부 (80a) 의 바로 아래에 있어서는, 전체 패드의 바로 아래에 스루홀 도체를 형성하지 않고 (프로세서 코어부 바로 아래의 패드 수에 대해 50 ∼ 100% 의 범위 내에서 가능), 1 개 간격으로 스루홀 도체를 형성하였기 때문에, 250㎛ 피치가 되었다. 프로세서 코어부 (80a) 의 바로 아래 이외에서는, 프로세서 코어부 (80a) 바로 아래 이외의 패드 수에 대해, 10% 의 스루홀 도체를 300 ∼ 600㎛ 피치로 형성하였다. 그 이외에는 실시예 1 과 동일하게 하여 다층 프린트 배선판을 제작하였다.
(실시예 3)
실시예 1 의 (5) 의 공정에 있어서, 스루홀 도체를 형성하는 관통 구멍 수를 변경하였다. 프로세서 코어부 (80a) 바로 아래는, 실시예 1 과 동일하다. 프로세서 코어부 바로 아래 이외에는, 프로세서 코어부 (80a) 바로 아래 이외의 패드 수에 대해, 50% 의 스루홀 도체를 형성하였다. IC 칩 (80) 의 바로 아래에서, 프로세서 코어부 (80a) 이외의 부분 (80b) 의 바로 아래에서는, 150 ∼ 400㎛ 피치로 스루홀 도체를 형성하고, IC 칩 (80) 바로 아래 이외에는 300 ∼ 600㎛ 피치로 스루홀 도체를 형성하였다. 그 이외에는 실시예 1 과 동일하게 하여 다층 프린트 배선판을 제작하였다.
(실시예 4)
실시예 1 의 (1) 의 공정에 있어서, 구리박 (16) 에 60㎛ 의 구리박을 사용한 것 이외에는, 실시예 1 과 동일하게 하여 제작하였다.
(실시예 5)
실시예 1 의 (1) 의 공정에 있어서, 구리박 (16) 에 150㎛ 의 구리박을 사용한 것 이외에는, 실시예 1 과 동일하게 하여 다층 프린트 배선판을 제작하였다.
(실시예 6)
실시예 1 에 있어서, 프로세서 코어부 (80a) 바로 아래 이외의 스루홀 도체의 수를 변경한 것 이외에는, 실시예 1 과 동일하게 하여 다층 프린트 배선판을 제작하였다. 이 실시예에서는, 실시예 2 와 같이, 프로세서 코어부 (80a) 바로 아래 이외의 스루홀 도체의 수는, 프로세서 코어부 (80a) 바로 아래 이외의 패드 수에 대해 10% 가 되도록 형성하였다.
(실시예 7)
프로세서 코어부 바로 아래 이외의 영역에 형성한 스루홀 도체수를, 10% 로부터 30% 로 변경한 것 이외에는, 실시예 2 와 동일하게 하여 다층 프린트 배선판 을 제작하였다.
(실시예 8)
실시예 1 의 (1) 의 공정에 있어서, 구리박 (16) 에 20㎛ 의 구리박을 사용한 것 이외에는, 실시예 1 과 동일하게 하여 다층 프린트 배선판을 제작하였다.
(실시예 9)
실시예 1 의 (1) 의 공정에 있어서, 구리박 (16) 에 300㎛ 의 구리박을 사용한 것 이외에는, 실시예 1 과 동일하게 하여 제작하였다.
(참고예 1)
실시예 1 의 (5) 의 공정에 있어서, 스루홀 도체를 형성하는 드릴 및 피치를 변경하였다. 전체 스루홀 도체를 직경 0.1mm 의 드릴을 사용하여, 전체 패드 바로 아래에 125㎛ 피치로 스루홀 도체를 형성한 것 이외에는, 실시예 1 과 동일하게 하여 다층 프린트 배선판을 제작하였다.
(참고예 2)
참고예 1 에 있어서, 스루홀 도체를 형성하는 피치를 변경하였다. 프로세서 코어부 바로 아래는 전체 패드 바로 아래에 스루홀 도체를 형성하지 않고, 1 개 간격으로 형성하였기 때문에, 250㎛ 피치로 스루홀 도체를 형성하였다. IC 칩 바로 아래에서, 프로세서 코어부 이외의 부분의 바로 아래에서는 전체 범프 바로 아래에 125㎛ 피치로 스루홀 도체를 형성하였다.
(평가 시험 1)
실시예 1 ∼ 9 및 참고예 1 ∼ 2 에서 제작한 각각의 프린트 배선판에, 표 1 에 나타낸 바와 같은 구동 주파수 FSB (프런트 사이드ㆍ버스) 를 갖는 3 종류의 IC 칩 (이하, 「IC 칩 N0.1 ∼ N0.3」 이라고 한다) 중 어느 하나를 탑재하고, 동시 스위칭을 반복하고, 예를 들어, 펄스ㆍ패턴ㆍ제네레이터/에러ㆍ디텍터 (예를 들어, 아드반테스트사 제조 : 상품명 「D3186/3286」) 를 사용하여 오동작의 유무를 확인한다. 그 결과를 표 2 에 나타낸다. 오동작이 관찰되지 않은 경우를 ○, 오동작이 관찰되었을 경우를 × 라고 평가한다.
(표 1)
Figure 112008016190188-pct00001
(표 2)
Figure 112008016190188-pct00002
(평가 시험 2)
실시예 1 ∼ 7 에서 제작한 각각의 프린트 배선판에, 표 1 에 나타내는 N0.3의 IC 칩을 탑재하고, 동시 스위칭을 반복하여, IC 칩의 트랜지스터의 전압 강하량을 측정한다. 또한, IC 칩의 트랜지스터의 전압은 직접 측정이 곤란하기 때문에, 프린트 배선판에 측정 가능한 회로를 형성하여 실시한다.
이 결과로부터, 더욱 구동 주파수가 빨리 되었을 때, 각 실시예에 있어서, 전압 강하량 (%)(전압 강하량/구동 전압 × 100) 이 어떻게 되는지를 시뮬레이션 한다. 이 결과를 표 2 에 나타낸다. 전압 강하량은, 클수록 문제가 발생하기 쉽지만, 전압 강하량 (%) 이 10% 를 초과하면 오동작이 발생할 우려가 있다.
표 3 의 결과로부터, 프로세서 코어부 바로 아래의 스루홀 도체가 협피치이고, 그 이외의 영역의 스루홀 도체가 프로세서 코어부 바로 아래의 스루홀 도체보다 피치가 넓게 형성되어 있는 프린트 배선판 (15) 은 전압 강하량이 작다. 또한, 다층 코어중층의 도체 두께가 60 ∼ 150㎛ (실시예 4, 5) 이면 전압 강하량이 작다는 것을 알 수 있다.
(표 3)
Figure 112008016190188-pct00003
이상 설명한 바와 같이, 본 발명은, 실장된 IC 칩의 오작동이 발생하기 어려운 반도체 소자 실장 기판에 유리하게 적용된다.

Claims (9)

  1. 스루홀 도체를 갖는 코어 기판 상에, 도체 회로와 절연성 수지층이 교대로 적층되어 이루어지는 빌드업 배선층이 형성되고, 그 빌드업 배선층의 표층에 IC 칩 등의 반도체 소자를 탑재하기 위한 실장부를 갖는 다층 프린트 배선판에 있어서,
    상기 반도체 소자를 실장하는 영역의 바로 아래에 위치하는 스루홀 도체의 피치를, 다른 영역에 위치하는 스루홀 도체의 피치보다 작게 하고,
    상기 반도체 소자의 프로세서 코어부 바로 아래에 위치하는 스루홀 도체의 피치를, 그 이외의 스루홀 도체의 피치보다 작게 하고,
    상기 반도체 소자의 프로세서 코어부 바로 아래에 위치하는 스루홀 도체는, 전원용 스루홀 도체 및 그라운드용 스루홀 도체이며,
    상기 반도체 소자의 프로세서 코어부 바로 아래에 위치하는 스루홀 도체의 피치는, 125 ∼ 250㎛인 것을 특징으로 하는 다층 프린트 배선판.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 반도체 소자의 프로세서 코어부 바로 아래에 배치 형성하는 반도체 소자 탑재용의 패드의 수를 Bc, 프로세서 코어부 바로 아래의 영역에 배치 형성하는 스루홀 도체의 수를 Tc 로 하고, 모든 패드 수 및 모든 스루홀 도체의 수를 각각 Bp 및 Tp 로 할 때,
    Bc / Tc < Bp - Bc / Tp - Tc
    의 관계식으로 나타내지도록, 패드와 스루홀 도체가 배치 형성되는 것을 특징으로 하는 다층 프린트 배선판.
  4. 제 1 항에 있어서,
    상기 반도체 소자의 프로세서 코어부 바로 아래의 영역에 배치 형성된 스루홀 도체의 피치를 Pc 로 하고, 반도체 소자를 실장하는 영역의 바로 아래이지만, 프로세서 코어부 이외의 부분의 바로 아래의 영역에 형성한 스루홀 도체의 피치를 Pm, 반도체 소자를 실장하는 영역 이외에 형성된 스루홀 도체의 피치를 Ps 로 할 때,
    Pc < Pm ≤ Ps
    와 같은 관계식으로 나타내지는 배치 밀도로 하는 것을 특징으로 하는 다층 프린트 배선판.
  5. 삭제
  6. 제 1 항에 있어서,
    상기 반도체 소자를 실장하는 영역의 바로 아래이지만, 프로세서 코어부 이외의 부분의 바로 아래 영역에 형성하는 스루홀 도체의 피치는, 150 ∼ 600㎛ 피치인 것을 특징으로 하는 다층 프린트 배선판.
  7. 제 1 항에 있어서,
    상기 반도체 소자를 실장하는 영역의 바로 아래 이외에 형성하는 스루홀 도체의 피치는, 200 ∼ 600㎛ 인 것을 특징으로 하는 다층 프린트 배선판.
  8. 제 1 항에 있어서,
    상기 반도체 소자의 프로세서 코어부 바로 아래의 영역에 형성한 스루홀 도체의 피치와, 프로세서 코어부 바로 아래에 형성된 패드의 피치가 일치하고 있는 것을 특징으로 하는 다층 프린트 배선판.
  9. 제 1 항에 있어서,
    상기 코어 기판은, 코어재 상에 도체 회로와 절연성 수지층이 교대로 적층되어 이루어지는 다층 코어 기판이며, 상기 다층 코어 기판의 내부에 형성한 도체 회로의 두께를 T 로 하고, 다층 코어 기판의 표면에 형성된 도체 회로의 두께를 t 로할 때, T ≥ 1.5t 인 것을 특징으로 하는 다층 프린트 배선판.
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