KR100942400B1 - 다층 프린트 배선판 및 그 제조 방법 - Google Patents

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다카시 가리야
도시키 후루타니
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이비덴 가부시키가이샤
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Abstract

다층 프린트 배선판 (10) 은 코어 기판 (20) 과, 그 코어 기판 (20) 상에 형성되고 상면에 도체 패턴 (32) 이 형성된 빌드업층 (30) 과, 그 빌드업층 (30) 상에 형성된 저탄성률층 (40) 과, 그 저탄성률층 (40) 의 상면에 형성되고 반도체 칩 (70) 과 땜납 범프 (66) 를 통해 접속되는 랜드 (52) 및, 저탄성률층 (40) 을 관통하여 랜드 (52) 와 도체 패턴 (32) 을 전기적으로 접속하는 도체 포스트 (50) 를 구비하고, 도체 포스트 (50) 는 상부 및 하부의 직경이 함께 80㎛, 중간부의 직경이 35㎛ 이고, 높이가 200㎛ 이다. 이 도체 포스트 (50) 의 애스펙트비 (Rasp) (높이/최소 직경) 는 5.7, 최대 직경/최소 직경이 2.3 이다.
Figure R1020067007948
도체 포스트, 다층 프린트 배선판

Description

다층 프린트 배선판 및 그 제조 방법{MULTILAYER PRINTED WIRING BOARD AND METHOD FOR MANUFACTURING SAME}
기술분야
본 발명은 다층 프린트 배선판 및 그 제조 방법에 관한 것이다.
배경기술
최근 휴대 정보 단말 또는 통신 단말로 대표되는 전자 기기에서는 고기능화 및 소형화가 두드러진다. 이들 전자 기기에 사용되는 반도체 칩을 다층 프린트 배선판에 고밀도 실장하는 형태로서, 반도체 칩을 직접 다층 프린트 배선판에 표면 실장하는 플립 칩 방식이 채용되고 있다. 이러한 다층 프린트 배선판으로는 코어 기판과, 이 코어 기판 상에 형성된 빌드업층과, 이 빌드업층의 상면에 땜납 범프를 통해 반도체 칩이 실장되는 실장용 전극을 구비한 것이 알려져 있다. 여기에서, 코어 기판으로는 에폭시 수지 또는 BT (비스말레이미드·트리아진) 수지, 폴리이미드 수지, 폴리부타디엔 수지, 페놀 수지 등을 유리 섬유 등의 강화재와 함께 성형한 것이 사용되지만, 이들 코어 기판의 열팽창 계수는 약 12 ∼ 20ppm/℃ (30 ∼ 200℃) 이고, 반도체 칩의 실리콘의 열팽창 계수 (약 3.5ppm/℃) 와 비교하면, 약 4 배 이상이나 크다. 따라서, 상술한 플립 칩 방식에서는 반도체 칩의 발열에 따른 온도 변화가 반복하여 생긴 경우, 반도체 칩과 코어 기판의 열팽창량 및 열수축량의 차이에 의해 땜납 범프 또는 반도체 칩의 절연층이 파괴될 우려가 있었다.
이 문제를 해결하기 위해, 빌드업층 상에 저탄성률의 응력 완화층을 형성하고, 이 응력 완화층의 상면에 실장용 전극을 형성하고, 빌드업층 상의 도체 패턴과 실장용 전극을 도체 포스트로 접속한 다층 프린트 배선판이 제안되어 있다 (일본 공개특허공보 소58-28848호, 일본 공개특허공보 2001-36253호 참조). 예를 들어, 일본 공개특허공보 2001-36253호에는 도 12 에 나타내는 바와 같이, 빌드업층 (130) 의 상면에 저탄성률층 (140) 이 적층되고, 빌드업층 (130) 의 상면의 도체 패턴 (132) 과 저탄성률층 (140) 의 상면에 형성된 실장용 전극 (142) 을 비아홀 (150 ; via hole) 로 접속한 다층 프린트 배선판 (100) 이 개시되어 있다.
발명의 개시
그러나, 이 다층 프린트 배선판에서는 가열·냉각을 반복하여 실시하면 전기 저항이 크게 변화하고, 탑재한 반도체 칩 (70) 으로의 전원 공급이 불충분해질 우려가 있었다. 또한, IC 칩의 고속화를 위해 층간 절연막을 포러스화 (다공질화) 하여 배선간 용량을 저감화한 경우에는 IC 칩이 약해지므로 파괴될 우려도 있었다.
본 발명은 이러한 과제를 해결하기 위해 이루어진 것으로, 열팽창·열수축에의한 전자 부품과의 접속 파괴를 방지함과 함께 전자 부품으로 안정적으로 전원을 공급할 수 있는 다층 프린트 배선판을 제공하는 것을 목적으로 한다. 또한, 그와 같은 다층 프린트 배선판을 제조하는 방법을 제공하는 것을 목적으로 한다.
본 발명자들은 예의 연구한 결과, 종래의 다층 프린트 배선판에서는 저탄성 률층을 관통하는 비아홀의 애스펙트비 즉 높이/직경이 작기 때문에 (예를 들어, 일본 공개특허공보 2001-36253호의 실시예에서는 0.5), 저탄성률층이 변형되지 않고, 땜납 범프에 응력이 집중하여 문제가 발생하고 있는 것을 알아내어 본 발명을 완성하기에 이르렀다. 본 발명은 상술한 목적을 달성하기 위해 이하의 수단을 채택하였다.
즉, 본 발명의 다층 프린트 배선판은 코어 기판과, 그 코어 기판 상에 형성되고 상면에 도체 패턴이 형성된 빌드업층과, 그 빌드업층 상에 형성된 저탄성률층과, 그 저탄성률층의 상면에 형성되고 전자 부품과 접속부를 통해 접속되는 실장용 전극과, 저탄성률층을 관통하여 실장용 전극과 도체 패턴을 전기적으로 접속하는 도체 포스트를 구비한 다층 프린트 배선판으로서, 도체 포스트는 애스펙트비 (Rasp) 가 4 ≤ Rasp < 20 인 것이다.
이 다층 프린트 배선판에서는 도체 포스트의 애스펙트비 (Rasp) 가 4 ≤ Rasp < 20 이므로, 코어 기판과 전자 부품의 열팽창 계수차에 기인하는 응력이 발생했다고 해도 그 응력을 확실하게 완화할 수 있고, 열팽창·열수축에 의한 전자 부품과의 접속 파괴를 방지할 수 있다. 또한, 가열·냉각을 반복했을 때의 전기 저항의 변화율을 작게 억제할 수 있고, 탑재한 전자 부품으로 안정적으로 전원을 공급할 수 있다. 이러한 효과가 얻어지는 이유는 도체 포스트의 애스펙트비 (Rasp) 가 크기 때문에, 저탄성률층에 맞춰 도체 포스트도 변형되기 때문이라고 추찰된다. 또, 본 발명에 있어서 도체 포스트의 애스펙트비 (Rasp) 란, 도체 포스트의 높이/도체 포스트의 직경 (직경이 균등하지 않을 때에는 최소 직경) 을 말 한다.
본 발명의 다층 프린트 배선판에 있어서, 도체 포스트의 애스펙트비 (Rasp) 가 4 를 밑돌면 가열·냉각을 반복했을 때 전기 저항이 크게 변화되므로 바람직하지 않고, 20 이상이 되면 가열·냉각을 반복했을 때 도체 포스트에 크랙이 발생할 우려가 있으므로 바람직하지 않다. 바꿔 말하면, 애스펙트비 (Rasp) 가 4 를 밑돌면 도체 포스트가 변형되지 않고 저탄성률층의 변형을 방해하므로 바람직하지 않고, 20 이상이 되면 도체 포스트가 지나치게 변형되어 피로파괴되므로 바람직하지 않다. 이 애스펙트비 (Rasp) 는 4 ≤ Rasp ≤ 6.5 가 바람직하다.
본 발명의 다층 프린트 배선판에 있어서, 도체 포스트는 직경이 30㎛ 를 초과하는 것이 바람직하다. 이렇게 하면, 탑재한 전자 부품에 전원을 공급할 때의 전압 강하를 억제할 수 있고, 전자 부품이 오동작을 일으키는 것을 방지할 수 있다. 또한, 도체 포스트의 전기 저항을 낮게 억제할 수도 있다. 여기에서, 전자 부품이 1㎓ 이하인 IC 칩의 경우에는 도체 포스트를 30㎛ 이하로 해도 전압 강하가 일어나기 어렵지만, 3㎓ 이상의 고속 IC 칩의 경우에는 전압 강하가 현저해지므로 도체 포스트의 직경이 30㎛ 를 초과하도록 하는 것이 바람직하다. 또, 도체 포스트의 굵기가 균등하지 않을 때에는 가장 가는 부분의 직경이 30㎛ 를 초과하는 것이 바람직하다. 왜냐하면, 도체 포스트의 도체 저항이 작아지거나, 내피로열화성 또는 내히트사이클성이 향상되기 때문이다. 또, 도체 포스트의 직경은 30㎛ 를 초과하고 60㎛ 이하인 것이 바람직하다.
본 발명의 다층 프린트 배선판에 있어서, 도체 포스트는 잘록한 부분을 갖는 형상으로 형성되어 있어도 된다. 이렇게 하면, 대략 스트레이트 형상의 도체 포스트에 비교하여 가열·냉각을 반복했을 때의 전기 저항의 변화율을 더욱 억제할 수 있다. 왜냐하면, 잘록한 부분을 중심 (기점) 으로 도체 포스트가 저탄성률층에 맞춰 변형되기 때문이다. 또, 잘록한 부분이란, 도체 포스트를 축방향을 따라 보았을 때 상부 또는 하부보다 가늘어져 있는 부분을 말한다. 이러한 잘록한 부분을 갖는 형상의 도체 포스트에 있어서, 그 도체 포스트 중 가장 가는 부분의 직경에 대한 가장 굵은 부분의 직경 (가장 굵은 부분/가장 가는 부분) 이 2 이상인 것이 바람직하다.
본 발명의 다층 프린트 배선판에 있어서, 실장용 전극은 저탄성률층의 상면과 거의 동일 평면이 되도록 형성된 도체 포스트의 정상부로 해도 된다. 이렇게 하면, 실장용 전극을 도체 포스트와는 별도로 형성하는 경우에 비교하여 간단히 제작할 수 있다.
본 발명의 다층 프린트 배선판에 있어서, 저탄성률층은 30℃ 에서의 영률이 10㎫ ∼ 1㎬ 인 것이 바람직하다. 이렇게 하면, 열팽창 계수차에 기인하는 응력을 보다 확실하게 완화할 수 있다. 또한, 이 저탄성률층은 30℃ 에서의 영률이 10㎫ ∼ 300㎫ 인 것이 보다 바람직하고, 10㎫ ∼ 100㎫ 인 것이 가장 바람직하다. 또, 도체 포스트는 도전성이 양호한 재료로 형성되어 있는 것이 바람직하고, 예를 들어 구리, 땜납 또는 이들 중 어느 하나를 포함하는 합금으로 형성되어 있는 것이 바람직하다.
본 발명의 다층 프린트 배선판 중 잘록한 부분을 갖는 형상의 도체 포스트를 구비한 것을 제조하는 방법은
(a) 코어 기판 상에 형성된 빌드업층의 상면에 형성된 도체 패턴 상에 정상부가 레지스트로 보호되고 굵기가 거의 균등한 도체 포스트를 형성하는 공정과,
(b) 도체 포스트를 침식하는 에칭액으로의 침지 시간을 조정함으로써 도체 포스트가 잘록한 부분을 갖는 형상으로 성형하는 공정과,
(c) 정상부의 레지스트를 제거한 후 도체 포스트와 거의 동일한 높이의 저탄성률층을 형성하는 공정과,
(d) 도체 포스트의 상면에 실장용 전극을 형성하는 공정을 포함하는 것이다.
이렇게 하면, 에칭 공정 (공정 b) 에서의 에칭액으로의 침지 시간 즉 에칭 시간을 조정함으로써, 도체 포스트를 잘록한 부분을 갖는 형상으로 성형할 수 있다. 또, 에칭 시간과 도체 포스트의 형상의 관계는 에칭액의 종류 또는 도체 포스트의 재질에 따라 미리 실험을 실시함으로써 적당히 설정하면 된다.
도면의 간단한 설명
도 1 은 본 실시 형태의 다층 프린트 배선판의 단면도이다.
도 2 는 본 실시 형태의 다층 프린트 배선판의 작성 도중을 나타내는 단면도이다.
도 3 은 본 실시 형태의 다층 프린트 배선판의 작성 도중을 나타내는 단면도이다.
도 4 는 본 실시 형태의 다층 프린트 배선판의 작성 도중을 나타내는 단면도이다.
도 5 는 본 실시 형태의 다층 프린트 배선판의 작성 도중을 나타내는 단면도이다.
도 6 은 본 실시 형태의 다층 프린트 배선판의 작성 도중을 나타내는 단면도이다.
도 7 은 본 실시 형태의 다층 프린트 배선판의 작성 도중을 나타내는 단면도이다.
도 8 은 본 실시 형태의 다층 프린트 배선판의 작성 도중을 나타내는 단면도이다.
도 9 는 도체 포스트의 형상과 전기 저항의 변화율의 관계를 나타내는 테이블이다.
도 10 은 도체 포스트의 최소 직경과 전압 강하량의 관계를 나타내는 테이블 및 그래프이다.
도 11 은 도체 포스트의 애스펙트비와 응력비의 관계를 나타내는 테이블 및 그래프이다.
도 12 는 종래예의 다층 프린트 배선판의 단면도이다.
도 13 은 도체 포스트의 형상과 전기 저항의 변화율의 관계를 나타내는 테이블이다.
발명을 실시하기 위한 최선의 형태
다음으로, 본 발명의 실시 형태를 도면에 기초하여 설명한다. 도 1 은 본 발명의 일 실시 형태인 다층 프린트 배선판의 단면도이다. 또, 이하에는 「 상」 또는 「하」 라고 표현하는 경우가 있는데, 이것은 상대적인 위치 관계를 편의적으로 표현한 것에 불과하기 때문에, 예를 들어 상, 하를 교체하거나 상하를 좌우로 치환해도 된다.
본 실시 형태의 다층 프린트 배선판 (10) 은 도 1 에 나타내는 바와 같이, 상하 양면에 형성된 배선 패턴 (22) 상호를 스루홀 도체 (24 ; through hole conductor) 를 통해 전기적으로 접속하는 코어 기판 (20) 과, 이 코어 기판 (20) 의 상하에 수지 절연층 (36) 을 개재하여 복수 적층된 도체 패턴 (32 및 32) 이 비아홀 (34) 에 의해 전기적으로 접속된 빌드업층 (30) 과, 빌드업층 (30) 상에 저탄성률 재료로 형성된 저탄성률층 (40) 과, 전자 부품인 반도체 칩 (70) 을 땜납 범프 (66) 를 통해 실장하는 랜드 (실장용 전극 ; 52) 및, 저탄성률층 (40) 을 관통하여 랜드 (52) 와 빌드업층 (30) 의 상면에 형성된 도체 패턴 (32) 을 전기적으로 접속하는 도체 포스트 (50) 를 구비하고 있다.
코어 기판 (20) 은 BT (비스말레이미드-트리아진) 수지 또는 유리 에폭시 수지 등으로 이루어지는 코어 기판 본체 (21) 의 상하 양면에 구리로 이루어지는 배선 패턴 (22 및 22) 과, 코어 기판 본체 (21) 의 상하를 관통하는 스루홀의 내주면에 형성된 구리로 이루어지는 스루홀 도체 (24) 를 갖고 있고, 양 배선 패턴 (22, 22) 은 스루홀 도체 (24) 를 통해 전기적으로 접속되어 있다.
빌드업층 (30) 은 코어 기판 (20) 의 상하 양면에 수지 절연층 (36) 과 도체 패턴 (32) 을 교대로 적층한 것이고, 코어 기판 (20) 의 배선 패턴 (22) 과 빌드업층 (30) 의 도체 패턴 (32) 의 전기적인 접속 또는 빌드업층 (30) 에 있어서의 도 체 패턴 (32, 32) 상호의 전기적인 접속은 수지 절연층 (36) 의 상하를 관통하는 비아홀 (34) 에 의해 확보되어 있다. 이러한 빌드업층 (30) 은 주지된 서브트랙티브법 (subtractive method) 또는 (세미애디티브법 또는 풀애디티브법을 포함하는) 애디티브법 (additive method) 에 의해 형성된다. 구체적으로는, 예를 들어 이하와 같이 하여 형성된다. 즉, 먼저 코어 기판 (20) 의 상하 양면에 수지 절연층 (36) 이 되는 수지 시트를 점착한다. 이 수지 시트는 변성 에폭시계 수지 시트, 폴리페닐렌에테르계 수지 시트, 폴리이미드계 수지 시트, 시아노에스테르계 수지 시트 등으로 형성되고, 그 두께는 대략 20 ∼ 80㎛ 이고, 상온에서의 영률은 2 ∼ 7㎬ 이다. 이 수지 시트에는 무기 필러를 분산시켜도 된다. 본 실시예에서는 아지노모토사 제조의 열경화성 수지 필름 (품명 : ABF-45SH, 영률 : 3.0㎬) 을 사용하였다. 다음으로, 점착한 수지 시트에 탄산 가스 레이저 또는 UV 레이저, YAG 레이저, 엑시머 레이저 등에 의해 스루홀을 형성한다. 이어서, 무전해 구리 도금하고, 무전해 구리 도금층 상에 레지스트를 형성하여 노광·현상하고, 이어서 레지스트의 비형성부에 전해 구리 도금한 후 레지스트를 박리하고, 그 레지스트가 존재하고 있던 부분의 무전해 구리 도금을 황산-과산화 수소계의 에칭액으로 에칭함으로써, 배선 패턴 (32) 을 형성한다. 또, 스루홀 내부의 도체층이 비아홀 (34) 이 된다. 그 후에는 이 순서를 반복함으로써 빌드업층 (30) 이 형성된다.
저탄성률층 (40) 은 30℃ 에서의 영률이 10 ∼ 1000㎫ (바람직하게는 10 ∼ 300㎫, 보다 바람직하게는 10 ∼ 100㎫) 인 탄성 재료로 형성되어 있다. 저탄 성률층 (40) 의 영률이 이 범위이면, 랜드 (52) 에 땜납 범프 (66) 를 통해 전기적으로 접속되는 반도체 칩 (70) 과 코어 기판 (20) 의 열팽창 계수차에 기인하는 응력이 발생했다고 해도 그 응력을 완화할 수 있다. 또한, 저탄성률층 (40) 에 사용되는 탄성 재료로는, 예를 들어 에폭시 수지, 이미드계 수지, 페놀 수지, 실리콘 수지 등의 열경화성 수지 또는 폴리올레핀계 수지, 비닐계 수지, 이미드계 수지 등의 열가소성 수지에 폴리부타디엔, 실리콘 고무, 우레탄, SBR, NBR 등의 고무계 성분 또는 실리카, 알루미나, 지르코니아 등의 무기 성분이 분산한 수지 등 중 상술한 영률에 합치한 것을 들 수 있다. 또, 수지에 분산시키는 성분은 1 종이거나 2 종 이상이어도 되고, 고무 성분과 무기 성분의 양측을 분산시켜도 된다. 또한, 열경화성 수지의 경우에는 디시안디아미드 등의 경화제를 분산해도 된다. 본 실시예에서는 저탄성률층 (40) 의 탄성 재료로서 경화제를 분산한 에폭시 수지에 우레탄 수지가 60 vol% 분산되어 있는 수지를 사용하고 있다.
도체 포스트 (50) 는 저탄성률층 (40) 을 상하 방향으로 관통하도록 구리를 주성분으로 하여 형성되고, 랜드 (52) 와 빌드업층 (30) 의 상면에 형성된 도체 패턴 (32) 을 전기적으로 접속하고 있다. 이 도체 포스트 (50) 는 잘록한 부분을 갖는 형상, 구체적으로는 상부의 직경 또는 하부의 직경에 비교하여 중간부의 직경이 작은 형상으로 형성되어 있다. 본 실시예에서는 상부의 직경이 80㎛, 하부의 직경이 80㎛, 중간부의 직경이 35㎛ 이고, 높이가 200㎛ 이다. 따라서, 이 도체 포스트 (50) 의 애스펙트비 (Rasp) 는 가장 가는 중간부의 직경에 대한 도체 포스트의 높이의 비이므로 5.7 이고, 가장 가는 중간부의 직경에 대한 가장 굵은 상부의 직경의 비는 2.3 이다.
랜드 (52) 는 저탄성률층 (40) 으로부터 노출한 각 도체 포스트 (50) 의 정상부이다. 이 랜드 (52) 는 니켈 도금 및 금 도금이 이 순서로 실시된 후 반도체 칩 (70) 의 전극부 및 땜납 범프 (66) 를 통해 접속된다.
다음으로, 본 실시 형태의 다층 프린트 배선판 (10) 의 제조예에 대하여 설명한다. 코어 기판 (20) 및 빌드업층 (30) 의 제작 순서는 주지되어 있으므로, 여기에서는 저탄성률층 (40), 도체 포스트 (50) 및 랜드 (52) 를 제작하는 순서를 중심으로 설명한다. 도 2 ∼ 도 7 은 이 순서의 설명도이다.
먼저, 빌드업층 (30) 이 형성된 코어 기판 (20) 을 준비하였다. 도 2 는 코어 기판 (20) 의 상면에 형성된 빌드업층 (30) 의 부분 단면도이다. 이 단계에서는 최상부의 수지 절연층 (36) 의 표면은 무전해 구리 도금층 (304) 으로 피복된 그대로이다. 즉, 스루홀 형성후의 수지 절연층 (36) 에 무전해 구리 도금이 실시되고, 무전해 구리 도금층 (304) 상에 포토레지스트가 형성되고 패턴화된 후, 포토레지스트가 형성되어 있지 않은 부분에 전해 구리 도금이 실시되어 무전해 구리 도금층 (304) 과 전해 구리 도금층이 형성되고, 그 후, 포토레지스트가 박리된 단계이다. 따라서, 도체층 중 전해 구리 도금층은 패턴화되어 패턴화 도금층 (302) 으로 되어 있지만 무전해 구리 도금층 (304) 은 남은 그대로이다. 또, 무전해 구리 도금층 (304) 의 두께는 수㎛ 이다. 그런데, 이러한 빌드업층 (30) 의 상면에 드라이 필름 (306) (아사히가세이사 제조의 CX-A240 을 2 장 겹친 것, 두께 240㎛) 을 점착하고, 소정 위치에 탄산 가스 레이저에 의해 φ120㎛ 의 개구 (308) 를 형성한다 (도 3 참조).
이어서, 이 작성 도중의 기판에 대하여 드라이 필름 (306) 의 개구 (308) 의 저부로부터 전해 구리 도금함으로써 주상 (柱狀) 의 구리층 (310) 으로 개구 (308) 내를 충전하고, 추가로 이 구리층 (310) 의 상면에 땜납층 (312) 을 형성한다 (도 4 참조). 또, 전해 구리 도금액은 이하의 조성의 것을 사용하였다. 황산 2.24㏖/ℓ, 황산 구리 0.26㏖/ℓ, 첨가제 19.5㎖/ℓ (아트텍 재팬사 제조, 카파라시드 GL). 또한, 전해 구리 도금은 이하의 조건으로 실시하였다. 전류 밀도 1A/d㎡, 시간 17 시간, 온도 22 ± 2℃.
이어서, 드라이 필름 (306) 을 벗긴 후 (도 5 참조), 작성 도중의 기판을 암모니아알칼리 에칭액 (상품명 A 프로세스, 메르텍스사 제조) 에 침지함으로써 에칭하였다. 이 에칭에 의해 드라이 필름 (306) 으로 덮여 있던 부분 즉 전해 구리 도금층 (302) 으로 덮여 있지 않은 부분의 무전해 구리 도금층 (304) 이 제거됨과 함께, 주상의 구리층 (310) 의 중간부가 침식되어 잘록한 부분을 갖는 형상이 되었다 (도 5 참조). 이 결과, 전해 구리 도금층 (302) 및 무전해 구리 도금층 (304) 중 수지 절연층 (36) 의 상면 부분이 도체 패턴 (32) 이 되고, 스루홀 부분이 비아홀 (34) 이 된다. 이 때, 땜납층 (312) 은 에칭 레지스트로서 기능한다. 여기에서, 구리층 (310) 의 중간부를 어느 정도 침식시키는지는 에칭 시간에 따라 제어할 수 있다. 예를 들어, 에칭 시간을 10 ∼ 60 초로 하면 구리층 (310) 의 최대 직경 (상부 또는 하부의 직경) 은 60 ∼ 120㎛ 가 되고, 중간부의 직경은 30 ∼ 60㎛ 가 된다. 단, 최대 직경 및 중간부의 직경은 개구 (308) 의 직경을 바꿈으로써 상술한 크기 이외의 크기로 하는 것도 가능하다.
이어서, 땜납층 (312) 을 땜납 박리제 (상품명 엔스트립 TL-106, 메르텍스사 제조) 에 침지하여 제거한 후, 그 작성 도중의 기판에 경화제를 분산한 에폭시 수지에 우레탄 수지가 60 vol% 분산되어 있는 수지 필름 (316 ; 500㎫) 을 라미네이트하고 (도 6 참조), 150℃ 에서 60 분 경화하고, 그 후 도체 포스트 (50) 의 표면이 노출할 때까지 연마하였다 (도 7 참조). 또, 연마후의 수지 필름 (316) 이 저탄성률층 (40) 이 된다. 또한, 저탄성률층 (40) 으로부터 노출한 도체 포스트 (50) 의 정상부가 랜드 (52) 가 된다. 최종적으로, 도체 포스트 (50) 의 높이는 200㎛ 가 되었다.
다음으로, 이 작성 도중의 기판을 구리 표면을 활성화하는 팔라듐 촉매를 포함하는 산성 용액에 침지한 후, 염화 니켈 30g/ℓ, 하이포 아인산 나트륨 10g/ℓ, 시트르산 나트륨 10g/ℓ 로 이루어지는 pH5 의 무전해 니켈 도금액에 20 분간 침지하여 랜드 (52) 상에 두께 5㎛ 의 니켈 도금층을 형성하였다. 또한, 그 기판을 시안화금칼륨 2g/ℓ, 염화암모늄 75g/ℓ, 시트르산 나트륨 50g/ℓ, 하이포 아인산 나트륨 10g/ℓ 로 이루어지는 무전해 금도금액에 93℃ 의 조건으로 23 초 침지하고, 니켈 도금층 상에 두께 0.03㎛ 의 금도금층을 형성하였다. 그리고, 마스크 패턴을 사용하고 땜납 페이스트를 인쇄하여 200℃ 에서 리플로 (reflow) 함으로써 랜드 (52) 상에 땜납 범프 (66) 를 형성하고, 다층 프린트 배선판 (10) 을 제조하였다 (도 8 및 도 1 참조).
이상 상세하게 기술한 본 실시 형태의 다층 프린트 배선판 (10) 에 의하면, 도체 포스트 (50) 의 애스펙트비 (Rasp) 가 적정하므로, 코어 기판 (20) 과 반도체 칩 (70) 의 열팽창 계수차에 기인하는 응력이 발생했다고 해도 그 응력을 확실하게 완화할 수 있으므로 열팽창·열수축에 의한 반도체 칩 (70) 과의 접속 파괴 또는 반도체 칩 (70) 의 절연층의 파괴를 방지할 수 있고, 가열·냉각을 반복했을 때의 전기 저항의 변화율을 작게 억제할 수 있으므로 반도체 칩 (70) 으로 안정적으로 전원을 공급할 수 있다. 또한, 도체 포스트 (50) 는 가장 가는 부분의 직경이 30㎛ 를 초과하므로, 반도체 칩 (70) 에 전원을 공급할 때의 전압 강하를 억제할 수 있고, 나아가서는 반도체 칩 (70) 이 오동작을 일으키는 것을 방지할 수 있다. 특히, 3㎓ 이상인 IC 칩 (70) 을 탑재했을 때 이 효과가 현저해진다. 또한, 도체 포스트 (50) 는 잘록한 부분을 갖는 형상으로 형성되고, 더욱이 가장 가는 부분의 직경에 대한 가장 굵은 부분의 직경 (가장 굵은 부분/가장 가는 부분) 이 2 이상이므로, 대략 스트레이트 형상의 도체 포스트에 비교하여 가열·냉각을 반복했을 때의 전기 저항의 변화율을 더욱 억제할 수 있다. 왜냐하면, 저탄성률층 (40) 과 도체 포스트 (50) 가 함께 변형되기 때문이다. 이들 효과에 대해서는 후술하는 실험예에서 설명하는 바와 같이 실증이 끝난 상태이다. 또한, 랜드 (52) 로서 저탄성률층 (40) 의 상면과 동일 평면이 되도록 형성된 도체 포스트 (50) 의 정상부를 이용하고 있기 때문에, 도체 포스트 (50) 와는 별도로 랜드를 형성하는 경우에 비교하여 간단히 제작할 수 있다. 그리고 또, 저탄성률층 (40) 은 30℃ 에서의 영률이 10㎫ ∼ 1㎬ 이므로, 열팽창 계수차에 기인하는 응력을 보다 확실하게 완화할 수 있다.
또, 본 발명은 상술한 실시 형태에 조금도 한정되는 것은 아니고, 본 발명의 기술적 범위에 속하는 한 여러 가지의 태양으로 실시할 수 있다.
예를 들어, 상술한 실시 형태에서는 도체 포스트 (50) 의 형상을 잘록한 부분을 갖는 형상으로 했지만, 대략 스트레이트 주상으로 해도 된다. 이와 같이 도체 포스트 (50) 를 대략 스트레이트 주상으로 하는 경우에는, 예를 들어 에칭액을 슬릿 노즐 등에 의해 직선적으로 스프레이 분사하고 에칭하면 된다. 이 경우에도, 도체 포스트 (50) 의 애스펙트비 (Rasp) 가 4 ≤ Rasp < 20 이면, 상술한 실시 형태와 마찬가지로 열팽창·열수축에 의한 반도체 칩 (70) 과의 접속 파괴를 방지할 수 있음과 함께 반도체 칩 (70) 의 오동작을 방지할 수 있다. 이 때, 도체 포스트 (50) 의 횡단면의 직경을 30㎛ 를 초과하도록 하는 것이 전압 강하량을 낮게 억제할 수 있기 때문에 바람직하다. 단, 80㎛ 를 초과하면, 도체 포스트 (50) 가 저탄성률층 (40) 의 변형을 방해할 우려가 있기 때문에, 30㎛ 를 초과하되 80㎛ 이하로 하는 것이 보다 바람직하다. 또, 이들에 대해서는 후술하는 실험예에서 설명하는 바와 같이 실증이 끝난 상태이다.
또한, 상술한 실시 형태의 저탄성률층 (40) 상에 땜납 레지스트층을 형성해도 된다. 이 경우, 땜납 레지스트층에는 랜드 (52) 가 외부로 노출하도록 개구를 형성한다. 또, 이러한 땜납 레지스트층은 통상적인 방법에 의해 형성할 수 있다.
또, 상술한 실시 형태에서는 빌드업층 (30) 상에 도체 포스트 (50) 를 구비한 저탄성률층 (40) 을 1 층만 형성했지만, 복수 적층해도 된다.
또한, 상술한 실시 형태에서는 랜드 (52) 를 도체 포스트 (50) 의 정상부 즉 도체 포스트 (50) 의 일부로 했는데, 랜드 (52) 를 도체 포스트 (50) 와는 별체로 해도 된다.
실험예
이하에 본 실시 형태의 다층 프린트 배선판 (10) 의 효과를 실증하기 위한 실험예에 대하여 설명한다. 먼저, 도체 포스트의 애스펙트비 (Rasp) 와 가열·냉각을 반복한 후의 전기 저항의 변화율의 관계에 대하여 설명한다. 여기에서는, 도 9 의 테이블에 나타내는 실험예 1 ∼ 12 의 도체 포스트를 구비한 다층 프린트 배선판을 상술한 실시 형태에 준하여 작성하였다. 구체적으로는 각 실험예에 있어서, 도 3 의 드라이 필름 (306 ; 두께 240㎛) 에 탄산 가스 레이저를 사용하여 형성하는 개구 (308) 의 구멍 직경을 도체 포스트의 최대 직경에 맞춰 설정하고, 도 5 의 구리층 (310) 의 에칭 시간을 도체 포스트의 최소 직경에 맞춰 설정하였다. 또, 최소 직경과 최대 직경이 동일한 것은 대략 스트레이트 주상의 도체 포스트이고, 최소 직경과 최대 직경이 다른 것은 잘록한 부분을 갖는 형상의 도체 포스트이다. 또한, 스트레이트 형상의 도체 포스트는 슬릿 노즐을 사용한 스프레이 에칭을 채용하였다. 이렇게 하여 제작한 각 실시예의 다층 프린트 배선판에 IC 칩을 실장하고, 그 후 IC 칩과 다층 프린트 배선판의 사이에 밀봉 수지를 충전하여 IC 탑재 기판으로 하였다. 그리고, IC 칩을 개재한 특정 회로의 전기 저항 (IC 탑재 기판의 IC 칩 탑재면과는 반대측의 면에 노출하고 IC 칩과 도통하고 있는 한 쌍의 전극간의 전기 저항) 을 측정하고, 그 값을 초기값으로 하였 다. 그 후, 그들 IC 탑재 기판에 -55℃ × 5 분, 125℃ × 5 분을 1 사이클로 하고 이것을 1500 사이클 반복하는 히트 사이클 시험을 실시하였다. 이 히트 사이클 시험에 있어서, 500 사이클째, 750 사이클째, 1000 사이클째, 1500 사이클째의 전기 저항을 측정하고, 초기값과의 변화율 (100 × (측정값-초기값)/초기값(%)) 을 구하였다. 그 결과를 도 9 의 테이블에 나타낸다. 이 테이블 중 전기 저항의 변화율이 ± 5% 이내인 것을 「양호」(○), ± 5 ∼ 10% 인 것을 「보통」(△), ± 10% 를 초과한 것을 「불량」(×) 으로 하였다. 또, 목표 사양 (target specification) 을 1000 사이클째의 변화율이 ± 10% 이내 (즉 평가에서 「보통」 또는 「양호」) 로 하였다. 이 테이블로부터 명확한 바와 같이, 애스펙트비 (Rasp) 가 4 이상에서는 적어도 1000 사이클째까지 평가가 「양호」 이었던 것에 대해, 애스펙트비 (Rasp) 가 3.3 이하에서는 평가는 거의 「불량」 이었다. 또한, 애스펙트비 (Rasp) 가 20 에서는 도체 포스트에 크랙이 발생하여 단선되었다. 또한, 도체 포스트의 애스펙트비 (Rasp) 가 동일한 경우에는 잘록한 부분을 갖는 형상이 대략 스트레이트 형상보다 우수했다.
다음으로, 도체 포스트의 최소 직경과 전압 강하의 관계에 대하여 설명한다. 여기에서는, 도 10 의 테이블에 나타내는 실험예 13 ∼ 18 의 다층 프린트 배선판을 상술한 실시 형태에 준하여 제작하였다. 구체적으로는 각 실험예에 있어서, 도 3 의 드라이 필름 (306 ; 두께 240㎛) 에 탄산 가스 레이저를 사용하여 형성하는 개구 (308) 의 구멍 직경을 도체 포스트의 최대 직경에 맞춰 설정하고, 도 5 의 구리층 (310) 의 에칭 시간을 도체 포스트의 최소 직경에 맞춰 설정하였다. 이 렇게 하여 제작한 각 실시예의 다층 프린트 배선판에 3.1㎓ 로 고속으로 구동하는 IC 칩을 실장하고, 일정량의 전원을 공급하여 이 IC 칩을 기동했을 때의 전압 강하량을 측정하였다. 그와 관련하여, IC 칩의 전압은 직접 측정할 수 없기 때문에 다층 프린트 배선판에 IC 칩의 전압을 측정할 수 있는 회로를 형성하고, 그 회로에서 전압 강하량을 측정하였다. 그 결과를 도 10 의 테이블과 그래프에 나타낸다. 또, IC 칩의 트랜지스터를 온하면 그 트랜지스터는 시간 경과에 따라 복수회 전압이 강하되는데, 그 중 1 회째의 전압 강하량을 측정하였다. 또한, 도 10 의 테이블 중의 전압 강하량은 전원 전압을 1.0V 로 하여 IC 칩을 5 회 기동했을 때의 전압 강하량의 평균값으로 하였다. 한편, 도 10 의 테이블 중의 도체 포스트의 최소 직경에 대해서는 단면 연마후에 측정하고, IC 칩의 오동작의 유무에 대해서는 동시 스위칭을 100 회 반복하고 그 사이에 오동작이 발생했는지를 확인하였다. 도 10 의 그래프로부터 명확한 바와 같이, 도체 포스트의 최소 직경이 30㎛ 를 초과한 부근에서 전압 강하량이 눈에 띄게 작아져 있다. 또, 실험예 13 (도 10 의 테이블 참조) 의 다층 프린트 배선판에 1㎓ 의 IC 칩을 실장하고 동일하게 하여 오동작이 발생했는지를 확인했는데, 오동작은 발생하지 않았다. 또, 도체 포스트의 최소 직경이 80㎛ 를 초과하면, 애스펙트비 (Rasp) 를 4 이상으로 할 필요가 있으므로 도체 포스트가 높아지고 배선 길이가 길어지므로, 최소 직경은 30㎛ 를 초과하고 80㎛ 이하인 것이 바람직하다.
다음으로, 도체 포스트의 애스펙트비와 IC 칩의 절연층에 가해지는 응력의 관계에 대하여 설명한다. IC 칩, 저탄성률층, 땜납 범프, 도체 포스트, 코어 기판 등의 각종 구성 재료의 열팽창 계수 또는 탄성률, 푸아송비 (Poisson's ratio) 를 일정하게 한 채 도체 포스트의 애스펙트비 (Rasp) 를 변화시켜 3D 스트립 시뮬레이션하고, 도체 포스트의 애스펙트비 (Rasp) 가 1 일 때의 IC 칩의 절연층에 가해지는 응력에 대한 여러 가지의 애스펙트비 (Rasp) 의 도체 포스트에 있어서의 IC 칩의 절연층에 가해지는 응력의 비 (단지 응력비라고 함) 를 계산하였다. 그 결과를 도 11 의 테이블 및 그래프에 나타낸다. 이 테이블 및 그래프로부터 명확한 바와 같이, 애스펙트비 (Rasp) 가 4 를 경계로 응력비가 크게 변화하고 있는 것을 알 수 있다. 즉, 응력비는 애스펙트비 (Rasp) 가 4 이상에서는 작은 것에 대해 4 미만에서는 커져 있다.
추가의 실험예에 대하여 이하에 설명한다. 먼저, 도체 포스트의 애스펙트비 (Rasp) 와 가열·냉각을 반복한 후의 전기 저항의 변화율의 관계에 대하여 설명한다. 여기에서는, 도 13 의 테이블에 나타내는 실험예 19 ∼ 73 의 도체 포스트를 구비한 다층 프린트 배선판을 상술한 실시 형태에 준하여 작성하였다. 구체적으로는 각 실험예에 있어서, 도체 포스트의 높이에 따라 두께를 여러 가지 변경한 드라이 필름 (306) (도 3 참조, 예를 들어 필름 매수로 두께를 조정해도 된다) 에 탄산 가스 레이저를 사용하여 형성하는 개구 (308) 의 구멍 직경을 도체 포스트의 최대 직경에 맞춰 설정하고, 도 5 의 구리층 (310) 의 에칭 시간을 도체 포스트의 최소 직경에 맞춰 설정하였다. 또, 최소 직경과 최대 직경이 동일한 것은 대략 스트레이트 주상의 도체 포스트이고, 최소 직경과 최대 직경이 다른 것은 잘록한 부분을 갖는 형상의 도체 포스트이다. 또한, 스트레이트 형상의 도체 포스트는 슬릿 노즐을 사용한 스프레이 에칭을 채용하였다. 이렇게 하여 제작한 각 실시예의 다층 프린트 배선판에 IC 칩을 실장하고, 그 후 IC 칩과 다층 프린트 배선판의 사이에 밀봉 수지를 충전하여 IC 탑재 기판으로 하였다. 그리고, 상술한 실시예 1 ∼ 18 과 동일한 히트 사이클 시험을 실시하였다. 단, 1750 사이클째, 2000 사이클째, 2500 사이클째에 대해서도 전기 저항을 측정하여 평가하였다. 그 결과를 도 13 의 테이블에 나타낸다. 이 테이블 중의 ○, △, × 가 의미하는 것은 도 9 와 동일하다.
도 13 의 결과로부터, 애스펙트비 (Rasp) 가 4 이상 20 미만이면, 적어도 1000 사이클까지는 평가가 「보통」(△) 또는 「양호」(○) 이었다. 그것에 대해, 애스펙트비 (Rasp) 가 4 미만 또는 20 이상인 것은 1000 사이클에 있어서 「불량」(×) 이었다. 이것은 애스펙트비 (Rasp) 가 4 미만에서는 저탄성률층이 변형하려고 해도 도체 포스트가 그 변형을 방해하기 때문이라고 추찰하고 있고, 20 이상에서는 도체 포스트가 지나치게 변형되어 피로열화되기 때문이라고 추찰하고 있다. 또한, 특히 애스펙트비 (Rasp) 가 4 이상 6.5 이하인 것이 보다 긴 사이클수에 있어서 양호한 결과를 주었다. 또한, 애스펙트비 (Rasp) 가 4 이상 20 미만에 있어서, 도체 포스트의 형상을 비교하면, 잘록한 형상인 것은 적어도 1500 사이클까지 평가가 「보통」 또는 「양호」 이었던 것에 대해, 스트레이트 형상인 것은 적어도 1000 사이클까지 평가가 「보통」 또는 「양호」 이고, 1500 사이클에서는 평가가 「불량」 또는 「보통」 이었다. 이것은 잘록한 형상인 것은 잘록한 부분을 중심으로 저탄성률층과 함께 보다 변형되기 쉽기 때문이라고 추찰하고 있다. 한편, 도체 포스트의 최소 직경에 대해서는 30㎛ 를 초과하고 60㎛ 이하일 때 바람직한 결과가 얻어졌다. 이것은 30㎛ 이하에서는 직경이 가늘기 때문에 반복되는 변형으로 피로열화되고, 60㎛ 를 초과하면 도체 포스트가 변형되기 어려워지기 때문이라고 추찰하고 있다. 또한, 도체 포스트의 최대 직경/최소 직경의 비가 2 이상인 실험예 22 ∼ 24, 35 ∼ 37 및, 2 미만인 실험예 25 ∼ 27, 38 ∼ 40 을 비교하면, 전자가 장기 신뢰성이 높았다. 이것은 최대 직경/최소 직경의 비가 크기 때문에, 도체 포스트가 적당히 변형되기 쉽기 때문이라고 추찰하고 있다.
또, 저탄성률층 대신에, 빌드업층의 형성에 사용한 수지 절연층 (아지노모토사 제조, 품명 : ABF-45SH, 영률 : 3.0㎬) 을 채용하고, 실험예 22 와 동일한 도체 포스트를 제작하고, 상술한 각 실험예와 동일하게 평가 시험한 결과, 500 사이클째에서 이미 「불량」(×) 이었다. 이것은 저탄성률층 대신에 탄성률이 높은 수지 절연층을 채용했기 때문에, 응력을 완화할 수 없었기 때문이라고 추찰하고 있다.
산업상이용가능성
본 발명의 다층 프린트 배선판은 IC 칩 등의 반도체 소자를 탑재하기 위해 사용되는 것이고, 예를 들어 전기 관련 산업 또는 통신 관련 산업 등에 이용된다.

Claims (9)

  1. 코어 기판;
    상기 코어 기판 상에 형성되고 상면에 도체 패턴이 형성된 빌드업층;
    상기 빌드업층 상에 형성된 저탄성률층;
    상기 저탄성률층의 상면에 형성되고 전자 부품과 접속부를 통해 접속되는 실장용 전극; 및
    상기 저탄성률층을 관통하여 상기 실장용 전극과 상기 도체 패턴을 전기적으로 접속하는 도체 포스트를 구비하고,
    상기 도체 포스트는 애스펙트비 (Rasp ; aspect ratio) 가 4 ≤ Rasp ≤ 16.6 인, 다층 프린트 배선판.
  2. 제 1 항에 있어서,
    상기 도체 포스트는 애스펙트비 (Rasp) 가 4 ≤ Rasp ≤ 6.5 인, 다층 프린트 배선판.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 도체 포스트는 직경이 30㎛ 를 초과하고 80㎛ 이하인, 다층 프린트 배선판.
  4. 제 3 항에 있어서,
    상기 도체 포스트는 직경이 30㎛ 를 초과하고 60㎛ 이하인, 다층 프린트 배선판.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 도체 포스트는 잘록한 부분을 갖는 형상으로 형성되는, 다층 프린트 배선판.
  6. 제 5 항에 있어서,
    상기 도체 포스트는 가장 가는 부분의 직경에 대한 가장 굵은 부분의 직경의 비가 2 이상인, 다층 프린트 배선판.
  7. 제 1 항 또는 제 2 항에 있어서,
    상기 실장용 전극은 상기 저탄성률층의 상면과 동일 평면이 되도록 형성된 상기 도체 포스트의 정상부인, 다층 프린트 배선판.
  8. 제 1 항 또는 제 2 항에 있어서,
    상기 저탄성률층은 30℃ 에서의 영률 (Young's Modulus) 이 10㎫ ∼ 1㎬ 인, 다층 프린트 배선판.
  9. (a) 코어 기판 상에 형성된 빌드업층의 상면에 형성된 도체 패턴 상에 정상부가 레지스트로써 보호되고 굵기가 균등한 도체 포스트를 형성하는 공정;
    (b) 상기 도체 포스트를, 침식하는 에칭액으로의 침지 시간을 조정함으로써 잘록한 부분을 갖는 형상으로 성형하는 공정;
    (c) 상기 정상부의 레지스트를 제거한 후 상기 도체 포스트와 동일한 높이의 저탄성률층을 형성하는 공정; 및
    (d) 상기 도체 포스트의 상면에 실장용 전극을 형성하는 공정을 포함하는, 다층 프린트 배선판의 제조 방법.
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JP (1) JP4504925B2 (ko)
KR (1) KR100942400B1 (ko)
TW (1) TW200531610A (ko)
WO (1) WO2005074340A1 (ko)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100827266B1 (ko) * 2004-04-28 2008-05-07 이비덴 가부시키가이샤 다층 프린트 배선판
JP4846572B2 (ja) * 2004-05-27 2011-12-28 イビデン株式会社 多層プリント配線板
JP4824397B2 (ja) 2005-12-27 2011-11-30 イビデン株式会社 多層プリント配線板
US7462784B2 (en) * 2006-05-02 2008-12-09 Ibiden Co., Ltd. Heat resistant substrate incorporated circuit wiring board
GB2444775B (en) 2006-12-13 2011-06-08 Cambridge Silicon Radio Ltd Chip mounting
US8455766B2 (en) * 2007-08-08 2013-06-04 Ibiden Co., Ltd. Substrate with low-elasticity layer and low-thermal-expansion layer
US8829355B2 (en) * 2009-03-27 2014-09-09 Ibiden Co., Ltd. Multilayer printed wiring board
US9312230B2 (en) 2010-02-08 2016-04-12 Taiwan Semiconductor Manufacturing Company, Ltd. Conductive pillar structure for semiconductor substrate and method of manufacture
US9059187B2 (en) * 2010-09-30 2015-06-16 Ibiden Co., Ltd. Electronic component having encapsulated wiring board and method for manufacturing the same
US20120090883A1 (en) * 2010-10-13 2012-04-19 Qualcomm Incorporated Method and Apparatus for Improving Substrate Warpage
US9368439B2 (en) * 2012-11-05 2016-06-14 Nvidia Corporation Substrate build up layer to achieve both finer design rule and better package coplanarity
US20150195912A1 (en) * 2014-01-08 2015-07-09 Zhuhai Advanced Chip Carriers & Electronic Substrate Solutions Technologies Co. Ltd. Substrates With Ultra Fine Pitch Flip Chip Bumps
US10090267B2 (en) * 2014-03-13 2018-10-02 Taiwan Semiconductor Manufacturing Co., Ltd Bump structure and method for forming the same
WO2017159386A1 (ja) 2016-03-18 2017-09-21 株式会社村田製作所 実装構造体、及び、積層コンデンサ内蔵基板
US11101203B2 (en) * 2019-07-31 2021-08-24 Advanced Semiconductor Engineering, Inc. Wiring structure comprising intermediate layer including a plurality of sub-layers

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001085802A (ja) * 1999-09-16 2001-03-30 Hitachi Cable Ltd 配線基板及びそれを用いた電子装置及びその製造方法
JP2001298272A (ja) * 2000-04-13 2001-10-26 Nec Corp プリント基板

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2097998B (en) * 1981-05-06 1985-05-30 Standard Telephones Cables Ltd Mounting of integrated circuits
US5116459A (en) * 1991-03-06 1992-05-26 International Business Machines Corporation Processes for electrically conductive decals filled with organic insulator material
JPH0547842A (ja) * 1991-08-21 1993-02-26 Hitachi Ltd 半導体装置
JP3428070B2 (ja) 1993-06-07 2003-07-22 株式会社東芝 印刷配線板の製造方法
KR100280298B1 (ko) * 1995-11-17 2001-02-01 니시무로 타이죠 다층배선기판, 다층배선기판의 프리패브 소재, 다층배선기판의 제조방법, 전자부품, 전자부품 패키지 및 도전성 필러의 형성방법
JPH10270496A (ja) * 1997-03-27 1998-10-09 Hitachi Ltd 電子装置、情報処理装置、半導体装置並びに半導体チップの実装方法
JP3057156B2 (ja) * 1998-10-08 2000-06-26 日本特殊陶業株式会社 配線基板とその製造方法
JP2001036253A (ja) 1999-07-26 2001-02-09 Shinko Electric Ind Co Ltd 多層配線回路基板及びその製造方法
JP3865989B2 (ja) * 2000-01-13 2007-01-10 新光電気工業株式会社 多層配線基板、配線基板、多層配線基板の製造方法、配線基板の製造方法、及び半導体装置
US6729023B2 (en) * 2000-05-26 2004-05-04 Visteon Global Technologies, Inc. Method for making a multi-layer circuit board assembly having air bridges supported by polymeric material
JP2003008228A (ja) * 2001-06-22 2003-01-10 Ibiden Co Ltd 多層プリント配線板およびその製造方法
US20030034565A1 (en) * 2001-08-18 2003-02-20 Lan James Jaen-Don Flip chip substrate with metal columns
KR100827266B1 (ko) 2004-04-28 2008-05-07 이비덴 가부시키가이샤 다층 프린트 배선판

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001085802A (ja) * 1999-09-16 2001-03-30 Hitachi Cable Ltd 配線基板及びそれを用いた電子装置及びその製造方法
JP2001298272A (ja) * 2000-04-13 2001-10-26 Nec Corp プリント基板

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Publication number Publication date
US7971354B2 (en) 2011-07-05
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