JP2001085802A - 配線基板及びそれを用いた電子装置及びその製造方法 - Google Patents
配線基板及びそれを用いた電子装置及びその製造方法Info
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- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
Abstract
(57)【要約】
【課題】冷熱温度サイクルにおいて信頼性の高い電子装
置を提供する。 【解決手段】ベースとなるベース基板と、配線パターン
とを有する、半導体装置を搭載するための電子装置の配
線基板であって、前記半導体装置とベース基板間に生じ
る熱応力を緩衝する応力緩衝材の層を前記ベース基板上
に設け、前記熱応力緩衝材の層上に配線パターンを形成
する。
置を提供する。 【解決手段】ベースとなるベース基板と、配線パターン
とを有する、半導体装置を搭載するための電子装置の配
線基板であって、前記半導体装置とベース基板間に生じ
る熱応力を緩衝する応力緩衝材の層を前記ベース基板上
に設け、前記熱応力緩衝材の層上に配線パターンを形成
する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置を搭載
する配線基板とそれを用いた電子装置及びその製造方法
に関し、特に、応力緩衝材を内蔵しない半導体装置を搭
載するための配線基板とそれを用いた電子装置及びその
製造方法に適用して有効な技術に関するものである。
する配線基板とそれを用いた電子装置及びその製造方法
に関し、特に、応力緩衝材を内蔵しない半導体装置を搭
載するための配線基板とそれを用いた電子装置及びその
製造方法に適用して有効な技術に関するものである。
【０００２】
【従来の技術】従来の電子装置の例として、メモリモジ
ュールを取り挙げて説明する。
ュールを取り挙げて説明する。
【０００３】図６は、従来のメモリモジュールの構成を
説明するための図であり、図６（ａ）は上から見た平面
図であり、図６（ｂ）は図６（ａ）のＡ−Ａ線で切った
ときの断面図である。
説明するための図であり、図６（ａ）は上から見た平面
図であり、図６（ｂ）は図６（ａ）のＡ−Ａ線で切った
ときの断面図である。
【０００４】図６に示すように、従来のメモリモジュー
ルは、一般に、他の電子装置と接続するための外部出力
端子４０を含む配線パターン３０が形成されたポリイミ
ド等の配線基板２０に半導体装置１０を半田バンプ等の
外部電極２５を介して搭載した構成をとる。
ルは、一般に、他の電子装置と接続するための外部出力
端子４０を含む配線パターン３０が形成されたポリイミ
ド等の配線基板２０に半導体装置１０を半田バンプ等の
外部電極２５を介して搭載した構成をとる。
【０００５】また、リフロー時の配線パターン３０の保
護としてグリーンコート４５が塗布されている。
護としてグリーンコート４５が塗布されている。
【０００６】更に、図６には図示してないが、半導体装
置１０と配線基板２０との接続部分を保護するため、そ
の界面にアンダフィル樹脂を設けたものもある。
置１０と配線基板２０との接続部分を保護するため、そ
の界面にアンダフィル樹脂を設けたものもある。
【０００７】
【発明が解決しようとする課題】従来のメモリモジュー
ル等の電子装置では、品質保証を行うために、一般に、
ＥＩＡＪ ＳＰＥＣ（日本電子機械工業会規格）である
冷熱サイクル耐久試験を行う。
ル等の電子装置では、品質保証を行うために、一般に、
ＥＩＡＪ ＳＰＥＣ（日本電子機械工業会規格）である
冷熱サイクル耐久試験を行う。
【０００８】このときに負荷される温度サイクルは−６
５℃〜１５０℃である。しかし、半導体チップ１の熱膨
張係数は３PPM/℃であり、また、配線基板２０のベース
であるポリイミド樹脂の熱膨張係数は２０PPM/℃である
ことから、中間に介在する接続部分（外部電極２５）は
温度サイクル試験において熱応力の集中点になってしま
う。ここで、例えば、μＢＧＡ型半導体装置のように、
応力緩衝機能を有する構造を持った半導体装置を搭載す
る場合は問題ないが、実際は全ての半導体装置を応力緩
衝機能を有する構造にすることができないのが現状であ
る。
５℃〜１５０℃である。しかし、半導体チップ１の熱膨
張係数は３PPM/℃であり、また、配線基板２０のベース
であるポリイミド樹脂の熱膨張係数は２０PPM/℃である
ことから、中間に介在する接続部分（外部電極２５）は
温度サイクル試験において熱応力の集中点になってしま
う。ここで、例えば、μＢＧＡ型半導体装置のように、
応力緩衝機能を有する構造を持った半導体装置を搭載す
る場合は問題ないが、実際は全ての半導体装置を応力緩
衝機能を有する構造にすることができないのが現状であ
る。
【０００９】このために、外部電極２５にクラックが生
じたり、外部電極２５の接続周囲の半導体チップにクラ
ックが生じたりするという問題点があった。
じたり、外部電極２５の接続周囲の半導体チップにクラ
ックが生じたりするという問題点があった。
【００１０】また、アンダフィルを用いる場合において
も、半導体装置１０と配線基板２０との間という狭い領
域に樹脂を流し込むため、ボイドが発生しやすく、それ
が原因で半導体チップのクラックを生じることがあると
いう問題点があった。
も、半導体装置１０と配線基板２０との間という狭い領
域に樹脂を流し込むため、ボイドが発生しやすく、それ
が原因で半導体チップのクラックを生じることがあると
いう問題点があった。
【００１１】本発明は上記問題点を解決するために成さ
れたものであり、その目的は、電子装置に搭載する半導
体装置の半導体チップのクラックを防止し、冷熱温度サ
イクルにおいて信頼性の高い電子装置を提供することが
可能な技術を提供することにある。
れたものであり、その目的は、電子装置に搭載する半導
体装置の半導体チップのクラックを防止し、冷熱温度サ
イクルにおいて信頼性の高い電子装置を提供することが
可能な技術を提供することにある。
【００１２】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。
【００１３】（１）ベースとなるベース基板と、配線パ
ターンとを有する、半導体装置を搭載するための電子装
置用の配線基板であって、前記半導体装置とベース基板
間に生じる熱応力を緩衝する応力緩衝材の層を前記ベー
ス基板上に設け、前記応力緩衝材の層上に配線パターン
を形成したことを特徴とする。
ターンとを有する、半導体装置を搭載するための電子装
置用の配線基板であって、前記半導体装置とベース基板
間に生じる熱応力を緩衝する応力緩衝材の層を前記ベー
ス基板上に設け、前記応力緩衝材の層上に配線パターン
を形成したことを特徴とする。
【００１４】（２）ベースとなるベース基板と、そのベ
ース基板上に形成される１層または複数層の配線パター
ンとを有する、半導体装置を搭載するための電子装置用
の配線基板であって、前記半導体装置とベース基板間に
生じる熱応力を緩衝する応力緩衝材の層を前記ベース基
板の配線パターン上に設け、前記応力緩衝材の層上に前
記半導体装置との電気的接続を行う電極パッドを形成
し、前記配線パターンと前記電極パッドを電気的に接続
する金属メッキされたビアホールを前記応力緩衝材の層
に設けたことを特徴とする。
ース基板上に形成される１層または複数層の配線パター
ンとを有する、半導体装置を搭載するための電子装置用
の配線基板であって、前記半導体装置とベース基板間に
生じる熱応力を緩衝する応力緩衝材の層を前記ベース基
板の配線パターン上に設け、前記応力緩衝材の層上に前
記半導体装置との電気的接続を行う電極パッドを形成
し、前記配線パターンと前記電極パッドを電気的に接続
する金属メッキされたビアホールを前記応力緩衝材の層
に設けたことを特徴とする。
【００１５】（３）（１）または（２）のいずれか１つ
の配線基板において、前記応力緩衝材は、１５０℃にお
ける弾性率が１００ＭＰａ以下である第１の条件、常温
における弾性率が１０００ＭＰａ以下である第２の条
件、−６５℃における弾性率が３０００ＭＰａ以下であ
る第３の条件の少なくとも一つの条件を満足する材料で
あることを特徴とする。
の配線基板において、前記応力緩衝材は、１５０℃にお
ける弾性率が１００ＭＰａ以下である第１の条件、常温
における弾性率が１０００ＭＰａ以下である第２の条
件、−６５℃における弾性率が３０００ＭＰａ以下であ
る第３の条件の少なくとも一つの条件を満足する材料で
あることを特徴とする。
【００１６】（４）（１）または（２）のいずれか１つ
の配線基板において、前記応力緩衝材は、多孔質構造の
フッ素樹脂、または変成エポキシ樹脂であることを特徴
とする。
の配線基板において、前記応力緩衝材は、多孔質構造の
フッ素樹脂、または変成エポキシ樹脂であることを特徴
とする。
【００１７】（５）配線パターンが形成された配線基板
に半導体装置を搭載してなる電子装置において、ベース
となるベース基板と、前記ベース基板上に設けられ、前
記半導体装置とベース基板間に生じる熱応力を緩衝する
応力緩衝材の層と、前記応力緩衝材の層上に形成された
配線パターンとを有する配線基板と、前記配線基板の配
線パターンと電気的に接続した半導体装置を搭載したこ
とを特徴とする。
に半導体装置を搭載してなる電子装置において、ベース
となるベース基板と、前記ベース基板上に設けられ、前
記半導体装置とベース基板間に生じる熱応力を緩衝する
応力緩衝材の層と、前記応力緩衝材の層上に形成された
配線パターンとを有する配線基板と、前記配線基板の配
線パターンと電気的に接続した半導体装置を搭載したこ
とを特徴とする。
【００１８】（６）１層または多層の配線パターンが形
成された配線基板に半導体装置を搭載してなる電子装置
において、１層または多層の配線パターンが形成された
ベース基板と、前記ベース基板の配線パターン上に設け
られ、前記半導体装置とベース基板間に生じる熱応力を
緩衝する応力緩衝材の層と、前記応力緩衝材の層上に形
成され、前記半導体装置との電気的接続を行う電極パッ
ドを含む配線パターンと、前記応力緩衝材の層内に設け
られ、前記両配線パターンを電気的に接続する金属めっ
きされたビアホールとを有する配線基板と、前記配線基
板の電極パッドと電気的に接続した半導体装置を搭載し
たことを特徴とする。
成された配線基板に半導体装置を搭載してなる電子装置
において、１層または多層の配線パターンが形成された
ベース基板と、前記ベース基板の配線パターン上に設け
られ、前記半導体装置とベース基板間に生じる熱応力を
緩衝する応力緩衝材の層と、前記応力緩衝材の層上に形
成され、前記半導体装置との電気的接続を行う電極パッ
ドを含む配線パターンと、前記応力緩衝材の層内に設け
られ、前記両配線パターンを電気的に接続する金属めっ
きされたビアホールとを有する配線基板と、前記配線基
板の電極パッドと電気的に接続した半導体装置を搭載し
たことを特徴とする。
【００１９】（７）（６）の電子装置において、前記応
力緩衝材の層上に設けられる前記配線パターンは、半導
体装置と電気的に接続する前記電極パッドのみである
か、または一部の電極パッドからの引き出し配線とチッ
プ間配線であることを特徴とする。
力緩衝材の層上に設けられる前記配線パターンは、半導
体装置と電気的に接続する前記電極パッドのみである
か、または一部の電極パッドからの引き出し配線とチッ
プ間配線であることを特徴とする。
【００２０】（８）配線パターンが形成された配線基板
に半導体装置を搭載してなる電子装置の製造方法であっ
て、ベースとなるベース基板と、そのベース基板と同一
幅を持つ応力緩衝材とを用意して両方を貼り合わせ、そ
の応力緩衝材上に配線パターンを形成するための金属箔
を貼り合わせて配線パターンを形成し、その配線パター
ン上に半導体装置を電気的に接続して電子装置を製造す
ることを特徴とする。なお、同一幅というのは、実質的
に同一の幅という意味である（下記（９）項においても
同じ）。
に半導体装置を搭載してなる電子装置の製造方法であっ
て、ベースとなるベース基板と、そのベース基板と同一
幅を持つ応力緩衝材とを用意して両方を貼り合わせ、そ
の応力緩衝材上に配線パターンを形成するための金属箔
を貼り合わせて配線パターンを形成し、その配線パター
ン上に半導体装置を電気的に接続して電子装置を製造す
ることを特徴とする。なお、同一幅というのは、実質的
に同一の幅という意味である（下記（９）項においても
同じ）。
【００２１】（９）１層または多層の配線パターンが形
成された配線基板に半導体装置を搭載してなる電子装置
の製造方法であって、１層または多層配線パターンが形
成されたベース基板と、そのベース基板と同一幅を持つ
応力緩衝材とを用意して両方を貼り合わせ、前記半導体
装置の接続位置の配線パターンを露出するビアホールを
前記応力緩衝材の層に形成し、ビアホール内に金属めっ
きを形成し、前記ビアホールと接続され、前記応力緩衝
材上に半導体装置を接続する配線パターンを形成し、そ
の配線パターンに半導体装置を電気的に接続して電子装
置を製造することを特徴とする。
成された配線基板に半導体装置を搭載してなる電子装置
の製造方法であって、１層または多層配線パターンが形
成されたベース基板と、そのベース基板と同一幅を持つ
応力緩衝材とを用意して両方を貼り合わせ、前記半導体
装置の接続位置の配線パターンを露出するビアホールを
前記応力緩衝材の層に形成し、ビアホール内に金属めっ
きを形成し、前記ビアホールと接続され、前記応力緩衝
材上に半導体装置を接続する配線パターンを形成し、そ
の配線パターンに半導体装置を電気的に接続して電子装
置を製造することを特徴とする。
【００２２】（１０）（９）の電子装置の製造方法にお
いて、前記ビアホールと接続され、前記応力緩衝材上に
半導体装置を接続する配線パターンとして電極パッドの
みを形成し、その電極パッドに半導体装置を電気的に接
続して電子装置を製造することを特徴とする。
いて、前記ビアホールと接続され、前記応力緩衝材上に
半導体装置を接続する配線パターンとして電極パッドの
みを形成し、その電極パッドに半導体装置を電気的に接
続して電子装置を製造することを特徴とする。
【００２３】
【発明の実施の形態】以下、本発明の電子装置について
図面を用いて詳細に説明する。
図面を用いて詳細に説明する。
【００２４】本実施形態では、電子装置として、メモリ
モジュールを取り挙げて説明していく。
モジュールを取り挙げて説明していく。
【００２５】図１は、本発明の一実施形態にかかるメモ
リモジュールの構成を説明するための図であり、図１
（ａ）は上方から見た平面図であり、図１（ｂ）は図１
（ａ）に示すＡ−Ａ線で切った断面図である。
リモジュールの構成を説明するための図であり、図１
（ａ）は上方から見た平面図であり、図１（ｂ）は図１
（ａ）に示すＡ−Ａ線で切った断面図である。
【００２６】図１（ａ）に示すように、本実施形態のメ
モリモジュール２００は、他の電子装置と接続するため
の外部出力端子４０を含む配線パターン３０が形成され
た配線基板２０に半導体装置１０を搭載した構成をと
る。
モリモジュール２００は、他の電子装置と接続するため
の外部出力端子４０を含む配線パターン３０が形成され
た配線基板２０に半導体装置１０を搭載した構成をと
る。
【００２７】また、図１（ｂ）に示すように、配線基板
２０は、下層にポリイミド、ガラスエポキシ等のベース
基板５０を設け、その上の上層に応力緩衝材（エラスト
マ）６０を貼り付けた２層構造からなり、そのエラスト
マ６０上に配線パターン３０を形成してある。
２０は、下層にポリイミド、ガラスエポキシ等のベース
基板５０を設け、その上の上層に応力緩衝材（エラスト
マ）６０を貼り付けた２層構造からなり、そのエラスト
マ６０上に配線パターン３０を形成してある。
【００２８】このエラストマ６０は、多孔質構造のフッ
素樹脂、例えば、多孔質ＰＴＦＥ（ポリテトラフロロエ
チレン）等や、アクリル樹脂や、アクリルニトリル樹脂
配合のエポキシ樹脂などの変成エポキシ樹脂等を用い
る。
素樹脂、例えば、多孔質ＰＴＦＥ（ポリテトラフロロエ
チレン）等や、アクリル樹脂や、アクリルニトリル樹脂
配合のエポキシ樹脂などの変成エポキシ樹脂等を用い
る。
【００２９】なお、エラストマ６０は、これに限定され
るものではなく、例えば、以下に示す条件を全て満たす
材料が最も好ましい。また、使用温度条件が限定される
ものであれば、以下の全てを満たさなくてもその条件を
部分的にでも満たしている材料を用いることも可能であ
る。
るものではなく、例えば、以下に示す条件を全て満たす
材料が最も好ましい。また、使用温度条件が限定される
ものであれば、以下の全てを満たさなくてもその条件を
部分的にでも満たしている材料を用いることも可能であ
る。
【００３０】（１）１５０℃で弾性率が１００ＭＰａ以
下の材料 （２）常温で弾性率が１０００ＭＰａ以下の材料 （３）−６５℃で弾性率が３０００ＭＰａ以下の材料 また、使用温度条件や、材料の厚さによっても応力の緩
衝能力が異なってくるため、エラストマ６０としては、
メモリモジュール（電子装置）の使用温度条件において
充分な応力緩衝を達成する材料であって、応力緩衝を達
成するための厚さをより薄くできる材料を選択すること
が理想である。
下の材料 （２）常温で弾性率が１０００ＭＰａ以下の材料 （３）−６５℃で弾性率が３０００ＭＰａ以下の材料 また、使用温度条件や、材料の厚さによっても応力の緩
衝能力が異なってくるため、エラストマ６０としては、
メモリモジュール（電子装置）の使用温度条件において
充分な応力緩衝を達成する材料であって、応力緩衝を達
成するための厚さをより薄くできる材料を選択すること
が理想である。
【００３１】更に、多孔質ＰＴＦＥ等のように、多孔質
の材料であれば、低誘電率を示し、信号伝送特性と高周
波絶縁特性に優れるため、特に、高周波信号を扱う電子
装置やランバスメモリ等の高速メモリに搭載すると、そ
の動作の信頼性が向上する効果がある。
の材料であれば、低誘電率を示し、信号伝送特性と高周
波絶縁特性に優れるため、特に、高周波信号を扱う電子
装置やランバスメモリ等の高速メモリに搭載すると、そ
の動作の信頼性が向上する効果がある。
【００３２】次に、本実施形態のメモリモジュール２０
０の製造方法について説明する。
０の製造方法について説明する。
【００３３】図２は、本実施形態のメモリモジュール２
００の製造方法を説明するための図である。
００の製造方法を説明するための図である。
【００３４】本実施形態のメモリモジュール２００は、
まず、約１．６mmの厚さのポリイミド樹脂等のベース基
板５０と、そのベース基板５０と同一長さと幅を持つ多
孔質ＰＴＦＥ等のエラストマ６０とを用意し、図２
（ａ）に示すように、両方を貼り合わせる。
まず、約１．６mmの厚さのポリイミド樹脂等のベース基
板５０と、そのベース基板５０と同一長さと幅を持つ多
孔質ＰＴＦＥ等のエラストマ６０とを用意し、図２
（ａ）に示すように、両方を貼り合わせる。
【００３５】また、エラストマ６０は、図３（ａ）に示
すように、多孔質ＰＴＦＥ層６１（厚さ５０μｍ）と、
ベース基板５０と配線パターン３０との接着を行うため
のＰＴＦＥ＋エポキシ接着剤層６２（Ｂステージのエポ
キシ樹脂が含浸されたもので、厚さ３０μｍ）を多孔質
ＰＴＦＥ層６１の上下に挟むように設けた３層構成をと
る。
すように、多孔質ＰＴＦＥ層６１（厚さ５０μｍ）と、
ベース基板５０と配線パターン３０との接着を行うため
のＰＴＦＥ＋エポキシ接着剤層６２（Ｂステージのエポ
キシ樹脂が含浸されたもので、厚さ３０μｍ）を多孔質
ＰＴＦＥ層６１の上下に挟むように設けた３層構成をと
る。
【００３６】また、エラストマ６０は、図３（ｂ）に示
すように、ポリイミド層６３の両面にアクリルゴム変性
エポキシ樹脂からなる接着剤層６４を設けた３層構成を
とる。
すように、ポリイミド層６３の両面にアクリルゴム変性
エポキシ樹脂からなる接着剤層６４を設けた３層構成を
とる。
【００３７】なお、エラストマ６０として変成エポキシ
樹脂を用いる場合は１層で構わない。
樹脂を用いる場合は１層で構わない。
【００３８】次に、図２（ｂ）に示すように、エラスト
マ６０上に配線パターン３０を形成するための銅箔３１
（厚さ約１８μｍ）を貼り合わせる。
マ６０上に配線パターン３０を形成するための銅箔３１
（厚さ約１８μｍ）を貼り合わせる。
【００３９】次に、図２（ｃ）に示すように、その銅箔
３１にホトレジストでエッチングを行い、インナリード
を含む配線パターン３０を形成し、配線基板２０を製造
する。
３１にホトレジストでエッチングを行い、インナリード
を含む配線パターン３０を形成し、配線基板２０を製造
する。
【００４０】次に、図２（ｄ）に示すように、製造され
た配線基板２０の配線パターン３０上に半田バンプ等の
外部電極２５を接続して半導体装置１０を搭載し、電子
装置を製造する。
た配線基板２０の配線パターン３０上に半田バンプ等の
外部電極２５を接続して半導体装置１０を搭載し、電子
装置を製造する。
【００４１】なお、テープ製造メーカでは、上述した一
連の工程を既に行った図２（ｃ）示すエラストマ６０内
蔵の配線基板２０を販売することもあり、それを購入す
ることで上述の工程を省略することもできる。
連の工程を既に行った図２（ｃ）示すエラストマ６０内
蔵の配線基板２０を販売することもあり、それを購入す
ることで上述の工程を省略することもできる。
【００４２】また、半導体装置１０は、本実施形態では
外部電極としてバンプを有するものを取り挙げている
が、本発明の電子装置はこれに限定されず、アウタリー
ドで接続される他の半導体装置等においても同様であ
る。
外部電極としてバンプを有するものを取り挙げている
が、本発明の電子装置はこれに限定されず、アウタリー
ドで接続される他の半導体装置等においても同様であ
る。
【００４３】このように、配線基板２０を下層にポリイ
ミド樹脂、ガラスエポキシ樹脂等のベース基板５０に応
力緩衝材（エラストマ）６０を貼り付けた２層構造にす
ることで、半導体装置１０に応力緩衝機能がないもので
あっても、温度サイクルよって半導体チップとベース基
板５０に生じる熱応力を配線基板２０に設けられたエラ
ストマ６０が緩衝し、外部電極２５に応力集中すること
を防ぐので、電子装置に搭載する半導体装置内の半導体
チップ自身のクラック、または外部電極２５の接続部の
クラックを防止でき、冷熱温度サイクルにおいて信頼性
の高い電子装置を提供することが可能となる。
ミド樹脂、ガラスエポキシ樹脂等のベース基板５０に応
力緩衝材（エラストマ）６０を貼り付けた２層構造にす
ることで、半導体装置１０に応力緩衝機能がないもので
あっても、温度サイクルよって半導体チップとベース基
板５０に生じる熱応力を配線基板２０に設けられたエラ
ストマ６０が緩衝し、外部電極２５に応力集中すること
を防ぐので、電子装置に搭載する半導体装置内の半導体
チップ自身のクラック、または外部電極２５の接続部の
クラックを防止でき、冷熱温度サイクルにおいて信頼性
の高い電子装置を提供することが可能となる。
【００４４】また、半導体装置１０を搭載する際のリフ
ロー時に、ベース基板５０には、２５０℃で１５秒程度
の熱が加わる。この際に、ポリイミド樹脂等のベース基
板５０に含まれる水分が蒸発して蒸気圧による応力が生
じることがある。
ロー時に、ベース基板５０には、２５０℃で１５秒程度
の熱が加わる。この際に、ポリイミド樹脂等のベース基
板５０に含まれる水分が蒸発して蒸気圧による応力が生
じることがある。
【００４５】従来のポリイミド樹脂のベース基板上に配
線パターン３０を形成して半導体装置を搭載する場合に
は、その蒸気圧による応力の影響を受け、配線パターン
３０が浮き上がって剥離することがあったが、本実施形
態のように多孔質構造のＰＴＦＥを介しているので、水
蒸気等の水分を外部に逃がすことができるので、リフロ
ー時に生じる水分の気化に供なう蒸気圧による応力をも
緩衝し、配線パターン３０の剥離等をも防止可能であ
る。
線パターン３０を形成して半導体装置を搭載する場合に
は、その蒸気圧による応力の影響を受け、配線パターン
３０が浮き上がって剥離することがあったが、本実施形
態のように多孔質構造のＰＴＦＥを介しているので、水
蒸気等の水分を外部に逃がすことができるので、リフロ
ー時に生じる水分の気化に供なう蒸気圧による応力をも
緩衝し、配線パターン３０の剥離等をも防止可能であ
る。
【００４６】（実施例１）本実施例１では、多層（１層
も含む）の配線パターンを形成したベース基板上にエラ
ストマを貼り付けてなる配線基板を有するメモリモジュ
ールについて説明する。
も含む）の配線パターンを形成したベース基板上にエラ
ストマを貼り付けてなる配線基板を有するメモリモジュ
ールについて説明する。
【００４７】図４は、本実施例１のメモリモジュールの
構成を説明するための図であり、図４（ａ）は上方から
見た平面図であり、図４（ｂ）は図４（ａ）に示すＡ−
Ａ線で切った断面図である。
構成を説明するための図であり、図４（ａ）は上方から
見た平面図であり、図４（ｂ）は図４（ａ）に示すＡ−
Ａ線で切った断面図である。
【００４８】図４（ａ）に示すように、本実施例１のメ
モリモジュール２００ａは、実施形態と同様に、他の電
子装置と接続するための外部出力端子４０を含む配線パ
ターン３０が形成された配線基板２０ａに半導体装置１
０を搭載した構成をとる。
モリモジュール２００ａは、実施形態と同様に、他の電
子装置と接続するための外部出力端子４０を含む配線パ
ターン３０が形成された配線基板２０ａに半導体装置１
０を搭載した構成をとる。
【００４９】また、図４（ｂ）に示すように、配線基板
２０ａは、下層に多層の配線パターン３０ａを有するポ
リイミド、ガラスエポキシ等のベース基板５０ａを設
け、その上層に応力緩衝材（エラストマ）６０ａを貼り
付けた２層構造からなる。そのエラストマ６０ａ上に半
導体装置との電気的接続を行う部分だけの配線パターン
（電極パッド）３０ｂを形成してある。
２０ａは、下層に多層の配線パターン３０ａを有するポ
リイミド、ガラスエポキシ等のベース基板５０ａを設
け、その上層に応力緩衝材（エラストマ）６０ａを貼り
付けた２層構造からなる。そのエラストマ６０ａ上に半
導体装置との電気的接続を行う部分だけの配線パターン
（電極パッド）３０ｂを形成してある。
【００５０】これは、電子装置における配線パターン３
０ａをベース基板５０ａ側に設けた構造であり、半導体
装置と接続する部分だけの配線パターン（電極パッド）
３０ｂをエラストマ６０ａ上に形成し、両配線パターン
３０ａ，３０ｂの電気的接続には、エラストマ６０ａに
設けたビアホール８０を介して行っている。このときの
エラストマ６０ａは、実施形態で説明した応力緩衝材の
何れかを用いる。
０ａをベース基板５０ａ側に設けた構造であり、半導体
装置と接続する部分だけの配線パターン（電極パッド）
３０ｂをエラストマ６０ａ上に形成し、両配線パターン
３０ａ，３０ｂの電気的接続には、エラストマ６０ａに
設けたビアホール８０を介して行っている。このときの
エラストマ６０ａは、実施形態で説明した応力緩衝材の
何れかを用いる。
【００５１】次に、本実施例１のメモリモジュール２０
０ａの製造方法について説明する。
０ａの製造方法について説明する。
【００５２】図５は、本実施例１のメモリモジュール２
００ａの製造方法を説明するための図である。
００ａの製造方法を説明するための図である。
【００５３】本実施形態のメモリモジュール２００ａ
は、図５（ａ）に示すように、まず、多層配線パターン
３０ａが形成されたポリイミド等のベース基板５０ａ
と、そのベース基板５０ａと同一長さと幅を持ち銅箔３
１を貼り付けたＰＴＦＥ等のエラストマ６０ａとを用意
し、図５（ｂ）に示すように、両方を貼り合わせる。
は、図５（ａ）に示すように、まず、多層配線パターン
３０ａが形成されたポリイミド等のベース基板５０ａ
と、そのベース基板５０ａと同一長さと幅を持ち銅箔３
１を貼り付けたＰＴＦＥ等のエラストマ６０ａとを用意
し、図５（ｂ）に示すように、両方を貼り合わせる。
【００５４】また、エラストマ６０ａは図３に示す３層
構造のものを用いる。
構造のものを用いる。
【００５５】次に、図５（ｃ）に示すように、エラスト
マ６０ａ上の半導体装置１０の搭載位置にＣＯ2 レー
ザ等でビアホール８０を形成し、ベース基板５０ａの配
線パターン３０ａを露出させる。
マ６０ａ上の半導体装置１０の搭載位置にＣＯ2 レー
ザ等でビアホール８０を形成し、ベース基板５０ａの配
線パターン３０ａを露出させる。
【００５６】次に、図５（ｄ）に示すように、ビアホー
ル８０とその周辺の銅箔３１に対して無電解銅めっきを
形成して銅箔３１と電気的に接続し、銅箔３１をエッチ
ングしてエラストマ６０ａ上に配線パターン３０ｂを形
成し、配線基板２０ａを製造する。
ル８０とその周辺の銅箔３１に対して無電解銅めっきを
形成して銅箔３１と電気的に接続し、銅箔３１をエッチ
ングしてエラストマ６０ａ上に配線パターン３０ｂを形
成し、配線基板２０ａを製造する。
【００５７】次に、図５（ｅ）に示すように、製造され
た配線基板２０ａの配線パターン３０ｂ上に半田バンプ
等の外部電極２５を接続して半導体装置１０を搭載し、
メモリモジュール２００ａを製造する。
た配線基板２０ａの配線パターン３０ｂ上に半田バンプ
等の外部電極２５を接続して半導体装置１０を搭載し、
メモリモジュール２００ａを製造する。
【００５８】なお、テープ製造メーカでは、上述した一
連の工程を既に行った図５（ｄ）に示すエラストマ６０
ａ内蔵の配線基板２０ａを販売することもあり、それを
購入することで上述の工程を省略することもできる。
連の工程を既に行った図５（ｄ）に示すエラストマ６０
ａ内蔵の配線基板２０ａを販売することもあり、それを
購入することで上述の工程を省略することもできる。
【００５９】また、半導体装置１０は、本実施例では外
部電極としてバンプを有するものを取り挙げているが、
本発明の電子装置はこれに限定されず、アウタリードで
接続される他の半導体装置等においても同様である。
部電極としてバンプを有するものを取り挙げているが、
本発明の電子装置はこれに限定されず、アウタリードで
接続される他の半導体装置等においても同様である。
【００６０】このように、ベース基板５０ａ側に電子装
置の配線パターン３０ａを形成し、エラストマ６０ａ上
には半導体装置と接続する部分だけの配線パターン３０
ｂを形成することにより、実施形態で説明した応力緩衝
だけでなく、ベース基板５０ａ上に形成された配線パタ
ーン３０ａをエラストマ６０ａで保護することも可能に
なり、従来用いていた高価なソルダレジストを用いる必
要がなくなる。
置の配線パターン３０ａを形成し、エラストマ６０ａ上
には半導体装置と接続する部分だけの配線パターン３０
ｂを形成することにより、実施形態で説明した応力緩衝
だけでなく、ベース基板５０ａ上に形成された配線パタ
ーン３０ａをエラストマ６０ａで保護することも可能に
なり、従来用いていた高価なソルダレジストを用いる必
要がなくなる。
【００６１】なお、本実施例１では、ベース基板５０と
して多層の配線パターンを有するものを取り挙げたが、
１層の配線パターンを有するものでも同様に適応可能で
ある。
して多層の配線パターンを有するものを取り挙げたが、
１層の配線パターンを有するものでも同様に適応可能で
ある。
【００６２】また、本実施例１では、エラストマ６０ａ
上に形成されるのは、半導体装置と接続する部分だけの
配線パターン（電極パッド）３０ｂのみである場合を取
り挙げたが、他の配線パターンがある場合でも同様に適
用できる。この場合の製造方法も上述と同様である。
上に形成されるのは、半導体装置と接続する部分だけの
配線パターン（電極パッド）３０ｂのみである場合を取
り挙げたが、他の配線パターンがある場合でも同様に適
用できる。この場合の製造方法も上述と同様である。
【００６３】この場合、ベース基板５０ａに配線パター
ン３０ａを形成し、エラストマ６０ａ上に電極パッド３
０ｂを含む配線パターンを形成し、それら配線パターン
を金属めっきされたビアホールで接続することにより、
実施形態で説明した応力緩衝機能が付いた多層配線基板
を提供可能である。
ン３０ａを形成し、エラストマ６０ａ上に電極パッド３
０ｂを含む配線パターンを形成し、それら配線パターン
を金属めっきされたビアホールで接続することにより、
実施形態で説明した応力緩衝機能が付いた多層配線基板
を提供可能である。
【００６４】以上、本発明者によってなされた発明を、
前記実施形態に基づき具体的に説明したが、本発明は、
前記実施形態に限定されるものではなく、その要旨を逸
脱しない範囲において種々変更可能であることは勿論で
ある。
前記実施形態に基づき具体的に説明したが、本発明は、
前記実施形態に限定されるものではなく、その要旨を逸
脱しない範囲において種々変更可能であることは勿論で
ある。
【００６５】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
【００６６】配線基板を下層にポリイミド、ガラスエポ
キシ等のベース基板に熱応力緩衝材（エラストマ）６０
を貼り付けた２層構造にすることで、半導体装置自身に
熱応力緩衝機能がないものであっても、温度サイクルよ
って半導体チップとベース基板に生じる熱応力を配線基
板に設けられたエラストマが緩衝し、外部電極への熱応
力集中を防ぐので、電子装置に搭載する半導体装置内の
半導体チップ自身、または外部電極の接続部のクラック
を防止でき、冷熱温度サイクルにおいて信頼性の高い電
子装置を提供することが可能となる。
キシ等のベース基板に熱応力緩衝材（エラストマ）６０
を貼り付けた２層構造にすることで、半導体装置自身に
熱応力緩衝機能がないものであっても、温度サイクルよ
って半導体チップとベース基板に生じる熱応力を配線基
板に設けられたエラストマが緩衝し、外部電極への熱応
力集中を防ぐので、電子装置に搭載する半導体装置内の
半導体チップ自身、または外部電極の接続部のクラック
を防止でき、冷熱温度サイクルにおいて信頼性の高い電
子装置を提供することが可能となる。
【図１】本発明の実施形態にかかるメモリモジュールの
構成を説明するための図である。
構成を説明するための図である。
【図２】本実施形態のメモリモジュールの製造方法を説
明するための図である。
明するための図である。
【図３】本実施形態のエラストマの構成を説明するため
の図である。
の図である。
【図４】本実施例１のメモリモジュールの構成を説明す
るための図である。
るための図である。
【図５】本実施例１のメモリモジュールの製造方法を説
明するための図である。
明するための図である。
【図６】従来のメモリモジュールの構成を説明するため
の図である。
の図である。
１０ 半導体装置 ２０ 配線基板 ３０ 配線パターン ４０ 外部出力端子 ４５ グリーンコート ５０ ベース基板 ６０ エラストマ ８０ ビアホール ２００ メモリモジュール（電子装置）
Claims (10)
- 【請求項１】ベースとなるベース基板と、配線パターン
とを有する、半導体装置を搭載するための電子装置用の
配線基板であって、前記半導体装置とベース基板間に生
じる熱応力を緩衝する応力緩衝材の層を前記ベース基板
上に設け、前記応力緩衝材の層上に配線パターンを形成
したことを特徴とする配線基板。 - 【請求項２】ベースとなるベース基板と、そのベース基
板上に形成される１層または複数層の配線パターンとを
有する、半導体装置を搭載するための電子装置用の配線
基板であって、前記半導体装置とベース基板間に生じる
熱応力を緩衝する応力緩衝材の層を前記ベース基板の配
線パターン上に設け、前記応力緩衝材の層上に前記半導
体装置との電気的接続を行う電極パッドを形成し、前記
配線パターンと前記電極パッドを電気的に接続する金属
メッキされたビアホールを前記応力緩衝材の層に設けた
ことを特徴とする配線基板。 - 【請求項３】前記請求項１、または２の何れか１項に記
載の配線基板において、前記応力緩衝材は、１５０℃に
おける弾性率が１００ＭＰａ以下である第１の条件、常
温における弾性率が１０００ＭＰａ以下である第２の条
件、−６５℃における弾性率が３０００ＭＰａ以下であ
る第３の条件の少なくとも一つの条件を満足する材料で
あることを特徴とする配線基板。 - 【請求項４】前記請求項１、または２の何れか１項に記
載の配線基板において、前記応力緩衝材は、多孔質構造
のフッ素樹脂、または変成エポキシ樹脂であることを特
徴とする配線基板。 - 【請求項５】配線パターンが形成された配線基板に半導
体装置を搭載してなる電子装置において、ベースとなる
ベース基板と、前記ベース基板上に設けられ、前記半導
体装置とベース基板間に生じる熱応力を緩衝する応力緩
衝材の層と、前記応力緩衝材の層上に形成された配線パ
ターンとを有する配線基板と、前記配線基板の配線パタ
ーンと電気的に接続した半導体装置を搭載したことを特
徴とする電子装置。 - 【請求項６】１層または多層の配線パターンが形成され
た配線基板に半導体装置を搭載してなる電子装置におい
て、１層または多層の配線パターンが形成されたベース
基板と、前記ベース基板の配線パターン上に設けられ、
前記半導体装置とベース基板間に生じる熱応力を緩衝す
る応力緩衝材の層と、前記応力緩衝材の層上に形成さ
れ、前記半導体装置との電気的接続を行う電極パッドを
含む配線パターンと、前記応力緩衝材の層内に設けら
れ、前記両配線パターンを電気的に接続する金属めっき
されたビアホールとを有する配線基板と、前記配線基板
の電極パッドと電気的に接続した半導体装置を搭載した
ことを特徴とする電子装置。 - 【請求項７】前記請求項６に記載の電子装置において、
前記応力緩衝材の層上に設けられる前記配線パターン
は、半導体装置と電気的に接続する前記電極パッドのみ
であるか、または一部の電極パッドからの引き出し配線
とチップ間配線であることを特徴とする電子装置。 - 【請求項８】配線パターンが形成された配線基板に半導
体装置を搭載してなる電子装置の製造方法であって、ベ
ースとなるベース基板と、そのベース基板と同一幅を持
つ応力緩衝材とを用意して両方を貼り合わせ、その応力
緩衝材上に配線パターンを形成するための金属箔を貼り
合わせて配線パターンを形成し、その配線パターン上に
半導体装置を電気的に接続して電子装置を製造すること
を特徴とする電子装置の製造方法。 - 【請求項９】１層または多層の配線パターンが形成され
た配線基板に半導体装置を搭載してなる電子装置の製造
方法であって、１層または多層配線パターンが形成され
たベース基板と、そのベース基板と同一幅を持つ応力緩
衝材とを用意して両方を貼り合わせ、前記半導体装置の
接続位置の配線パターンを露出するビアホールを前記応
力緩衝材の層に形成し、ビアホール内に金属めっきを形
成し、前記ビアホールと接続され、前記応力緩衝材上に
半導体装置を接続する配線パターンを形成し、その配線
パターンに半導体装置を電気的に接続して電子装置を製
造することを特徴とする電子装置の製造方法。 - 【請求項１０】前記請求項９に記載の電子装置の製造方
法において、前記ビアホールと接続され、前記応力緩衝
材上に半導体装置を接続する配線パターンとして電極パ
ッドのみを形成し、その電極パッドに半導体装置を電気
的に接続して電子装置を製造することを特徴とする電子
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26140799A JP2001085802A (ja) | 1999-09-16 | 1999-09-16 | 配線基板及びそれを用いた電子装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26140799A JP2001085802A (ja) | 1999-09-16 | 1999-09-16 | 配線基板及びそれを用いた電子装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001085802A true JP2001085802A (ja) | 2001-03-30 |
Family
ID=17361450
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26140799A Pending JP2001085802A (ja) | 1999-09-16 | 1999-09-16 | 配線基板及びそれを用いた電子装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001085802A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005074340A1 (ja) * | 2004-01-30 | 2005-08-11 | Ibiden Co., Ltd. | 多層プリント配線板及びその製造方法 |
| JP2012079765A (ja) * | 2010-09-30 | 2012-04-19 | Fdk Corp | 電子部品実装基板 |
| JP7118298B1 (ja) * | 2021-08-19 | 2022-08-15 | 三菱電機株式会社 | 応力緩和構造および応力緩和構造の製造方法 |
-
1999
- 1999-09-16 JP JP26140799A patent/JP2001085802A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005074340A1 (ja) * | 2004-01-30 | 2005-08-11 | Ibiden Co., Ltd. | 多層プリント配線板及びその製造方法 |
| KR100942400B1 (ko) * | 2004-01-30 | 2010-02-17 | 이비덴 가부시키가이샤 | 다층 프린트 배선판 및 그 제조 방법 |
| US7754978B2 (en) | 2004-01-30 | 2010-07-13 | Ibiden Co., Ltd. | Multilayer printed wiring board and method of manufacturing the same |
| US7971354B2 (en) | 2004-01-30 | 2011-07-05 | Ibiden Co., Ltd. | Method of manufacturing a multilayer printed wiring board |
| JP2012079765A (ja) * | 2010-09-30 | 2012-04-19 | Fdk Corp | 電子部品実装基板 |
| JP7118298B1 (ja) * | 2021-08-19 | 2022-08-15 | 三菱電機株式会社 | 応力緩和構造および応力緩和構造の製造方法 |
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Legal Events
| Date | Code | Title | Description |
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Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050329 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050719 |