KR20100002870A - 반도체 패키지의 제조 방법 - Google Patents

반도체 패키지의 제조 방법 Download PDF

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Abstract

본 발명에 따른 반도체 패키지의 제조 방법은, 다수의 본딩 패드가 구비된 반도체 칩 상에 상기 본딩 패드를 노출시키는 비아홀들이 구비된 절연층을 부착하는 단계; 상기 노출된 비아홀들 내에 비아 패턴을 형성하는 단계; 상기 비아 패턴들이 형성된 반도체 칩을 상면에 다수의 접속 패드가 구비된 기판 상에 상기 비아 패턴이 상기 대응하는 접속 패드와 연결되도록 부착시키는 단계를 포함한다.

Description

반도체 패키지의 제조 방법{Method for fabricating semiconductor package}
본 발명은 반도체 패키지의 제조 방법에 관한 것으로, 보다 상세하게는, 파인 피치에 대한 대응이 가능하고 제조 비용을 줄일 수 있는 반도체 패키지의 제조 방법에 관한 것이다.
각종 전기/전자 제품의 크기가 소형화되는 추세에 따라, 한정된 크기의 기판에 보다 많은 수의 칩을 실장시켜 소형이면서도 고용량을 달성하고자 하는 많은 연구가 전개되고 있고, 이에 따라, 기판 상에 실장되는 반도체 패키지의 크기 및 두께가 점차 감소되고 있는 실정이다.
일반적인 반도체 패키지는 기판 또는 리드프레임에 금속와이어를 이용하여 전기적인 연결을 형성한다. 그러나, 상기 금속와이어를 이용한 전기적인 연결을 형성하는 방법은 공정 진행이 용이하고 신뢰성 측면에서 우수하다는 잇점이 있지만, 반도체 칩과 인쇄회로 기판 사이의 전기적 신호 전달 길이가 길어져 전기적 특성 측면에서는 불리함이 있다.
한편, 상기 전기적인 문제를 해결하기 위하여 플립 칩 패키지가 제안된 바, 상기 플립 칩 패키지는 고밀도 패키징이 가능한 본딩 프로세스로 반도체 칩의 본딩 패드 위에 전기적 도선 역할을 하는 범프와 같은 돌출부를 형성시켜 반도체 칩과 기판을 연결하는 것으로 반도체의 동작 속도를 향상시킬 수 있는 반도체 칩 패키지이다.
상기 플립 칩 패키지는 반도체 칩 내부 회로에서 본딩 패드의 위치를 필요에 따라 결정할 수 있으므로 회로 설계를 단순화시키고, 회로선에 의한 저항이 감소하여 소요 전력을 줄일 수 있어 전기적 특성이 우수하며, 반도체 칩의 배면이 외부로 노출되어 있어 열적 특성이 우수하고, 작은 형태의 패키지를 구현할 수 있다.
상기 플립 칩 패키지에 사용되는 전기적인 연결 수단으로는 스터드 범프(Stud Bump)외에 솔더 범프(Solder Bump), 도금 또는 스크린 프린팅(Screen Printing) 방법으로 형성된 범프, 금속을 증착 및 식각하여 형성시킨 범프 등이 사용된다.
그러나, 상기 플립 칩 패키지는 상기 범프의 신뢰성을 향상시키기 위하여 상기 반도체 칩과 기판 간에 충진재 형성 공정이 별도로 필요하여 반도체 패키지를 형성하기 위한 제조 비용이 상승하며, 상기 충진재를 포함한 상기 기판과 상기 충진재를 감싸는 봉지부의 열팽창 계수 차이에 의하여 상기 범프에 크랙이 발생한다.
또한, 반도체 패키지의 고집적화에 따라 범프 간의 간격이 줄어들면서 상기 범프 간에 전기적인 쇼트가 발생하여 플립 칩 패키지의 동작 페일을 유발시킴에 따라 파인 피치에 대한 대응이 어렵다.
본 발명은 파인 피치에 대한 대응이 가능하고 제조 비용을 줄일 수 있는 반도체 패키지의 제조 방법을 제공한다.
본 발명에 따른 반도체 패키지의 제조 방법은, 다수의 본딩 패드가 구비된 반도체 칩 상에 상기 본딩 패드를 노출시키는 비아홀들이 구비된 절연층을 부착하는 단계; 상기 노출된 비아홀들 내에 비아 패턴을 형성하는 단계; 상기 비아 패턴들이 형성된 반도체 칩을 상면에 다수의 접속 패드가 구비된 기판 상에 상기 비아 패턴이 상기 대응하는 접속 패드와 연결되도록 부착시키는 단계를 포함한다.
상기 반도체 칩 상에 절연층을 부착하는 단계는 열압착 공정으로 수행한다.
상기 절연층을 부착하는 단계 전, 상기 본딩 패드들을 포함하는 반도체 칩 상에 금속막을 형성하는 단계; 및 상기 각 본딩 패드들이 전기적으로 분리되도록 금속막을 패터닝하는 단계를 더 포함한다.
상기 절연층은 상기 반도체 칩과의 부착면의 반대면에 형성된 커버 필름을 포함한다.
상기 비아 패턴을 형성하는 단계 후, 상기 커버 필름을 제거하는 단계를 더 포함한다.
상기 절연층을 부착하는 단계 내지 상기 비아 패턴을 형성하는 단계는 웨이퍼 레벨로 수행한다.
상기 비아 패턴을 형성하는 단계 후, 상기 웨이퍼를 칩 레벨로 절단하는 단계를 더 포함한다.
상기 반도체 칩을 기판 상에 부착하는 단계는 열압착 공정으로 수행한다.
상기 비아홀은 레이저 드릴링 공정으로 형성한다.
상기 비아 패턴을 형성하는 단계는 프린팅 방법 또는 도금 공정으로 수행한다.
본 발명은 반도체 칩 상에 형성된 절연층 및 상기 절연층을 관통하여 형성된 비아 패턴을 갖는 반도체 칩을 이용하여 플립 칩 패키지 형태의 반도체 패키지를 형성함으로써 파인 피치에 대한 대응이 가능한 반도체 패키지를 형성할 수 있다.
또한, 종래 범프를 대신하여 프린팅 방법 및 도금 공정으로 전기적인 연결을 위한 비아 패턴을 형성함으로써 반도체 패키지의 제조 비용을 줄일 수 있다.
아울러, 상기 절연층이 종래 범프를 포함하는 조인트 부분에서의 신뢰성을 향상시키기 위하여 반도체 칩과 기판 사이에 충진재 형성 물질을 주입하여 형성하는 충진재를 대신할 수 있음에 따라 충진재 공정을 수행할 필요가 없어 반도체 패키지의 제조 비용을 줄일 수 있다.
이하에서는, 본 발명의 실시예에 따른 반도체 패키지의 제조 방법을 상세히 설명하도록 한다.
도 1a 내지 도 1f는 본 발명의 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 공정별 도면이다.
도 1a를 참조하면, 상면에 보호막(102)에 의해 노출된 본딩 패드(102)들을 갖는 다수의 반도체 칩(100)들로 이루어진 웨이퍼(100a)의 상면에 상기 각 본딩 패드(102)와 전기적으로 연결되도록 금속막(106)을 형성한다.
도 1b를 참조하면, 상기 본딩 패드(102)들 상호 간이 전기적으로 분리되도록 상기 반도체 칩(100)들 상에 형성된 금속막을 패터닝하여 상기 각 본딩 패드(102) 상에 금속 패턴(108)을 형성한다.
그런 다음, 상기 금속 패턴(108)을 포함한 반도체 칩(100)들 상에 절연층(110)을 형성한다. 상기 절연층(110)은 고온 열 공정으로 부착되는 대상의 표면에 강하게 접착되는 성질 및 내식성을 갖는 물질로 이루어지며, 상기 절연층(110)은 상기 웨이퍼(100a) 상에 배치된 후, 열압착 공정으로 상기 각 반도체 칩(100) 상에 부착된다.
상기 절연층(110) 상에는 상기 반도체 칩(100)들과의 부착면의 반대면에 형성된 커버 필름(112)을 포함한다. 상기 커버 필름(112)은 상기 절연층(110)을 부착시키는 열압착 공정에서 상기 절연층(110)이 외부로 확산되는 것을 방지하고, 후속 공정에서 제거되어 상기 절연층(110) 내에 형성되는 비아 패턴을 상기 절연층(110)으로부터 돌출되도록 하는 역할을 한다.
도 1c를 참조하면, 상기 커버 필름(112)을 포함한 상기 절연층(110)에 레이저 드릴링 공정 또는 식각 공정을 이용한 패터닝 공정을 수행하여 상기 반도체 칩(100)들의 각 본딩 패드(102) 상에 형성된 금속 패턴(108)을 노출시키는 비아홀(V)을 형성한다.
도 1d를 참조하면, 상기 비아홀(V)들이 형성된 반도체 칩(100)들에 솔더를 이용한 스크린 프린팅 방법 또는 도금 공정을 수행하여 상기 비아홀(V)들 내에 상기 금속 패턴(108)과 전기적으로 연결되는 비아 패턴(114)을 형성한다.
상기 금속 패턴(108)은 후속 공정에서 상기 금속 패턴(108) 상에 형성되는 비아 패턴의 제조 방법에 따라 형성되지 않을 수 있다. 즉, 상기 금속 패턴(108) 상에 도금 공정을 이용하여 비아 패턴(114)을 형성할 경우, 상기 금속 패턴(108)은 필요하지만, 스크린 프린팅 방법 등으로 솔더를 이용하여 비아 패턴(114)을 형성하는 경우 상기 금속 패턴(108)은 형성하지 않을 수 있다.
도 1e를 참조하면, 상기 웨이퍼에 절단 공정을 수행하여 상기 웨이퍼를 다수의 반도체 칩(100)으로 분리시킨다.
그런 다음, 상기 절연층(110) 상에 구비되어 있던 커버 필름을 제거하여 상기 비아홀(V)들 내에 형성된 상기 비아 패턴(114)들을 상기 절연층(110)으로부터 돌출시킨다.
상기 웨이퍼에 대한 절단 공정은 및 상기 커버 필름의 제거 공정 후에 수행할 수 있다.
도 1f를 참조하면, 상기 비아 패턴(114)들이 형성된 반도체 칩(100)을 상면에 다수의 접속 패드(122)가 구비된 기판(120) 상에 상기 비아 패턴(114)이 대응하는 기판(120)의 접속 패드(122)와 연결되도록 부착시킨다.
상기 반도체 칩(100)은 열압착 공정을 이용하여 상기 절연층(110)을 상기 기판(120)의 표면에 부착시키는 방법으로 상기 기판(120) 상에 부착한다. 아울러, 상기 반도체 칩(100)의 부착 공정 시, 상기 기판(120)의 접속 패드(122) 상에 솔더 (미도시)를 개재하여 상기 비아 패턴(114)과 상기 접속 패드(122)의 전기적인 연결을 강화할 수 있다. 상기 반도체 칩(110)과 기판(120) 사이에 배치되는 상기 절연층(110)은 상기 비아 패턴(114)의 연결 신뢰성을 강화시키는 역할, 즉, 종래 반도체 칩과 기판 사이에 주입되어 형성되는 충진재의 역할을 수행한다.
이어서, 상기 기판(120) 상에 상기 반도체 칩(100)을 감싸도록 봉지부(126)를 형성한 후, 상기 기판(120)의 하면에 솔더볼과 같은 외부접속단자(128)를 부착하여 본 발명에 따른 플립 칩 패키지 형태의 반도체 패키지 제조를 완료한다.
이상에서와 같이, 본 발명은 반도체 칩 상에 절연층을 부착하고, 상기 절연층 내에 범프로 사용되는 비아 패턴을 형성한 후, 절연층을 매개로 기판 상에 부착하여 플립 칩 패키지 형태의 반도체 패키지를 형성한다.
따라서, 종래 범프를 대신하여 프린팅 방법 및 도금 공정으로 전기적인 연결을 위한 비아 패턴을 형성함으로써 반도체 패키지의 제조 비용을 줄일 수 있으며, 파인 피치에 대한 대응이 가능한 반도체 패키지를 형성할 수 있다.
또한, 절연층이 종래 범프를 포함하는 조인트 부분에서의 신뢰성을 향상시키기 위하여 반도체 칩과 기판 사이에 충진재 형성 물질을 주입하여 형성하는 충진재를 대신할 수 있음에 따라 충진재 공정을 수행할 필요가 없어 반도체 패키지의 제조 비용을 줄일 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1a 내지 도 1f는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 공정별 도면.

Claims (10)

  1. 다수의 본딩 패드가 구비된 반도체 칩 상에 상기 본딩 패드를 노출시키는 비아홀들이 구비된 절연층을 부착하는 단계;
    상기 노출된 비아홀들 내에 비아 패턴을 형성하는 단계;
    상기 비아 패턴들이 형성된 반도체 칩을 상면에 다수의 접속 패드가 구비된 기판 상에 상기 비아 패턴이 상기 대응하는 접속 패드와 연결되도록 부착시키는 단계;를
    포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  2. 제 1 항에 있어서,
    상기 반도체 칩 상에 절연층을 부착하는 단계는 열압착 공정으로 수행하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  3. 제 1 항에 있어서,
    상기 절연층을 부착하는 단계 전, 상기 본딩 패드들을 포함하는 반도체 칩 상에 금속막을 형성하는 단계; 및 상기 각 본딩 패드들이 전기적으로 분리되도록 금속막을 패터닝하는 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  4. 제 1 항에 있어서,
    상기 절연층은 상기 반도체 칩과의 부착면의 반대면에 형성된 커버 필름을 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  5. 제 4 항에 있어서,
    상기 비아 패턴을 형성하는 단계 후, 상기 커버 필름을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  6. 제 1 항에 있어서,
    상기 절연층을 부착하는 단계 내지 상기 비아 패턴을 형성하는 단계는 웨이퍼 레벨로 수행하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  7. 제 6 항에 있어서,
    상기 비아 패턴을 형성하는 단계 후, 상기 웨이퍼를 칩 레벨로 절단하는 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  8. 제 1 항에 있어서,
    상기 반도체 칩을 기판 상에 부착하는 단계는 열압착 공정으로 수행하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  9. 제 1 항에 있어서,
    상기 비아홀은 레이저 드릴링 공정으로 형성하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  10. 제 1 항에 있어서,
    상기 비아 패턴을 형성하는 단계는 프린팅 방법 또는 도금 공정으로 수행하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
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