KR100827266B1 - 다층 프린트 배선판 - Google Patents

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KR100827266B1
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다카시 가리야
도시키 후루타니
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이비덴 가부시키가이샤
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Abstract

다층 프린트 배선판 (10) 은, 코어 기판 (20) 상에 형성되어 상면에 도체 패턴 (32) 이 형성된 빌드업층 (30), 이 빌드업층 (30) 상에 형성된 저탄성률층 (40), 이 저탄성률층 (40) 의 상면에 형성되고 IC 칩 (70) 과 땜납 범프 (66) 를 개재하여 접속되는 랜드 (52), 및 저탄성률층 (40) 을 관통하여 랜드 (52) 와 도체 패턴 (32) 을 전기적으로 접속하는 도체 포스트 (50) 를 구비하고 있다. 도체 포스트 (50) 는, 애스펙트비 (Rasp) (높이/최소 직경) 가 4 이상이고 최소 직경이 30㎛ 를 초과하고, 또한 저탄성층 (40) 의 외주부에 배치된 외측 도체 포스트 (50a) 의 애스펙트비 (Rasp) 는 저탄성층 (40) 의 내주부에 배치된 내측 도체 포스트 (50b) 의 애스펙트비 (Rasp) 이상이다.
Figure R1020067011698
애스펙트비, 다층 프린트 배선판, 도체 포스트, 저탄성률층

Description

다층 프린트 배선판{MULTI­LAYER PRINTED CIRCUIT BOARD}
기술분야
본 발명은, 다층 프린트 배선판에 관한 것이다.
배경기술
최근, 휴대 정보 단말이나 통신 단말로 대표되는 전자 기기에서는, 고기능화 및 소형화가 놀라운 발전을 이룩하였다. 이들의 전자 기기에 사용되는 IC 칩을 다층 프린트 배선판에 고밀도로 실장하는 형태로서, IC 칩을 직접 다층 프린트 배선판에 표면 실장하는 플립 칩 방식이 채용되고 있다. 이러한 다층 프린트 배선판으로는, 코어 기판과, 이 코어 기판 상에 형성된 빌드업층과, 이 빌드업층의 상면에 땜납 범프 (solder bump) 를 개재하여 IC 칩이 실장되는 실장용 전극을 구비한 것이 알려져 있다. 여기에서, 코어 기판으로는, 에폭시 수지나 BT (비스말레이미드·트리아진) 수지, 폴리이미드 수지, 폴리부타디엔 수지, 페놀 수지 등을 유리 섬유 등의 강화재와 함께 성형한 것이 사용되는데, 이들의 코어 기판의 열팽창 계수는 약 12∼20ppm/℃ (30∼200℃) 이고, IC 칩의 실리콘의 열팽창 계수 (약 3.5ppm/℃) 와 비교하면, 약 4 배 이상 크다. 따라서, 상기 기술한 플립 칩 방식에서는, IC 칩의 발열에 수반되는 온도 변화가 반복하여 발생한 경우, IC 칩과 코어 기판의 열팽창량 및 열수축량의 차이에 의해, 땜납 범프가 파괴될 우려가 있었다.
이 문제를 해결하기 위해, 빌드업층 상에 저탄성률의 응력 완화층을 형성하고, 이 응력 완화층의 상면에 실장용 전극을 형성하여, 빌드업층 상의 도체 패턴과 실장용 전극을 도체 포스트 (conductor post) 에 의해 접속한 다층 프린트 배선판이 제안되어 있다 (예를 들어, 일본 공개특허공보 소58-28848호, 일본 공개특허공보 2001-36253호 참조).
발명의 개시
그런데, IC 칩은 세대마다 배선이 미세화와 다층화를 실현하고 있지만, 배선의 미세화에 수반하여 배선층에 있어서의 신호 지연이 지배적이 되어 고속화를 방해한다. 이 지연 시간은 배선 저항과 배선간 용량에 비례하기 때문에, 더욱 고속화시키기 위해서는 배선의 저저항화와 배선간 용량의 저감이 필요해진다. 여기에서, 배선간 용량의 저감은, 층간 절연막의 저유전율화에 의해 실현된다. 이 저유전율화에는 내열성을 갖는 재료에 공기 (유전율ε≒1) 를 도입하는 방법, 구체적으로는 포러스화 (다공질화) 가 일반적이다.
그러나, 층간 절연막을 포러스화한 IC 칩을 다층 프린트 배선판에 탑재한 상태에서 가열·냉각을 반복하면, 상기 공보에 개시된 응력 완화층에서는 응력을 충분히 완화시킬 수 없는 경우가 있고, IC 칩의 외주부의 배선층에 크랙이 발생되거나 반도체 칩-다층 프린트 배선판 사이에 개재되는 범프 중 외주부 근처의 범프에 크랙이 발생되는 경우도 있었다.
본 발명은, 이러한 과제를 해결하기 위해 이루어진 것으로서, 열팽창·열수축에 의한 전자 부품의 외주부의 파괴를 방지함과 함께 전자 부품에 안정적으로 전 원을 공급할 수 있는 다층 프린트 배선판을 제공하는 것을 목적으로 한다. 또한, 그러한 다층 프린트 배선판을 제조하는 방법을 제공하는 것을 목적으로 한다.
본 발명은, 상기 기술의 목적을 달성하기 위해 이하의 수단을 채용하였다.
즉, 본 발명은, 코어 기판, 그 코어 기판 상에 형성되어 상면에 도체 패턴이 형성된 빌드업층, 그 빌드업층 상에 형성된 저탄성률층, 그 저탄성률층의 상면에 형성되고 전자 부품과 접속부를 개재하여 접속되는 실장용 전극, 및 상기 저탄성률층을 관통하여 상기 실장용 전극과 상기 도체 패턴을 전기적으로 접속하는 도체 포스트를 구비한 다층 프린트 배선판으로서,
상기 도체 포스트는 애스펙트비 (Rasp) 가 4 이상이고 직경이 30㎛ 를 초과하고, 게다가 상기 도체 포스트 중 상기 저탄성층의 외주부에 배치된 외측 도체 포스트의 애스펙트비 (Rasp) 는 상기 저탄성층의 내주부에 배치된 내측 도체 포스트의 애스펙트비 (Rasp) 이상인 것이다.
이 다층 프린트 배선판에서는, 도체 포스트의 애스펙트비 (Rasp) 가 4 이상이고 직경이 30㎛ 를 초과하고, 게다가 외측 도체 포스트의 애스펙트비 (Rasp) 가 내측 도체 포스트의 애스펙트비 (Rasp) 이상이기 때문에, 외측 도체 포스트는 실장용 전극과 빌드업층 상면의 도체 패턴과의 전기적 접속을 유지한 채 저탄성률층의 변형에 맞추어 변형된다. 따라서, 이 다층 프린트 배선판에 의하면, 코어 기판과 전자 부품의 열팽창 계수차에 기인하는 응력이 발생했다고 해도, 전자 부품 (특히 포러스화한 층간 절연막을 구비한 IC 칩) 의 외주부나 외주 근처의 접속부에 걸리는 응력을 확실하게 완화시킬 수 있고, 열팽창·열수축에 의해 이들 부위가 파괴 되는 것을 방지할 수 있다. 또한, 가열·냉각을 반복했을 때의 전기 저항의 변화율을 작게 억제할 수 있고, 탑재한 전자 부품에 안정적으로 전원을 공급할 수 있다. 또한, 본 발명에 있어서 도체 포스트의 애스펙트비 (Rasp) 는, 도체 포스트의 높이/도체 포스트의 직경 (직경이 동일하지 않을 때에는 최소 직경) 을 말한다. 또한,「상」또는「상면」은, 상대적인 위치 관계를 표현한 것에 불과하기 때문에, 예를 들어「하」또는「하면」으로 치환하거나 해도 된다.
본 발명의 다층 프린트 배선판에 있어서, 도체 포스트 중 외측 도체 포스트의 애스펙트비 (Rasp) 는 내측 도체 포스트의 애스펙트비 (Rasp) 의 1.25 배 이상 2 배 이하인 것이 바람직하다. 이 범위라면, 본 발명의 효과가 현저해진다.
본 발명의 다층 프린트 배선판에 있어서, 도체 포스트 중 적어도 외측 도체 포스트는, 잘록한 부분을 갖는 형상으로 형성되어 있는 것이 바람직하다. 이렇게 하면, 대략 스트레이트 형상의 도체 포스트에 비해, 본 발명의 효과를 보다 확실하게 얻을 수 있다. 이러한 잘록한 부분을 갖는 형상으로 형성된 외측 도체 포스트는, 최대 직경/최소 직경이 2 이상 4 이하인 것이 바람직하다.
본 발명의 다층 프린트 배선판에 있어서, 도체 포스트가 최외주 (最外周) 로부터 N 번째 열 (N 은 2 이상의 정수) 까지 다중으로 형성되어 있을 때에는 외측 도체 포스트를 최외주로부터 N×2/3 열까지의 범위 내에서 결정하는 것이 바람직하다. 이 범위 내의 도체 포스트에 걸리는 응력은 다른 도체 포스트에 걸리는 응력에 비해 크기 때문에, 본 발명을 적용하는 의의가 크다. 예를 들어, N 이 15 일 때에는 외측 도체 포스트를 최외주로부터 10 번째 열까지의 범위 내에서 결정하 게 되기 때문에, 최외주 1 열만, 최외주∼2 번째 열까지, ······, 최외주∼10 번째 열까지라고 하는 결정 방법이 있다.
본 발명의 다층 프린트 배선판에 있어서, 저탄성률층은, 전자 부품을 그 저탄성률층측에 가상적으로 투영했을 때의 투영 부분의 전체영역에 대략 일치하도록 형성되어 있어도 된다. 저탄성률층은 이 투영 부분의 전체영역을 초과하여 형성되어 있어도 되지만, 이 투영 부분의 전체영역과 대략 일치하면 충분히 효과가 얻어지므로, 경제성 등을 고려하면 투영 부분의 전체영역과 대략 일치하도록 형성하는 것이 바람직하다. 또한, 저탄성률층의 비형성 영역에 칩콘덴서 등의 전자 부품을 탑재해도 된다. 이렇게 하면, 칩콘덴서와 IC 칩의 거리가 가깝기 때문에, 칩콘덴서로부터 전원 공급을 받도록 하면 IC 칩은 전원 부족이 되기 어렵다.
본 발명의 다층 프린트 배선판에 있어서, 실장용 전극은, 저탄성률층의 상면과 대략 동일한 평면이 되도록 형성된 도체 포스트의 정상부로 해도 된다. 이렇게 하면, 실장용 전극을 도체 포스트와는 별도로 형성하는 경우에 비해, 간단히 제작할 수 있다.
본 발명의 다층 프린트 배선판에 있어서, 저탄성률층은, 30℃ 에 있어서의 영률이 10MPa∼1GPa 인 것이 바람직하다. 이렇게 하면, 열팽창 계수차에 기인하는 응력을 보다 확실히 완화시킬 수 있다. 또한, 이 저탄성률층은, 30℃ 에서의 영률이 10MPa∼300MPa 인 것이 보다 바람직하고, 10MPa∼100MPa 인 것이 가장 바람직하다. 또한, 상기 도체 포스트는, 도전성이 양호한 재료로 형성되어 있는 것이 바람직하고, 예를 들어 구리, 땜납 또는 이들 중 어느 하나를 함유하는 합 금으로 형성되어 있는 것이 바람직하다.
본 발명의 다층 프린트 배선판에 있어서, 전자 부품은, 포러스화한 층간 절연막을 갖는 IC 칩을 구비하여 이루어지는 것이 바람직하다. 이 종류의 전자 부품은 열팽창·열수축에 의해 외주부가 파괴되기 쉬우므로, 본 발명을 적용하는 의의가 높다.
도면의 간단한 설명
도 1 은, 본 실시형태의 다층 프린트 배선판의 단면도이다.
도 2 는, 본 실시형태의 도체 포스트의 배치도이다.
도 3 은, 다른 도체 포스트의 배치도이다.
도 4 는, 본 실시형태의 다층 프린트 배선판의 제작 순서를 나타내는 설명도이다.
도 5 는, 본 실시형태의 다층 프린트 배선판의 제작 순서를 나타내는 단면도이다.
도 6 은, 본 실시형태의 다층 프린트 배선판의 제작 순서를 나타내는 단면도이다.
도 7 은, 본 실시형태의 다층 프린트 배선판의 별도의 제작 순서를 나타내는 단면도이다.
도 8 은, 다른 다층 프린트 배선판의 단면도이다.
도 9 는, IC 칩의 위치와 그 위치에 걸리는 응력의 관계를 나타내는 표 및 그래프이다.
발명을 실시하기 위한 최선의 형태
다음으로, 본 발명의 실시형태를 도면에 기초하여 설명한다. 도 1 은, 본 발명의 일실시형태인 다층 프린트 배선판의 단면도이다. 또한, 이하에는「상」이나「하」로 표현하는 경우가 있는데, 이것은 상대적인 위치 관계를 편의적으로 표현한 것에 지나지 않기 때문에, 예를 들어 상하를 교체하거나 상하를 좌우로 치환하기도 해도 된다.
본 실시형태의 다층 프린트 배선판 (10) 은, 도 1 에 나타내는 바와 같이, 상하 양면에 형성된 배선 패턴 (22) 끼리를 스루홀 도체 (24) 를 개재하여 전기적으로 접속하는 코어 기판 (20), 이 코어 기판 (20) 의 상하에 수지 절연층 (36) 을 개재하여 복수 적층된 도체 패턴 (32, 32) 이 비아홀 (34) 에 의해 전기적으로 접속된 빌드업층 (30), 빌드업층 (30) 상에 저탄성률 재료로 형성된 저탄성률층 (40), 전자 부품인 IC 칩 (70) 을 땜납 범프 (66) 를 개재하여 실장하는 랜드 (실장용 전극; 52), 및 저탄성률층 (40) 을 관통하여 랜드 (52) 와 빌드업층 (30) 의 상면에 형성된 도체 패턴 (32) 을 전기적으로 접속하는 도체 포스트 (50) 를 구비하고 있다. 또한, 도 1 에서는 도체 포스트 (50) 를 비아홀 (34) 로부터 연장된 부분에 형성하고 있는데, 비아홀 (34) 에 도체 재료를 충전하여 필드 비아 (filled via) 로 하고 그 필드 비아의 바로 위에 형성해도 된다. 이 경우, 비아홀 (34) 의 피치를 좁게 함으로써, 도체 포스트 (50) 간의 피치를 좁게 할 수 있다.
코어 기판 (20) 은, BT (비스말레이미드-트리아진) 수지나 유리 에폭시 수지 등으로 이루어지는 코어 기판 본체 (21) 의 상하 양면에 구리로 이루어지는 배선 패턴 (22, 22) 과, 코어 기판 본체 (21) 의 상하를 관통하는 스루홀의 내주면에 형성된 구리로 이루어지는 스루홀 도체 (24) 를 갖고 있고, 양 배선 패턴 (22, 22) 은 스루홀 도체 (24) 를 통해 전기적으로 접속되어 있다.
빌드업층 (30) 은, 코어 기판 (20) 의 상하 양면에 수지 절연층 (36) 과 도체 패턴 (32) 을 교대로 적층한 것이고, 코어 기판 (20) 의 배선 패턴 (22) 과 빌드업층 (30) 의 도체 패턴 (32) 의 전기적인 접속이나 빌드업층 (30) 에 있어서의 도체 패턴 (32, 32) 끼리의 전기적인 접속은 수지 절연층 (36) 의 상하를 관통하는 비아홀 (34) 에 의해 확보되어 있다. 이러한 빌드업층 (30) 은, 널리 알려진 서브트랙티브 (subtractive) 법이나 에더티브 (additive) 법 (세미 에더티브 (semi additive) 법이나 풀 에더티브 (full additive) 법을 포함한다) 에 의해 형성된다. 구체적으로는, 예를 들어 이하와 같이 하여 형성된다. 즉, 우선, 코어 기판 (20) 의 상하 양면에 수지 절연층 (36) 이 되는 수지 시트를 부착한다. 이 수지 시트는, 변성 에폭시계 수지 시트, 폴리페닐렌에테르계 수지 시트, 폴리이미드계 수지 시트, 시아노에스테르계 수지 시트 등으로 형성되고, 그 두께는 대략 20∼80㎛ 이다. 다음으로, 부착한 수지 시트에 탄산 가스 레이저나 UV 레이저, YAG 레이저, 엑시머 레이저 등에 의해 스루홀을 형성하여 수지 절연층 (36) 으로 한다. 계속해서, 무전해 구리 도금을 행하고, 무전해 구리 도금층 상에 레지스트를 형성하여 노광·현상하고, 다음으로 레지스트의 비형성부에 전해 구리 도금을 행한 후 레지스트를 박리하고, 그 레지스트가 존재하고 있던 부분의 무전해 구리 도금을 황 산-과산화 수소계의 에칭액에서 에칭함으로써, 배선 패턴 (32) 을 형성한다. 또한, 스루홀 내부의 도체층이 비아홀 (34) 이 된다. 이후에는, 이 순서를 반복함으로써 빌드업층 (30) 이 형성된다. 이면에는, 솔더 레지스트층 (45) 이 형성되어 있다.
저탄성률층 (40) 은, 30℃ 에서의 영률이 10∼1000MPa (바람직하게는 10∼300MPa, 보다 바람직하게는 10∼100MPa) 인 탄성 재료로 형성되어 있다. 저탄성률층 (40) 의 영률이 이 범위 내라면, 랜드 (52) 에 땜납 범프 (66) 를 개재하여 전기적으로 접속되는 IC 칩 (70) 과 코어 기판 (20) 사이에 양자의 열팽창 계수 차에 기인하는 응력이 발생하였다고 해도 그 응력을 완화시킬 수 있다. 또한, 저탄성률층 (40) 에 사용되는 탄성 재료로는, 예를 들어 에폭시 수지, 이미드계 수지, 페놀 수지, 실리콘 수지 등의 열경화성 수지나, 폴리올레핀계 수지, 비닐계 수지, 이미드계 수지 등의 열가소성 수지에 폴리부타디엔, 실리콘 고무, 우레탄, SBR, NBR 등의 고무계 성분이나 실리카, 알루미나, 지르코니아 등의 무기 성분이 분산된 수지들 중에서 상기 기술한 영률에 합치된 것을 들 수 있다. 또한, 수지에 분산시키는 성분은, 1 종이어도 되고 2 종 이상이어도 되며, 고무 성분과 무기 성분의 양방을 분산시켜도 된다. 본 실시예에서는, 저탄성률층 (40) 의 탄성 재료로서, 에폭시 수지에 우레탄 수지가 60vol% 분산하고 있는 수지를 사용하고 있다.
도체 포스트 (50) 는, 저탄성률층 (40) 을 상하 방향으로 관통하도록 구리를 주성분으로서 형성되고, 랜드 (52) 와 빌드업층 (30) 의 상면에 형성된 도체 패턴 (32) 을 전기적으로 접속하고 있다. 이 도체 포스트 (50) 는, 잘록한 부분을 갖는 형상, 구체적으로는 상부의 직경이나 하부의 직경에 비해 중간부의 직경이 작은 형상으로 형성되어 있다. 또한, 여기에서는, 도체 포스트 (50) 중 저탄성률층 (40) 의 외주부에 배치된 것을 외측 도체 포스트 (50a) 라고 하고, 내주부에 배치된 것을 내측 도체 포스트 (50b) 라고 하는 것으로 한다. 도 1 에서는, 도체 포스트 (50) 를 편의상 수 개만 나타내고 있지만, 실제로는 예를 들어 도 2 의 도체 포스트 (50) 의 배치도와 같이, 최외주로부터 15 번째 열까지 다중으로 형성되고, 최외주로부터 10 번째 열 (즉 전체 15 열의 2/3) 까지의 범위 내에서 외측 도체 포스트 (50a) 가 결정되고, 그 이외가 내측 도체 포스트 (50b) 로 된다. 여기에서는, 외측 도체 포스트 (50a) 및 내측 도체 포스트 (50b) 에 대하여, 애스펙트비 (Rasp) 즉 중간부의 직경 (최소 직경) 에 대한 높이의 비는 모두 4 이상이고, 최소 직경은 모두 30㎛ 를 상회하고 있다. 또한, 외측 도체 포스트 (50a) 의 애스펙트비 (Rasp) 는 내측 도체 포스트 (50b) 의 애스펙트비 (Rasp) 이상으로 설계되고, 구체적으로는, 외측 도체 포스트 (50b) 의 애스펙트비 (Rasp) 는 내측 도체 포스트 (50b) 의 애스펙트비 (Rasp) 의 1.25 배 이상 2 배 이하가 되도록 설계되어 있다. 또한, 외측 도체 포스트 (50a) 는, 최대 직경/최소 직경이 2 이상 4 이하가 되도록 형성되어 있다. 또한, 도 2 에서는 도체 포스트 (50) 를 격자 형상으로 배치한 예를 도시하였는데, 도 3 에 나타내는 바와 같이 지그재그상으로 배치해도 되고, 외주로부터 열을 셀 수 있는 것이라면 랜덤하게 배치해도 된다.
랜드 (52) 는, 저탄성률층 (40) 으로부터 노출된 각 도체 포스트 (50) 의 정 상부이다. 이 랜드 (52) 는, 니켈 도금 및 금 도금이 이 순서대로 행해진 후 IC 칩 (70) 의 전극부와 땜납 범프 (66) 를 개재하여 접속된다. 이 IC 칩 (70) 은, 본 실시형태에서는, 고속화 즉 고주파 구동이 가능하도록, 포러스화되어 공기 (유전율ε≒1) 가 도입된 층간 절연막을 채용하여 배선간 용량이 저감된 것을 사용하고 있다.
다음으로, 본 실시형태의 다층 프린트 배선판 (10) 의 제작예에 대해 설명한다. 코어 기판 (20) 및 빌드업층 (30) 의 제작 순서는 널리 알려진 것이므로, 여기에서는 저탄성률층 (40), 도체 포스트 (50) 및 랜드 (52) 를 제작하는 순서를 중심으로 설명한다. 도 4∼도 6 은 이 순서의 설명도이다. 또한, 이들 도 4∼도 6 은, 코어 기판 (20) 의 상면에 형성된 빌드업층 (30) 의 부분 단면도를 나타냄으로써 제작 순서의 설명도로 하였다.
우선, 빌드업층 (30) 이 형성된 코어 기판 (20) 을 준비하였다 (도 4(a) 참조). 이 단계에서는, 최상부의 수지 절연층 (36) 의 표면은 무전해 구리 도금층 (304) 으로 피복된 상태 그대로이다. 즉, 스루홀 형성 후의 수지 절연층 (36) 에 무전해 구리 도금을 행함으로써 무전해 구리 도금층 (304) 을 형성하고, 이 무전해 구리 도금층 (304) 상에 포토레지스트를 형성하여 패턴화한 후, 포토레지스트가 형성되어 있지 않은 부분에 전해 구리 도금을 행하여, 그 후 포토레지스트를 박리한 단계이다. 따라서, 전해 구리 도금층은 패턴화되어 패턴화 도금층 (302) 으로 되어 있지만 무전해 구리 도금층 (304) 은 수지 절연층 (36) 의 표면 전체를 덮은 상태 그대로이다. 그런데, 이러한 빌드업층 (30) 의 상면에, 시판 되는 드라이 필름 (306)(아사히 화성사 제조 CX-A240 을 2 장 겹쳐 붙인 것, 전체 두께 240㎛) 을 부착하고, 탄산 가스 레이저에 의해 기판의 외주부에 구경이 큰 구멍 (308a) 을 형성하였다 (도 4(b) 참조). 이 구멍 (308a) 은 패턴화 도금층 (302) 에 도달하고 있다.
계속해서, 이 제작 도중인 기판에 대하여, 드라이 필름 (306) 의 구멍 (308a) 의 바닥부부터 전해 구리 도금을 실시함으로써 기둥 형상 (柱狀) 의 구리층 (310a) 에서 구멍 (308a) 내를 충전하고, 이후에 이 구리층 (310a) 의 상면에 땜납층 (312) 을 형성하였다 (도 4(c) 참조). 또한, 전해 구리 도금액은 이하의 조성의 것을 사용하였다. 황산 2.24mol/ℓ, 황산 구리 0.26mol/ℓ, 첨가제 19.5㎖/ℓ (아트텍 재팬사 제조, 카파라시드 GL). 또한, 전해 구리 도금은 이하의 조건에서 실시하였다. 전류 밀도 1A/dm2, 시간 17 시간, 온도 22±2℃. 또한, 땜납층 (312) 은, Sn/Pb 를 사용하였다.
계속해서, 드라이 필름 (306) 을 벗겨낸 후, 제작 도중인 기판을 암모니아알칼리 에칭액 (상품명 A 프로세스, 멜텍스사 제조) 에 침지함으로써 에칭하였다. 이 에칭에 의해, 전해 구리 도금층 (302) 으로 덮여져 있지 않은 부분인 무전해 구리 도금층 (304) 이 제거됨과 함께, 기둥 형상의 구리층 (310a) 의 중간부가 침식되어 잘록한 부분을 갖는 형상으로 되었다 (도 4(d) 참조). 이 때, 땜납층 (312) 은 에칭 레지스트로서 기능하였다. 여기에서, 구리층 (310a) 의 중간부를 어느 정도 침식시키는지는 에칭 시간에 의해 제어할 수 있다.
계속해서, 제작 도중인 기판 표면 전체에 무전해 구리 도금을 행함으로써 무 전해 구리 도금층 (314) 을 형성하였다 (도 5(a) 참조). 이 무전해 구리 도금층 (314) 의 두께는 수 ㎛ 이다. 그 후, 면 전체를 덮도록, 시판되는 액상 레지스트제를 알파코터 (상품명, 서매트로닉스 (CERMATRONICS) 무역(주)) 로 비접촉 상태에서 도포한 후 건조시켜 수지층 (320) 으로 하고, 탄산 가스 레이저에 의해 기판의 내주부에 구경이 작은 구멍 (308b) 을 형성하였다 (도 5(b) 참조). 여기에서는, 앞서 형성한 구멍 (308a) 을 φ120㎛ 로 하고, 이번에 형성한 구멍 (308b) 을 φ100㎛ 로 하였다. 계속해서, 이 제작 도중인 기판에 대하여, 수지층 (320) 구멍 (308b) 의 바닥부로부터 전해 구리 도금을 실시함으로써 기둥 형상의 구리층 (310b) 에서 구멍 (308b) 내를 충전하고, 이후에 이 구리층 (310b) 의 상면에 땜납층 (322) 을 형성하고 (도 5(c) 참조), 그 후에 수지층 (320) 을 벗겼다 (도 5(d) 참조). 또한, 전해 구리 도금액은 이하의 조성의 것을 사용하였다. 황산 2.24mol/ℓ, 황산 구리 0.26mol/ℓ, 첨가제 19.5㎖/ℓ (아트텍 재팬사 제조, 카파라시드 GL). 또한, 전해 구리 도금은 이하의 조건에서 실시하였다. 전류 밀도 1A/dm2, 시간 17 시간, 온도 22±2℃. 또한, 땜납층 (322) 은, Sn/Pb 를 사용하였다.
계속해서, 제작 도중인 기판을 암모니아알칼리 에칭액 (상품명 A 프로세스, 멜텍스사 제조) 에 침지함으로써 에칭을 실시하였다. 이 에칭에 의해, 무전해 구리 도금층 (314) 중 표면에 노출되어 있는 부분이 제거됨과 함께, 기둥 형상의 구리층 (310b) 의 중간부가 침식되어 잘록한 부분을 갖는 형상으로 되고, 또한 이미 잘록한 부분을 갖는 형상으로 되어 있는 구리층 (310a) 은 추가로 중간부가 침 식되어 최소 직경이 작아진다 (도 6(a) 참조). 또한, 에칭할 때, 기판의 주위부터 신선한 에칭액을 스프레이했기 때문에, 기판의 외주부에 수직으로 세워져 있는 구리층 (310a) 은 내주부에 수직으로 세워져 있는 구리층 (310b) 보다도 중간부가 크게 침식되었다. 또한, 전해 구리 도금층 (302) 및 무전해 구리 도금층 (304) 중, 수지 절연층 (36) 의 상면 부분이 도체 패턴 (32) 이 되고, 스루홀 부분이 비아홀 (34) 이 되었다. 이 때, 땜납층 (312, 322) 은 에칭 레지스트로서 기능하였다. 여기에서, 구리층 (310a) 의 중간부를 어느 정도 침식시킬지는 에칭 시간에 의해서 제어할 수 있다. 이 후, 이면에는 개구부를 갖는 솔더 레지스트층 (45) 을 형성하였다.
이어서, 이 제작 도중인 기판을 땜납 박리제 (상품명 언스트립 TL-l06, 멜텍스사 제조) 에 침지하여 땜납층 (312, 322) 을 제거한 후, 에폭시 수지에 우레탄 수지가 60vol% 분산되어 있는 수지 필름을 부착하고 (도 6(b) 참조), 150℃ 에서 60 분 경화하여 수지층 (324) 으로 하였다. 그 결과, 구리층 (310a) 이 외측 도체 포스트 (50a) 가 되고, 무전해 구리 도금층 (314) 및 구리층 (310b) 이 내측 도체 포스트 (50b) 가 되었다. 그 후, 외측 도체 포스트 (50a) 및 내측 도체 포스트 (50b) 의 표면이 노출될 때까지 수지층 (324) 을 연마했다 (도 6(c) 참조). 또한, 연마 후의 수지층 (324) 이 저탄성률층 (40) 이 된다. 또한, 저탄성률층 (40) 으로부터 노출된 양 도체 포스트 (50a, 50b) 의 정상부가 랜드 (52) 가 된다.
다음으로, 이 제작 도중인 기판을, 구리 표면을 활성화하는 팔라듐 촉매를 함유하는 산성 용액에 침지한 후, 염화 니켈 30g/ℓ, 차아인산나트륨 10g/ℓ, 시트 르산나트륨 10g/ℓ 로 이루어지는 pH5 의 무전해 니켈 도금액에 20 분간 침지하여, 랜드 (52) 위에 두께 5㎛ 의 니켈 도금층을 형성하였다. 또한, 그 기판을, 시안화금칼륨 2g/ℓ, 염화 암모늄 75g/ℓ, 시트르산나트륨 50g/ℓ, 차아인산나트륨 10g/ℓ 로 이루어지는 무전해 금도금액에 93℃ 의 조건에서 23 초 침지하고, 니켈 도금층 위에 두께 0.03㎛ 의 금도금층을 형성하였다. 그리고, 마스크 패턴을 사용하여 땜납 페이스트를 인쇄하여 230℃ 에서 리플로우함으로써 랜드 (52) 상에 땜납 범프 (66) 를 형성하고, 다층 프린트 배선판 (10) 의 제작을 완료하였다 (도 6(d) 및 도 1 참조).
이상 상기 기술한 본 실시형태의 다층 프린트 배선판 (10) 에 의하면, 외측 도체 포스트 (50a) 및 내측 도체 포스트 (50b) 는 모두 애스펙트비 (Rasp) 가 4 이상이고 직경이 30㎛ 를 초과하며, 또한 외측 도체 포스트 (50a) 의 애스펙트비 (Rasp) 가 내측 도체 포스트 (50b) 의 애스펙트비 (Rasp) 이상이기 때문에, 외측 도체 포스트 (50a) 는 랜드 (52) 와 빌드업층 상면의 도체 패턴 (32) 의 전기적 접속을 유지한 상태 그대로 저탄성률층 (40) 의 변형에 따라 변형한다. 따라서, 코어 기판 (20) 과 IC 칩 (70) 의 열팽창 계수 차에 기인하는 응력이 발생했다고 해도, IC 칩 (70) 의 외주부나 외주 근처 땜납 범프 (66) 에 걸리는 응력을 확실하게 완화시킬 수 있어, 열팽창·열수축에 의해서 이들 부위가 파괴되는 것을 방지할 수 있다. 또한, 가열·냉각을 반복했을 때의 전기 저항의 변화율을 작게 억제할 수 있고, 탑재한 IC 칩 (70) 에 안정적으로 전원을 공급할 수 있다. 특히 도체 포스트 (50) 는 직경이 30㎛ 를 초과하고 있기 때문에, 도체 포스트 (50) 의 전기 저항이 낮아지고, 또한, 동작 클록이 3GHz 이상인 IC 칩 (70) 을 탑재해도 IC 칩 (70) 의 트랜지스터의 전원이 부족해질 경우는 없다. 이들 효과에 대해서는 후술하는 실험예에서 설명하는 바와 같이 실증되었다.
또한, 외측 도체 포스트 (50a) 의 애스펙트비 (Rasp) 는 내측 도체 포스트 (50b) 의 애스펙트비 (Rasp) 의 1.25 배 이상 2 배 이하이기 때문에, 상기 기술한 효과가 현저해진다. 또한, 외측 도체 포스트 (50a) 나 내측 도체 포스트 (50b) 는, 잘록한 부분을 갖는 형상으로 형성되어 있기 때문에, 대략 스트레이트 형상의 도체 포스트에 비해, 가열·냉각을 반복했을 때의 전기 저항의 변화율을 더욱 억제할 수 있다. 더욱 추가로, 도체 포스트 (50) 중 외주로부터 10 번째 열까지 (즉 전체 (15 열) 의 2/3 까지) 의 범위를 외측 도체 포스트 (50a) 로 하고 있지만, 이 범위의 도체 포스트 (50) 에 걸리는 응력은 다른 도체 포스트 (50) 에 걸리는 응력에 비해 크기 때문에, 본 발명을 적용하는 의의가 크다. 더욱 또한, 랜드 (52) 로서, 저탄성률층 (40) 의 상면과 동일 평면이 되도록 형성된 도체 포스트 (50) 의 정상부를 이용하고 있기 때문에, 도체 포스트 (50) 와는 별도로 랜드를 형성하는 경우에 비해, 간단하게 제작할 수 있다. 그리고 또, 저탄성률층 (40) 은, 30 ℃ 에 있어서의 영률이 10MPa∼1GPa 이기 때문에, 열팽창 계수 차에 기인하는 응력을 보다 확실하게 완화시킬 수 있다.
또한, 본 발명은 상기 기술한 실시형태에 조금도 한정되지 않고, 본 발명의 기술적 범위에 속하는 한 여러 양태로 실시할 수 있다는 것은 말할 필요도 없다.
예를 들어, 상기 기술한 실시형태에서는, 도체 포스트 (50; 50a, 50b) 의 형 상을 잘록한 부분을 갖는 형상으로 했지만, 대략 스트레이트인 기둥 형상으로 해도 되고, 외측 도체 포스트 (50a) 만 잘록한 부분을 갖는 형상으로 해도 되며, 내측 도체 포스트 (50b) 만 잘록한 부분을 갖는 형상으로 해도 된다. 결국, 외측 도체 포스트 (50a) 및 내측 도체 포스트 (50b) 의 애스펙트비 (Rasp) 가 4 이상이고 직경이 30㎛ 를 초과하며, 또한 외측 도체 포스트 (50a) 의 애스펙트비 (Rasp) 가 내측 도체 포스트 (50b) 의 애스펙트비 (Rasp) 이상이면, 본 발명의 효과가 얻어진다. 또한, 이들에 대해서도 후술하는 실험예에서 설명하는 바와 같이 실증되었다.
도 7 은, 양 도체 포스트 (50a, 50b) 를 모두 대략 스트레이트 형상으로 하는 경우의 제작 순서의 일례를 나타내는 설명도이다. 우선, 상기 기술한 실시형태와 동일하게, 빌드업층 (30) 이 형성된 코어 기판 (20) 을 준비했다 (도 7(a) 참조). 이 빌드업층 (30) 의 상면에, 시판되는 드라이 필름 (306) (아사히 화성사 제조 CX-A240 를 2 장 겹쳐 부착한 것, 전체 두께 240㎛) 을 부착하고, 탄산 가스 레이저에 의해 기판의 외주부에 구경이 작은 구멍 (308a) (예를 들어 φ33㎛) 을 형성함과 함께 기판의 내주부에 구경이 큰 구멍 (308b) (예를 들어 φ50㎛) 을 형성한다 (도 7(b) 참조). 이어서, 이 제작 도중인 기판에 대하여, 각 구멍 (308a, 308b) 의 바닥부부터 전해 구리 도금을 실시함으로써 기둥 형상의 구리층 (310a, 310b) 에서 구멍 (308a, 308b) 내를 충전하고, 또한 이 구리층 (310a, 310b) 의 상면에 땜납층 (312, 322) 을 형성했다 (도 7(c) 참조). 이어서, 드라이 필름 (306) 을 벗긴 후, 제작 도중인 기판을 암모니아 알칼리 에칭액에 침지 하여 에칭함으로써, 무전해 구리 도금층 (304) 중 표면에 노출되어 있는 부분이 제거된다 (도 7(d) 참조). 이 때, 땜납층 (312, 322) 은 에칭 레지스트로서 기능하였다. 또한, 에칭 시간을 제어함으로써 구리층 (310a, 310b) 를 대략 스트레이트 형상으로 할 수 있었다. 이와 같이 대략 스트레이트 형상으로 하는 경우, 에칭액을 직선형상으로 스프레이 할 수 있는 슬릿 노즐을 사용하는 것이 유효하다. 또한, 전해 구리 도금층 (302) 및 무전해 구리 도금층 (304) 중, 수지 절연층 (36) 의 상면 부분이 도체 패턴 (32) 이 되고, 스루홀 부분이 비아홀 (34) 이 되었다. 이어서, 땜납층 (312, 322) 을 땜납 박리제에 의해 제거한 후, 그 제작 도중인 기판에 에폭시 수지에 우레탄 수지가 60vol% 분산되어 있는 수지 필름을 부착하고, 150℃ 에서 60 분 경화하여 수지층 (316) 으로 하고, 그 후 구리층 (310a, 310b) 의 표면이 노출될 때까지 수지층 (316) 을 연마한다 (도 7(e) 참조). 이 결과, 구리층 (310a) 이 외측 도체 포스트 (50a) 가 되고, 구리층 (310b) 이 내측 도체 포스트 (50b) 가 되며, 수지층이 저탄성률층 (40) 이 되었다. 또한, 저탄성률층 (40) 으로부터 노출된 양 도체 포스트 (50a, 50b) 의 정상부가 랜드 (52) 가 되었다. 그 다음은, 상기 기술한 실시형태와 동일하게 하고 랜드 (52) 에 땜납 범프를 형성하면 된다. 이렇게 하여 얻어진 다층 프린트 배선판도, 상기 기술한 실시형태와 거의 동등한 효과가 얻어진다.
또한, 상기 기술한 실시형태의 저탄성률층 (40) 상에 솔더 레지스트층을 형성해도 된다. 이 경우, 솔더 레지스트층에는 랜드 (52) 가 외부에 노출되도록 개구를 형성한다. 또한, 이러한 솔더 레지스트층은 통상의 방법에 의해 형성할 수 있다.
또한, 상기 기술한 실시형태에서는 빌드업층 (30) 의 위에 도체 포스트 (50) 를 구비한 저탄성률층 (40) 을 1 층만 형성했지만, 복수 적층해도 된다.
더욱 또한, 상기 기술한 실시형태에서는 랜드 (52) 를 도체 포스트 (50) 의 정상부 즉 도체 포스트 (50) 의 일부로 하였지만, 도체 포스트 (50) 의 정상부에 이 도체 포스트 (50) 와는 별체의 랜드를 형성해도 된다.
그리고 또한, 도 8 에 나타내는 바와 같이, 저탄성률층 (40) 을, IC 칩 (70) 을 저탄성률층 (40) 측에 가상적으로 투영했을 때의 투영 부분의 전체영역에 대략 일치하도록 형성해도 된다. 저탄성률층 (40) 을 도 1 과 같이 투영 부분의 전체영역을 넘어 빌드업층 (30) 의 전체 면에 형성해도 되지만, 이 투영 부분의 전체영역과 대략 일치하면 충분한 효과가 얻어지기 때문에, 경제성 등을 고려하여 투영 부분의 전체영역과 대략 일치하도록 형성해도 된다.
실시예
이하에, 본 실시형태의 다층 프린트 배선판 (10) 의 효과를 실증하기 위한 실험예에 대하여 설명한다. 우선, 도체 포스트의 애스펙트비 (Rasp) 와 가열·냉각을 반복한 후의 전기 저항의 변화율의 관계에 대하여 설명한다. 여기에서는, 표 1 에 나타내는 실험예 1∼23 의 도체 포스트 (세로 30×가로 30 즉 최외주로부터 15 번째 열까지 다중으로 형성되어 있다) 를 구비한 다층 프린트 배선판을 상기 기술한 실시형태에 준하여 제작하였다. 표 1 에 있어서, 실험예 1∼12 의 다층 프린트 배선판은 최소 직경과 최대 직경이 동일한 도체 포스트 즉 대략 스트 레이트인 기둥 형상의 도체 포스트를 갖는 것으로서, 이들은 도 7 의 제작 순서에 준하여 제작하였다. 또한, 실험예 13∼23 의 다층 프린트 배선판은 최소 직경과 최대 직경이 상이한 도체 포스트 즉 잘록한 부분을 갖는 형상의 도체 포스트를 갖는 것이고, 이들은 도 4∼도 6 의 제작 순서에 준하여 제작하였다. 이렇게 하여 얻어진 각 실험예의 다층 프린트 배선판에, 포러스화한 층간 절연막을 갖는 IC 칩을 실장하고, 그 후 IC 칩과 다층 프린트 배선판 사이에 밀봉 수지를 충전하여 IC 탑재 기판으로 하였다. 그리고, IC 칩을 개재한 특정 회로의 전기 저항 (IC 탑재 기판의 IC 칩 탑재면과는 반대측 면에 노출하고 IC 칩과 도통하는 한 쌍의 전극간의 전기 저항) 을 측정하여, 그 값을 초기치로 하였다. 그 후, 그들 IC 탑재 기판에, -55℃×5 분, 125℃×5 분을 1 사이클로 하고 이것을 2000 사이클 반복하는 히트 사이클 시험을 실시하였다. 이 히트 사이클 시험에 있어서, 250 사이클째, 500 사이클째, 750 사이클째, 1000 사이클째, 1250 사이클째, 1500 사이클째, 2000 사이클째, 2500 사이클째의 전기 저항을 측정하고, 초기치의 변화율 (100×(측정치-초기치)/초기치(%)) 을 구하였다. 그 결과를 표 1 에 나타낸다. 이 표 중, 전기 저항의 변화율이 ±5% 이내인 것을「우수」(◎), ±5∼10% 인 것을「양호」(○), ±10% 를 초과한 것을「불량」(×) 으로 하였다. 여기에서, 전기 저항의 변화율이 작으면 IC 칩의 외주부나 외주 근처의 땜납 범프의 손상이 작아 IC 칩에 안정적으로 전원을 공급할 수 있다는 것을 의미하고, 전기 저항의 변화율이 크면 IC 칩의 외주부나 외주 근처의 땜납 범프가 파괴되어 큰 손상을 받고 있어 IC 칩에 안정적으로 전원을 공급할 수 없다는 것을 의미한다. 또한, 목표 스펙은 1000 사이클째의 변화율이 ±10% 이내 (즉 평가에서「양호」이나「우수」) 이다.
Figure 112006041544716-pct00001
표 1 로부터 알 수 있듯이, 외측 도체 포스트 및 내측 도체 포스트는 모두 애스펙트비 (Rasp) 가 4 이상이고 직경이 30㎛ 를 초과하며, 또한 외측 도체 포스트의 애스펙트비 (Rasp) 가 내측 도체 포스트의 애스펙트비 (Rasp) 이상이라는 조건을 만족하는 것 (실험예 2∼4, 6∼10, 14∼16, 18∼20, 23) 에 대해서는, 모두 1000 사이클째까지 평가가「양호」이상인 것에 비해, 이 조건을 만족하지 않는 것 (실험예 1, 5, 11∼13, 17, 21) 에 대해서는, 모두 1000 사이클째까지의 어떠한 단계에서 평가가「불량」이었다. 또한, 외측 도체 포스트의 애스펙트비가 내측 도체 포스트의 애스펙트비의 2 배를 초과하는 실험예 22 에서는, 750 사이클째까지는 평가가「양호」이고 1000 사이클째 이후는「불량」, 외측 도체 비아의 애스펙트비가 내측 도체 비아의 애스펙트비의 2 배인 실험예 23 에서는, 1000 사이클째까지는 평가가「양호」이고 1250 사이클째 이후는「불량」이었다. 또한, 괄호 내의 수치는 저항 변화율을 나타내고 있다.
또한, 예를 들어 실험예 2 와 실험예 3, 4 를 비교하면, 외측 도체 포스트의 애스펙트비 (Rasp) 가 내측 도체 포스트의 애스펙트비 (Rasp) 의 1.25 배 이상인 뒤의 두 실험예는, 외측 도체 포스트의 애스펙트비 (Rasp) 와 내측 도체 포스트의 애스펙트비 (Rasp) 가 동일한 앞의 실험예에 비해, 보다 긴 사이클수까지 평가가「양호」이었다. 실험예 6 과 실험예 7, 8 을 비교하거나, 실험예 14 와 실험예 15, 16 을 비교하거나, 실험예 18 과 실험예 19, 20 을 비교해도 동일하다고 할 수 있다.
또한, 예를 들어 실험예 2 와 실험예 14 를 비교하면, 이들은 모두 외측 도체 포스트가 최외주 1 열뿐이지만, 도체 포스트가 잘록한 부분을 갖는 후자는 도체 포스트가 스트레이트 형상인 전자에 비해, 보다 긴 사이클수까지 평가가「양호」이었다. 실험예 3 과 실험예 15 를 비교하거나, 실험예 4 와 실험예 16 을 비교해도 동일하다고 할 수 있다. 또한, 외측 도체 포스트가 최외주로부터 10 번째 열까지의 실험예 6 과 실험예 18 을 비교하거나, 실험예 7 과 실험예 19 를 비교하거나, 실험예 8 과 실험예 20 을 비교해도 동일하다고 할 수 있다.
게다가, 예를 들어 실험예 3, 7, 9, 10 을 비교하면, 이들은 모두 외측 도체 포스트의 애스펙트비 (Rasp) 가 5 이고 내측 도체 포스트의 애스펙트비 (Rasp) 가 4 이지만, 도체 포스트 (50) 중 최외주 1 열만을 외측 도체 포스트로 한 실험예 3, 최외주로부터 3 번째 열까지를 외측 도체 포스트로 한 실험예 9, 최외주로부터 6 번째 열까지를 외측 도체 포스트로 한 실험예 10, 최외주로부터 10 번째 열까지를 외측 도체 포스트로 한 실험예 7 의 순서로, 보다 긴 사이클수까지 평가가「양호」또는「우수」가 되는 경향이 있었다.
다음으로, IC 칩의 위치와 그 위치에 걸리는 응력의 관계에 대하여 설명한다. 다층 프린트 배선판에 포러스화한 층간 절연막을 갖는 IC 칩을 실장한 IC 탑재 기판에 대하여, 3D 스트립 시뮬레이션을 실시하고, IC 칩의 접속부 (다층 프린트 배선판의 도체 포스트와 1 대 1 에 대응하도록 최외주로부터 15 번째 열까지 형성되어 있다) 의 위치 즉 열수와 그 위치에 걸리는 응력의 관계를 계산하였다. 또한, 도체 포스트의 애스펙트비는 전부 동일하게 1 로 하고, 저탄성률층이나 도체 포스트, IC 칩, 다층 프린트 배선판, 땜납 등의 재질은 동일하게 하였다. 그리고, 그들의 두께 등의 치수도 동일하게 하고, 그들의 영률, 푸아송비, 열팽창 계수를 입력하여 계산하였다. 그 결과를 도 9 의 표 및 그래프에 나타낸다. 이 표 및 그래프로부터 알 수 있듯이, IC 칩 접속부의 열수가 최외주로부터 10 번째 열 (전체 열수×2/3 번째 열) 까지는 비교적 큰 응력이 걸리고, 최외주로부터 6 번째 열 (전체 열수×2/5 번째 열) 까지는 특별히 큰 응력이 걸리는 것을 알 수 있다. 이 결과, 도체 포스트 중 최외주로부터 전체 열수×2/3 번째 열을 초과하는 위치 (2/3 번째 열보다 내측의 도체 포스트) 에서는 응력을 완화시킬 필요성이 결여되기 때문에, 최외주로부터 전체 열수×2/3 번째 열까지의 범위 내에서 외측 도체 포스트를 설정하는 것이 바람직하고, 특히 최외주로부터 전체 열수×2/5 번째 열까지의 범위 내에서 외측 도체 포스트를 설정하는 것이 바람직하다.
본 발명은, 2004 년 4 월 28 일에 출원된 일본국 특허출원 2004-134370호를 우선권 주장의 기초로 하고 있고, 그 내용 전체가 편입된다.
산업상이용가능성
본 발명의 다층 프린트 배선판은, 배선판 탑재 기기를 사용하는 각종 산업, 예를 들어 전기 산업, 통신 기기 산업, 자동차 산업 등의 분야에 이용된다.

Claims (9)

  1. 코어 기판,
    상기 코어 기판 상에 형성되고 상면에 도체 패턴이 형성된 빌드업층,
    상기 빌드업층 상에 형성된 저탄성률층,
    상기 저탄성률층의 상면에 형성되고 전자 부품과 접속부를 개재하여 접속되는 실장용 전극, 및
    상기 저탄성률층을 관통하여 상기 실장용 전극과 상기 도체 패턴을 전기적으로 접속하는 도체 포스트를 구비한 다층 프린트 배선판으로서,
    상기 도체 포스트는, 애스펙트비 (Rasp) 가 4 이상이고 직경이 30㎛ 를 초과하며, 또한 상기 도체 포스트 중 상기 저탄성률층의 외주부에 배치된 외측 도체 포스트의 애스펙트비 (Rasp) 는, 상기 저탄성률층의 내주부에 배치된 내측 도체 포스트의 애스펙트비 (Rasp) 이상인, 다층 프린트 배선판.
  2. 제 1 항에 있어서,
    상기 도체 포스트 중 상기 외측 도체 포스트의 애스펙트비 (Rasp) 는, 상기 내측 도체 포스트의 애스펙트비 (Rasp) 의 1.25 배 이상 2 배 이하인, 다층 프린트 배선판.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 도체 포스트 중 적어도 상기 외측 도체 포스트는, 잘록한 부분을 갖는 형상으로 형성되어 있는, 다층 프린트 배선판.
  4. 제 3 항에 있어서,
    상기 잘록한 부분을 갖는 형상으로 형성된 상기 외측 도체 포스트는, 최대 직경/최소 직경이 2 이상 4 이하인, 다층 프린트 배선판.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 도체 포스트가 최외주로부터 N 번째 열까지 다중으로 형성되어 있을 때에는 상기 외측 도체 포스트를 최외주로부터 N×2/3 열까지의 범위 내에서 정해지도록 하는, 다층 프린트 배선판.
  6. 제 1 항 또는 제 2 항에 있어서,
    상기 저탄성률층은, 상기 전자 부품을 상기 저탄성률층측에 가상적으로 투영하였을 때의 투영 부분의 전체영역에 일치하도록 형성되어 있는, 다층 프린트 배선판.
  7. 제 1 항 또는 제 2 항에 있어서,
    상기 실장용 전극은, 상기 저탄성률층의 상면과 동일한 평면이 되도록 형성된 상기 도체 포스트의 정상부인, 다층 프린트 배선판.
  8. 제 1 항 또는 제 2 항에 있어서,
    상기 저탄성률층은, 30℃ 에 있어서의 영률이 10MPa∼1GPa 인, 다층 프린트 배선판.
  9. 제 1 항 또는 제 2 항에 있어서,
    상기 전자 부품은, 포러스화한 층간 절연막을 갖는 IC 칩을 구비하여 이루어지는, 다층 프린트 배선판.
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