JP4504975B2 - 多層プリント配線板 - Google Patents

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Description

本発明は、多層プリント配線板に関する。
近年、携帯情報端末や通信端末に代表される電子機器では、高機能化及び小型化がめざましい。これらの電子機器に用いられるＩＣチップを多層プリント配線板に高密度実装する形態として、ＩＣチップを直接多層プリント配線板に表面実装するフリップチップ方式が採用されている。このような多層プリント配線板としては、コア基板と、このコア基板上に形成されたビルドアップ層と、このビルドアップ層の上面にはんだバンプを介してＩＣチップが実装される実装用電極とを備えたものが知られている。ここで、コア基板としては、エポキシ樹脂やＢＴ（ビスマレイミド・トリアジン）樹脂、ポリイミド樹脂、ポリブタジエン樹脂、フェノール樹脂等をガラス繊維等の強化材と共に成形したものが用いられるが、これらのコア基板の熱膨張係数は約１２〜２０ｐｐｍ／℃（３０〜２００℃）であり、ＩＣチップのシリコンの熱膨張係数（約３．５ｐｐｍ／℃）と比較すると、約４倍以上も大きい。したがって、前述のフリップチップ方式では、ＩＣチップの発熱に伴う温度変化が繰り返し生じた場合、ＩＣチップとコア基板との熱膨張量及び熱収縮量の違いにより、はんだバンプが破壊されるおそれがあった。
この問題を解決するために、ビルドアップ層上に低弾性率の応力緩和層を設け、この応力緩和層の上面に実装用電極を設け、ビルドアップ層上の導体パターンと実装用電極とを導体ポストで接続した多層プリント配線板が提案されている（例えば、特開昭５８−２８８４８号公報、特開２００１−３６２５３号公報参照）。
ところで、ＩＣチップは世代ごとに配線の微細化と多層化を実現しているが、配線の微細化に伴い配線層における信号遅延が支配的になって高速化を妨げる。この遅延時間は配線抵抗と配線間容量に比例するため、更なる高速化には配線の低抵抗化と配線間容量の低減が必要となる。ここで、配線間容量の低減は、層間絶縁膜の低誘電率化により実現される。この低誘電率化には耐熱性を有する材料に空気（誘電率ε≒１）を導入する方法、具体的にはポーラス化（多孔質化）が一般的である。
しかしながら、層間絶縁膜をポーラス化したＩＣチップを多層プリント配線板に搭載した状態で加熱・冷却が繰り返されると、前出の公報に開示された応力緩和層では応力を十分緩和できないことがあり、ＩＣチップの外周部の配線層にクラックが入ったり半導体チップ−多層プリント配線板間に介在するバンプのうち外周部寄りのバンプにクラックが入ったりすることがあった。
本発明は、このような課題を解決するためになされたものであり、熱膨張・熱収縮による電子部品の外周部の破壊を防止すると共に電子部品へ安定して電源を供給することができる多層プリント配線板を提供することを目的とする。また、そのような多層プリント配線板を製造する方法を提供することを目的とする。
本発明は、上述の目的を達成するために以下の手段を採った。
即ち、本発明は、コア基板と、該コア基板上に形成され上面に導体パターンが設けられたビルドアップ層と、該ビルドアップ層上に形成された低弾性率層と、該低弾性率層の上面に設けられ電子部品と接続部を介して接続される実装用電極と、前記低弾性率層を貫通して前記実装用電極と前記導体パターンとを電気的に接続する導体ポストと、を備えた多層プリント配線板であって、
前記導体ポストはアスペクト比Ｒａｓｐが４以上で直径が３０μｍを超え、しかも前記導体ポストのうち前記低弾性層の外周部に配置された外側導体ポストのアスペクト比Ｒａｓｐは前記低弾性層の内周部に配置された内側導体ポストのアスペクト比Ｒａｓｐ以上のものである。
この多層プリント配線板では、導体ポストのアスペクト比Ｒａｓｐが４以上で直径が３０μｍを超え、しかも外側導体ポストのアスペクト比Ｒａｓｐが内側導体ポストのアスペクト比Ｒａｓｐ以上であるため、外側導体ポストは実装用電極とビルドアップ層上面の導体パターンとの電気的接続を維持したまま低弾性率層の変形に応じて変形する。したがって、この多層プリント配線板によれば、コア基板と電子部品との熱膨張係数差に起因する応力が発生したとしても、電子部品（特にポーラス化した層間絶縁膜を備えたＩＣチップ）の外周部や外周寄りの接続部にかかる応力を確実に緩和することができ、熱膨張・熱収縮によってこれらの部位が破壊されるのを防止することができる。また、加熱・冷却を繰り返したときの電気抵抗の変化率を小さく抑えることができ、搭載した電子部品へ安定して電源を供給することができる。なお、本発明において導体ポストのアスペクト比Ｒａｓｐとは、導体ポストの高さ／導体ポストの径（径が一様でないときには最小径）をいう。また、「上」又は「上面」は、相対的な位置関係を表現したものに過ぎないので、例えば「下」又は「下面」に置き換えたりしてもよい。
本発明の多層プリント配線板において、導体ポストのうち外側導体ポストのアスペクト比Ｒａｓｐは内側導体ポストのアスペクト比Ｒａｓｐの１．２５倍以上２倍以下であることが好ましい。この範囲であれば、本発明の効果が顕著になる。
本発明の多層プリント配線板において、導体ポストのうち少なくとも外側導体ポストは、クビレを持つ形状に形成されていることが好ましい。こうすれば、略ストレート形状の導体ポストに比べて、本発明の効果をより確実に得ることができる。このようなクビレを持つ形状に形成された外側導体ポストは、最大径／最小径が２以上４以下であることが好ましい。
本発明の多層プリント配線板において、導体ポストが最外周からＮ列目（Ｎは２以上の整数）まで多重に形成されているときには外側導体ポストを最外周からＮ×２／３列までの範囲内で定めることが好ましい。この範囲内の導体ポストにかかる応力は他の導体ポストにかかる応力に比べて大きいため、本発明を適用する意義が大きい。例えば、Ｎが１５のときには外側導体ポストを最外周から１０列目までの範囲内で定めることになるため、最外周１列のみ、最外周〜２列目まで、……、最外周〜１０列目までといった定め方がある。
本発明の多層プリント配線板において、低弾性率層は、電子部品を該低弾性率層側に仮想的に投影したときの投影部分の全域に略一致するように形成されていてもよい。低弾性率層はこの投影部分の全域を超えて形成されていてもよいが、この投影部分の全域と略一致すれば十分に効果が得られることから、経済性等を考慮すると投影部分の全域と略一致するように形成することが好ましい。また、低弾性率層の非形成領域にチップコンデンサ等の電子部品を搭載してもよい。こうすれば、チップコンデンサとＩＣチップとの距離が近いため、チップコンデンサから電源供給を受けるようにすればＩＣチップは電源不足になりにくい。
本発明の多層プリント配線板において、実装用電極は、低弾性率層の上面と略同一平面となるように形成された導体ポストの頂部としてもよい。こうすれば、実装用電極を導体ポストとは別に形成する場合に比べて、簡単に作製することができる。
本発明の多層プリント配線板において、低弾性率層は、３０℃におけるヤング率が１０ＭＰａ〜１ＧＰａであることが好ましい。こうすれば、熱膨張係数差に起因する応力をより確実に緩和することができる。また、この低弾性率層は、３０℃におけるヤング率が１０ＭＰａ〜３００ＭＰａであることがより好ましく、１０ＭＰａ〜１００ＭＰａであることが最も好ましい。また、前記導体ポストは、導電性の良好な材料で形成されていることが好ましく、例えば銅、はんだ又はこれらのいずれかを含む合金で形成されていることが好ましい。
本発明の多層プリント配線板において、電子部品は、ポーラス化した層間絶縁膜を有するＩＣチップを備えてなるものが好ましい。この種の電子部品は熱膨張・熱収縮により外周部が破壊されやすいことから、本発明を適用する意義が高い。
図１は、本実施形態の多層プリント配線板の断面図である。
図２は、本実施形態の導体ポストの配置図である。
図３は、他の導体ポストの配置図である。
図４は、本実施形態の多層プリント配線板の作製手順を表す説明図である。
図５は、本実施形態の多層プリント配線板の作製手順を表す断面図である。
図６は、本実施形態の多層プリント配線板の作製手順を表す断面図である。
図７は、本実施形態の多層プリント配線板の別の作製手順を表す断面図である。
図８は、他の多層プリント配線板の断面図である。
図９は、ＩＣチップの位置とその位置にかかる応力との関係を表すテーブル及びグラフである。
次に、本発明の実施の形態を図面に基づいて説明する。図１は、本発明の一実施形態である多層プリント配線板の断面図である。なお、以下には「上」や「下」と表現することがあるが、これは相対的な位置関係を便宜的に表現したものに過ぎないので、例えば上下を入れ替えたり上下を左右に置き換えたりしてもよい。
本実施形態の多層プリント配線板１０は、図１に示すように、上下両面に形成された配線パターン２２同士をスルーホール導体２４を介して電気的に接続するコア基板２０と、このコア基板２０の上下に樹脂絶縁層３６を介して複数積層された導体パターン３２，３２がバイアホール３４によって電気的に接続されたビルドアップ層３０と、ビルドアップ層３０の上に低弾性率材料で形成された低弾性率層４０と、電子部品であるＩＣチップ７０をはんだバンプ６６を介して実装するランド（実装用電極）５２と、低弾性率層４０を貫通しランド５２とビルドアップ層３０の上面に形成された導体パターン３２とを電気的に接続する導体ポスト５０と、を備えている。なお、図１では導体ポスト５０をバイアホール３４から延出した部分に形成しているが、バイアホール３４に導体材料を充填してフィルドビアとしそのフィルドビアの直上に形成してもよい。この場合、バイアホール３４のピッチを狭くすることにより、導体ポスト５０間のピッチを狭くすることができる。
コア基板２０は、ＢＴ（ビスマレイミド−トリアジン）樹脂やガラスエポキシ樹脂等からなるコア基板本体２１の上下両面に銅からなる配線パターン２２，２２と、コア基板本体２１の上下を貫通するスルーホールの内周面に形成された銅からなるスルーホール導体２４とを有しており、両配線パターン２２，２２はスルーホール導体２４を介して電気的に接続されている。
ビルドアップ層３０は、コア基板２０の上下両面に樹脂絶縁層３６と導体パターン３２とを交互に積層したものであり、コア基板２０の配線パターン２２とビルドアップ層３０の導体パターン３２との電気的な接続やビルドアップ層３０における導体パターン３２，３２同士の電気的な接続は樹脂絶縁層３６の上下を貫通するバイアホール３４によって確保されている。このようなビルドアップ層３０は、周知のサブトラクティブ法やアディティブ法（セミアディティブ法やフルアディティブ法を含む）により形成される。具体的には、例えば以下のようにして形成される。すなわち、まず、コア基板２０の上下両面に樹脂絶縁層３６となる樹脂シートを貼り付ける。この樹脂シートは、変成エポキシ系樹脂シート、ポリフェニレンエーテル系樹脂シート、ポリイミド系樹脂シート、シアノエステル系樹脂シートなどで形成され、その厚みは概ね２０〜８０μｍである。次に、貼り付けた樹脂シートに炭酸ガスレーザやＵＶレーザ、ＹＡＧレーザ、エキシマレーザなどによりスルーホールを形成して樹脂絶縁層３６とする。続いて、無電解銅めっきを施し、無電解銅めっき層の上にレジストを形成し露光・現像し、次いでレジストの非形成部に電解銅めっきを施したあとレジストを剥離し、そのレジストが存在していた部分の無電解銅めっきを硫酸−過酸化水素系のエッチング液でエッチングすることにより、配線パターン３２を形成する。なお、スルーホール内部の導体層がバイアホール３４となる。あとは、この手順を繰り返すことによりビルドアップ層３０が形成される。裏面には、ソルダーレジスト層４５が形成されている。
低弾性率層４０は、３０℃におけるヤング率が１０〜１０００ＭＰａ（好ましくは１０〜３００ＭＰａ、より好ましくは１０〜１００ＭＰａ）である弾性材料で形成されている。低弾性率層４０のヤング率がこの範囲内だと、ランド５２にはんだバンプ６６を介して電気的に接続されるＩＣチップ７０とコア基板２０との間に両者の熱膨張係数差に起因する応力が発生したとしてもその応力を緩和することができる。また、低弾性率層４０に用いられる弾性材料としては、例えばエポキシ樹脂、イミド系樹脂、フェノール樹脂、シリコーン樹脂等の熱硬化性樹脂や、ポリオレフィン系樹脂、ビニル系樹脂、イミド系樹脂等の熱可塑性樹脂にポリブタジエン、シリコーンゴム、ウレタン、ＳＢＲ、ＮＢＲ等のゴム系成分やシリカ、アルミナ、ジルコニア等の無機成分が分散した樹脂などのうち上述したヤング率に合致したものが挙げられる。なお、樹脂に分散させる成分は、１種でも２種以上でもよく、ゴム成分と無機成分の両方を分散させてもよい。本実施例では、低弾性率層４０の弾性材料として、エポキシ樹脂にウレタン樹脂が６０ｖｏｌ％分散している樹脂を用いている。
導体ポスト５０は、低弾性率層４０を上下方向に貫通するように銅を主成分として形成され、ランド５２とビルドアップ層３０の上面に設けられた導体パターン３２とを電気的に接続している。この導体ポスト５０は、クビレを持つ形状、具体的には上部の直径や下部の直径に比べて中間部の直径が小さい形状に形成されている。また、ここでは、導体ポスト５０のうち低弾性率層４０の外周部に配置されたものを外側導体ポスト５０ａと称し、内周部に配置されたものを内側導体ポスト５０ｂと称することとする。図１では、導体ポスト５０を便宜上数本しか示していないが、実際には例えば図２の導体ポスト５０の配置図のように、最外周から１５列目まで多重に形成され、最外周から１０列目（つまり全１５列の２／３）までの範囲内で外側導体ポスト５０ａが決められ、それ以外が内側導体ポスト５０ｂとされる。ここでは、外側導体ポスト５０ａ及び内側導体ポスト５０ｂについて、アスペクト比Ｒａｓｐつまり中間部の直径（最小径）に対する高さの比はいずれも４以上であり、最小径はいずれも３０μｍを上回っている。また、外側導体ポスト５０ａのアスペクト比Ｒａｓｐは内側導体ポスト５０ｂのアスペクト比Ｒａｓｐ以上に設計され、具体的には、外側導体ポスト５０ｂのアスペクト比Ｒａｓｐは内側導体ポスト５０ｂのアスペクト比Ｒａｓｐの１．２５倍以上２倍以下となるように設計されている。また、外側導体ポスト５０ａは、最大径／最小径が２以上４以下となるように形成されている。なお、図２では導体ポスト５０を格子状に配置した例を示したが、図３に示すように千鳥状に配置してもよいし、外周から列が数えられるのであればランダムに配置してもよい。
ランド５２は、低弾性率層４０から露出した各導体ポスト５０の頂部である。このランド５２は、ニッケルめっき及び金めっきがこの順に施されたあとＩＣチップ７０の電極部とはんだバンプ６６を介して接続される。このＩＣチップ７０は、本実施形態では、高速化つまり高周波駆動が可能なように、ポーラス化され空気（誘電率ε≒１）が導入された層間絶縁膜を採用して配線間容量が低減されたものを用いている。
次に、本実施形態の多層プリント配線板１０の作製例について説明する。コア基板２０及びビルドアップ層３０の作製手順は周知であるため、ここでは低弾性率層４０，導体ポスト５０及びランド５２を作製する手順を中心に説明する。図４〜図６はこの手順の説明図である。なお、これら図４〜図６は、コア基板２０の上面に形成されたビルドアップ層３０の部分断面図を示すことにより作製手順の説明図とした。
まず、ビルドアップ層３０が形成されたコア基板２０を用意した（図４（ａ）参照）。この段階では、最上部の樹脂絶縁層３６の表面は無電解銅めっき層３０４で被覆されたままである。すなわち、スルーホール形成後の樹脂絶縁層３６に無電解銅めっきを施すことにより無電解銅めっき層３０４を形成し、この無電解銅めっき層３０４上にフォトレジストを形成しパターン化したあと、フォトレジストが形成されていない部分に電解銅めっきを施し、その後フォトレジストを剥離した段階である。したがって、電解銅めっき層はパターン化されてパターン化めっき層３０２となっているが無電解銅めっき層３０４は樹脂絶縁層３６の表面全体を覆ったままである。さて、このようなビルドアップ層３０の上面に、市販のドライフィルム３０６（旭化成社製ＣＸ−Ａ２４０を２枚重ねて貼り付けたもの、全厚２４０μｍ）を貼り付け、炭酸ガスレーザにより基板の外周部に口径の大きな孔３０８ａを形成した（図４（ｂ）参照）。この孔３０８ａはパターン化めっき層３０２に達している。
続いて、この作製途中の基板につき、ドライフィルム３０６の孔３０８ａの底部から電解銅めっきを行うことにより柱状の銅層３１０ａで孔３０８ａ内を充填し、更にこの銅層３１０ａの上面にはんだ層３１２を形成した（図４（ｃ）参照）。なお、電解銅めっき液は以下の組成のものを使用した。硫酸２．２４ｍｏｌ／ｌ、硫酸銅０．２６ｍｏｌ／ｌ、添加剤１９．５ｍｌ／ｌ（アトテックジャパン社製、カパラシドＧＬ）。また、電解銅めっきは以下の条件で行った。電流密度１Ａ／ｄｍ２、時間１７時間、温度２２±２℃。また、はんだ層３１２は、Ｓｎ／Ｐｂを使用した。
続いて、ドライフィルム３０６を剥がしたあと、作製途中の基板をアンモニアアルカリエッチング液（商品名エープロセス、メルテックス社製）に浸漬することによりエッチングを行った。このエッチングにより、電解銅めっき層３０２で覆われていない部分の無電解銅めっき層３０４が除去されると共に、柱状の銅層３１０ａの中間部が浸食されてクビレを持つ形状となった（図４（ｄ）参照）。このとき、はんだ層３１２はエッチングレジストとして機能した。ここで、銅層３１０ａの中間部をどの程度浸食させるかはエッチング時間によって制御することができる。
続いて、作製途中の基板表面全体に無電解銅めっきを施すことにより無電解銅めっき層３１４を形成した（図５（ａ）参照）。この無電解銅めっき層３１４の厚さは数μｍである。その後、面全体を覆うように、市販の液状レジスト剤をアルファコーター（商品名、サーマトロニクス貿易（株））で非接触状態で塗布したあと乾燥して樹脂層３２０とし、炭酸ガスレーザにより基板の内周部に口径の小さな孔３０８ｂを形成した（図５（ｂ）参照）。ここでは、先に設けた孔３０８ａをφ１２０μｍとし、今回設けた孔３０８ｂをφ１００μｍとした。続いて、この作製途中の基板につき、樹脂層３２０の孔３０８ｂの底部から電解銅めっきを行うことにより柱状の銅層３１０ｂで孔３０８ｂ内を充填し、更にこの銅層３１０ｂの上面にはんだ層３２２を形成し（図５（ｃ）参照）、その後樹脂層３２０を剥がした（図５（ｄ）参照）。なお、電解銅めっき液は以下の組成のものを使用した。硫酸２．２４ｍｏｌ／ｌ、硫酸銅０．２６ｍｏｌ／ｌ、添加剤１９．５ｍｌ／ｌ（アトテックジャパン社製、カパラシドＧＬ）。また、電解銅めっきは以下の条件で行った。電流密度１Ａ／ｄｍ２、時間１７時間、温度２２±２℃。また、はんだ層３２２は、Ｓｎ／Ｐｂを使用した。
続いて、作製途中の基板をアンモニアアルカリエッチング液（商品名エープロセス、メルテックス社製）に浸漬することによりエッチングを行った。このエッチングにより、無電解銅めっき層３１４のうち表面に露出している部分が除去されると共に、柱状の銅層３１０ｂの中間部が浸食されてクビレを持つ形状となり、また既にクビレを持つ形状になっている銅層３１０ａは更に中間部が浸食されて最小径が小さくなった（図６（ａ）参照）。また、エッチングのとき、基板の周囲から新鮮なエッチング液をスプレーしたため、基板の外周部に立設されている銅層３１０ａは内周部に立設されている銅層３１０ｂよりも中間部が大きく浸食された。また、電解銅めっき層３０２及び無電解銅めっき層３０４のうち、樹脂絶縁層３６の上面部分が導体パターン３２となり、スルーホール部分がバイアホール３４となった。このとき、はんだ層３１２，３２２はエッチングレジストとして機能した。ここで、銅層３１０ａの中間部をどの程度浸食させるかはエッチング時間によって制御することができる。この後、裏面には開口部を有するソルダーレジスト層４５を形成した。
続いて、この作製途中の基板をはんだ剥離剤（商品名エンストリップＴＬ−１０６、メルテックス社製）に浸漬してはんだ層３１２，３２２を除去したあと、エポキシ樹脂にウレタン樹脂が６０ｖｏｌ％分散している樹脂フィルムを貼り付け（図６（ｂ）参照）、１５０℃で６０分硬化して樹脂層３２４とした。この結果、銅層３１０ａが外側導体ポスト５０ａとなり、無電解銅めっき層３１４及び銅層３１０ｂが内側導体ポスト５０ｂとなった。その後、外側導体ポスト５０ａ及び内側導体ポスト５０ｂの表面が露出するまで樹脂層３２４を研磨した（図６（ｃ）参照）。なお、研磨後の樹脂層３２４が低弾性率層４０となる。また、低弾性率層４０から露出した両導体ポスト５０ａ，５０ｂの頂部がランド５２となる。
次に、この作製途中の基板を、銅表面を活性化するパラジウム触媒を含む酸性溶液に浸漬したあと、塩化ニッケル３０ｇ／ｌ、次亜リン酸ナトリウム１０ｇ／ｌ、クエン酸ナトリウム１０ｇ／ｌからなるｐＨ５の無電解ニッケルめっき液に２０分間浸漬して、ランド５２の上に厚さ５μｍのニッケルめっき層を形成した。更に、その基板を、シアン化金カリウム２ｇ／ｌ、塩化アンモニウム７５ｇ／ｌ、クエン酸ナトリウム５０ｇ／ｌ、次亜リン酸ナトリウム１０ｇ／ｌからなる無電解金めっき液に９３℃の条件で２３秒浸漬して、ニッケルめっき層の上に厚さ０．０３μｍの金めっき層を形成した。そして、マスクパターンを用いてはんだペーストを印刷して２３０℃でリフローすることによりランド５２上にはんだバンプ６６を形成し、多層プリント配線板１０の作製を完了した（図６（ｄ）及び図１参照）。
以上詳述した本実施形態の多層プリント配線板１０によれば、外側導体ポスト５０ａ及び内側導体ポスト５０ｂはいずれもアスペクト比Ｒａｓｐが４以上で直径が３０μｍを超え、しかも外側導体ポスト５０ａのアスペクト比Ｒａｓｐが内側導体ポスト５０ｂのアスペクト比Ｒａｓｐ以上であるため、外側導体ポスト５０ａはランド５２とビルドアップ層上面の導体パターン３２との電気的接続を維持したまま低弾性率層４０の変形に応じて変形する。したがって、コア基板２０とＩＣチップ７０との熱膨張係数差に起因する応力が発生したとしても、ＩＣチップ７０の外周部や外周寄りのはんだバンプ６６にかかる応力を確実に緩和することができ、熱膨張・熱収縮によってこれらの部位が破壊されるのを防止することができる。また、加熱・冷却を繰り返したときの電気抵抗の変化率を小さく抑えることができ、搭載したＩＣチップ７０へ安定して電源を供給することができる。特に導体ポスト５０は直径が３０μｍを超えているため、導体ポスト５０の電気抵抗が低くなり、また、動作クロックが３ＧＨｚ以上のＩＣチップ７０を搭載してもＩＣチップ７０のトランジスタが電源不足に陥ることはない。これらの効果については後述する実験例で説明するとおり実証済みである。
また、外側導体ポスト５０ａのアスペクト比Ｒａｓｐは内側導体ポスト５０ｂのアスペクト比Ｒａｓｐの１．２５倍以上２倍以下であるため、上述した効果が顕著になる。更に、外側導体ポスト５０ａや内側導体ポスト５０ｂは、クビレを持つ形状に形成されているため、略ストレート形状の導体ポストに比べて、加熱・冷却を繰り返したときの電気抵抗の変化率を一層抑えることができる。更にまた、導体ポスト５０のうち外周から１０列目まで（つまり全体（１５列）の２／３まで）の範囲を外側導体ポスト５０ａとしているが、この範囲の導体ポスト５０にかかる応力は他の導体ポスト５０にかかる応力に比べて大きいため、本発明を適用する意義が大きい。更にまた、ランド５２として、低弾性率層４０の上面と同一平面となるように形成された導体ポスト５０の頂部を利用しているため、導体ポスト５０とは別にランドを形成する場合に比べて、簡単に作製することができる。そしてまた、低弾性率層４０は、３０℃におけるヤング率が１０ＭＰａ〜１ＧＰａであるため、熱膨張係数差に起因する応力をより確実に緩和することができる。
なお、本発明は上述した実施形態に何ら限定されることはなく、本発明の技術的範囲に属する限り種々の態様で実施し得ることはいうまでもない。
例えば、上述した実施形態では、導体ポスト５０（５０ａ，５０ｂ）の形状をクビレを持つ形状としたが、略ストレートな柱状としてもよいし、外側導体ポスト５０ａのみクビレを持つ形状としてもよいし、内側導体ポスト５０ｂのみクビレを持つ形状としてもよい。いずれにしても、外側導体ポスト５０ａ及び内側導体ポスト５０ｂのアスペクト比Ｒａｓｐが４以上で直径が３０μｍを超え、しかも外側導体ポスト５０ａのアスペクト比Ｒａｓｐが内側導体ポスト５０ｂのアスペクト比Ｒａｓｐ以上とすれば、本発明の効果が得られる。なお、これらについても後述する実験例で説明するとおり実証済みである。
図７は、両導体ポスト５０ａ，５０ｂをいずれも略ストレート形状とする場合の作製手順の一例を示す説明図である。まず、上述した実施形態と同様、ビルドアップ層３０が形成されたコア基板２０を用意した（図７（ａ）参照）。このビルドアップ層３０の上面に、市販のドライフィルム３０６（旭化成社製ＣＸ−Ａ２４０を２枚重ねて貼り付けたもの、全厚２４０μｍ）を貼り付け、炭酸ガスレーザにより基板の外周部に口径の小さな孔３０８ａ（例えばφ３３μｍ）を形成すると共に基板の内周部に口径の大きな孔３０８ｂ（例えばφ５０μｍ）を形成した（図７（ｂ）参照）。続いて、この作製途中の基板につき、各孔３０８ａ，３０８ｂの底部から電解銅めっきを行うことにより柱状の銅層３１０ａ，３１０ｂで孔３０８ａ，３０８ｂ内を充填し、更にこの銅層３１０ａ，３１０ｂの上面にはんだ層３１２，３２２を形成した（図７（ｃ）参照）。続いて、ドライフィルム３０６を剥がしたあと、作製途中の基板をアンモニアアルカリエッチング液に浸漬してエッチングを行うことにより、無電解銅めっき層３０４のうち表面に露出している部分が除去された（図７（ｄ）参照）。このとき、はんだ層３１２，３２２はエッチングレジストとして機能した。なお、エッチング時間を制御することにより銅層３１０ａ，３１０ｂを略ストレート形状にすることができた。このように略ストレート形状とする場合、エッチング液を直線状にスプレーできるスリットノズルを用いるのが有効である。また、電解銅めっき層３０２及び無電解銅めっき層３０４のうち、樹脂絶縁層３６の上面部分が導体パターン３２となり、スルーホール部分がバイアホール３４となった。続いて、はんだ層３１２，３２２をはんだ剥離剤により除去したあと、その作製途中の基板にエポキシ樹脂にウレタン樹脂が６０ｖｏｌ％分散している樹脂フィルムを貼り付け、１５０℃で６０分硬化して樹脂層３１６とし、その後銅層３１０ａ，３１０ｂの表面が露出するまで樹脂層３１６を研磨した（図７（ｅ）参照）。この結果、銅層３１０ａが外側導体ポスト５０ａとなり、銅層３１０ｂが内側導体ポスト５０ｂとなり、樹脂層が低弾性率層４０となった。また、低弾性率層４０から露出した両導体ポスト５０ａ，５０ｂの頂部がランド５２となった。後は、上述した実施形態と同様にしてランド５２にはんだバンプを形成すればよい。このようにして得られた多層プリント配線板も、上述した実施形態とほぼ同等の効果が得られる。
また、上述した実施形態の低弾性率層４０上にソルダーレジスト層を形成してもよい。この場合、ソルダーレジスト層にはランド５２が外部に露出するよう開口を設ける。なお、このようなソルダーレジスト層は常法により形成することができる。
更に、上述した実施形態ではビルドアップ層３０の上に導体ポスト５０を備えた低弾性率層４０を１層だけ形成したが、複数積層してもよい。
更にまた、上述した実施形態ではランド５２を導体ポスト５０の頂部つまり導体ポスト５０の一部としたが、導体ポスト５０の頂部にこの導体ポスト５０とは別体のランドを形成してもよい。
そしてまた、図８に示すように、低弾性率層４０を、ＩＣチップ７０を低弾性率層４０側に仮想的に投影したときの投影部分の全域に略一致するように形成してもよい。低弾性率層４０を図１のように投影部分の全域を超えてビルドアップ層３０の全面に形成してもよいが、この投影部分の全域と略一致すれば十分な効果が得られることから、経済性等を考慮して投影部分の全域と略一致するように形成してもよい。
以下に、本実施形態の多層プリント配線板１０の効果を実証するための実験例について説明する。まず、導体ポストのアスペクト比Ｒａｓｐと加熱・冷却を繰り返したあとの電気抵抗の変化率との関係について説明する。ここでは、表１に示す実験例１〜２３の導体ポスト（縦３０×横３０つまり最外周から１５列目まで多重に形成されている）を備えた多層プリント配線板を上述した実施形態に準じて作製した。表１において、実験例１〜１２の多層プリント配線板は最小径と最大径とが同じ導体ポストつまり略ストレートな柱状の導体ポストを有するものであり、これらは図７の作製手順に準じて作製した。また、実験例１３〜２３の多層プリント配線板は最小径と最大径が異なる導体ポストつまりクビレを持つ形状の導体ポストを有するものであり、これらは図４〜図６の作製手順に準じて作製した。このようにして得られた各実験例の多層プリント配線板に、ポーラス化した層間絶縁膜を有するＩＣチップを実装し、その後ＩＣチップと多層プリント配線板との間に封止樹脂を充填しＩＣ搭載基板とした。そして、ＩＣチップを介した特定回路の電気抵抗（ＩＣ搭載基板のＩＣチップ搭載面とは反対側の面に露出しＩＣチップと導通している一対の電極間の電気抵抗）を測定し、その値を初期値とした。その後、それらのＩＣ搭載基板に、−５５℃×５分、１２５℃×５分を１サイクルとしこれを２０００サイクル繰り返すヒートサイクル試験を行った。このヒートサイクル試験において、２５０サイクル目、５００サイクル目、７５０サイクル目、１０００サイクル目、１２５０サイクル目、１５００サイクル目、２０００サイクル目、２５００サイクル目の電気抵抗を測定し、初期値との変化率（１００×（測定値−初期値）／初期値（％））を求めた。その結果を表１に示す。このテーブル中、電気抵抗の変化率が±５％以内のものを「優」（◎）、±５〜１０％のものを「良」（○）、±１０％を超えたものを「不良」（×）とした。ここで、電気抵抗の変化率が小さければＩＣチップの外周部や外周寄りのはんだバンプのダメージが小さくＩＣチップへ安定して電源供給できることを意味し、電気抵抗の変化率が大きければＩＣチップの外周部や外周寄りのはんだバンプが破壊され大きなダメージを受けておりＩＣチップへ安定して電源供給できないことを意味する。なお、目標スペックは１０００サイクル目の変化率が±１０％以内（つまり評価で「良」か「優」）である。
Figure 0004504975
 表１から明らかなように、外側導体ポスト及び内側導体ポストはいずれもアスペクト比Ｒａｓｐが４以上で直径が３０μｍを超え、しかも外側導体ポストのアスペクト比Ｒａｓｐが内側導体ポストのアスペクト比Ｒａｓｐ以上という条件を満足するもの（実験例２〜４，６〜１０，１４〜１６，１８〜２０，２３）については、いずれも１０００サイクル目まで評価が「良」以上であったのに対して、この条件を満足しないもの（実験例１，５，１１〜１３，１７，２１）については、いずれも１０００サイクル目までのいずれかの段階で評価が「不良」であった。また、外側導体ポストのアスペクト比が内側導体ポストのアスペクト比の２倍を超える実験例２２では、７５０サイクル目までは評価が「良」で１０００サイクル目以降は「不良」、外側導体ビアのアスペクト比が内側導体ビアのアスペクト比の２倍である実験例２３では、１０００サイクル目までは評価が「良」で１２５０サイクル目以降は「不良」であった。なお、かっこ内の数値は抵抗変化率を示している。
また、例えば実験例２と実験例３，４とを比較すると、外側導体ポストのアスペクト比Ｒａｓｐが内側導体ポストのアスペクト比Ｒａｓｐの１．２５倍以上である後２者は、外側導体ポストのアスペクト比Ｒａｓｐと内側導体ポストのアスペクト比Ｒａｓｐが等しい前者に比べて、より長いサイクル数まで評価が「良」であった。同様のことは、実験例６と実験例７，８とを比較したり、実験例１４と実験例１５，１６とを比較したり、実験例１８と実験例１９，２０とを比較してもいえる。
更に、例えば実験例２と実験例１４とを比較すると、これらはいずれも外側導体ポストが最外周１列だけであるが、導体ポストがクビレを有する後者は導体ポストがストレート形状の前者に比べて、より長いサイクル数まで評価が「良」であった。同様のことは、実験例３と実験例１５とを比較したり，実験例４と実験例１６とを比較してもいえる。また、外側導体ポストが最外周から１０列目までの実験例６と実験例１８とを比較したり、実験例７と実験例１９とを比較したり、実験例８と実験例２０とを比較してもいえる。
更にまた、例えば実験例３，７，９，１０を比較すると、これらはいずれも外側導体ポストのアスペクト比Ｒａｓｐが５で内側導体ポストのアスペクト比Ｒａｓｐが４であるが、導体ポスト５０のうち最外周１列だけを外側導体ポストとした実験例３、最外周から３列目までを外側導体ポストとした実験例９、最外周から６列目までを外側導体ポストとした実験例１０、最外周から１０列目までを外側導体ポストとした実験例７の順に、より長いサイクル数まで評価が「良」又は「優」となる傾向があった。
次に、ＩＣチップの位置とその位置にかかる応力との関係について説明する。多層プリント配線板にポーラス化した層間絶縁膜を有するＩＣチップを実装したＩＣ搭載基板について、３Ｄストリップシミュレーションを行い、ＩＣチップの接続部（多層プリント配線板の導体ポストと１対１に対応するように最外周から１５列目まで形成されている）の位置つまり列数とその位置にかかる応力との関係を計算した。なお、導体ポストのアスペクト比はすべて同一で１とし、低弾性率層や導体ポスト、ＩＣチップ、多層プリント配線板、はんだ等の材質は同じとした。そして、それらの厚み等の寸法も同じとし、それらのヤング率、ポアソン比、熱膨張係数を入力して計算した。その結果を図９のテーブル及びグラフに示す。このテーブル及びグラフから明らかなように、ＩＣチップの接続部の列数が最外周から１０列目（全列数×２／３列目）までは比較的大きな応力がかかり、最外周から６列目（全列数×２／５列目）までは特に大きな応力がかかることがわかる。この結果、導体ポストのうち最外周から全列数×２／３列目を超える位置（２／３列目より内側の導体ポスト）では応力を緩和する必要性が乏しいことから、最外周から全列数×２／３列目までの範囲内で外側導体ポストを設定するのが好ましく、特に最外周から全列数×２／５列目までの範囲内で外側導体ポストを設定するのが好ましい。
本発明は、２００４年４月２８日に出願された日本国特許出願２００４−１３４３７０号を優先権主張の基礎としており、その内容のすべてが編入される。
本発明の多層プリント配線板は、配線板搭載機器を用いる各種産業、例えば電器産業、通信機器産業、自動車産業などの分野に利用される。

Claims (8)

  1. コア基板と、
    該コア基板上に形成され上面に導体パターンが設けられたビルドアップ層と、
    該ビルドアップ層上に形成された低弾性率層と、
    該低弾性率層の上面に設けられ電子部品と接続部を介して接続される実装用電極と、
    前記低弾性率層を貫通して前記実装用電極と前記導体パターンとを電気的に接続する導体ポストと、
    を備えた多層プリント配線板であって、
    前記導体ポストはアスペクト比Ｒａｓｐが４以上で直径が３０μｍを超え、しかも前記導体ポストのうち前記低弾性層の外周部に配置された外側導体ポストのアスペクト比Ｒａｓｐは前記低弾性層の内周部に配置された内側導体ポストのアスペクト比Ｒａｓｐの１．２５倍以上２倍以下である、多層プリント配線板。
  2. 前記導体ポストのうち少なくとも前記外側導体ポストはクビレを持つ形状に形成されている、請求項１に記載の多層プリント配線板。
  3. 前記クビレを持つ形状に形成された前記外側導体ポストは最大径／最小径が２以上４以下である、請求項２に記載の多層プリント配線板。
  4. 前記導体ポストが最外周からＮ列目まで多重に形成されているときには前記外側導体ポストを最外周からＮ×２／３列までの範囲内で定められている、請求項１〜３のいずれかに記載の多層プリント配線板。
  5. 前記低弾性率層は、前記電子部品を該低弾性率層側に仮想的に投影したときの投影部分の全域に略一致するように形成されている、請求項１〜４のいずれかに記載の多層プリント配線板。
  6. 前記実装用電極は、前記低弾性率層の上面と略同一平面となるように形成された前記導体ポストの頂部である、請求項１〜５のいずれか記載の多層プリント配線板。
  7. 前記低弾性率層は、３０℃におけるヤング率が１０ＭＰａ〜１ＧＰａである、請求項１〜６のいずれか記載の多層プリント配線板。
  8. 前記電子部品は、ポーラス化した層間絶縁膜を有するＩＣチップを備えてなる、請求項１〜７のいずれか記載の多層プリント配線板。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8276760B2 (en) 2006-11-30 2012-10-02 Palo Alto Research Center Incorporated Serpentine structures for continuous flow particle separations
US9862624B2 (en) 2007-11-07 2018-01-09 Palo Alto Research Center Incorporated Device and method for dynamic processing in water purification
US10052571B2 (en) 2007-11-07 2018-08-21 Palo Alto Research Center Incorporated Fluidic device and method for separation of neutrally buoyant particles

Families Citing this family (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1677585A4 (en) * 2004-01-30 2010-05-19 Ibiden Co Ltd MULTILAYER PCB AND MANUFACTURING METHOD THEREFOR
CN100544558C (zh) 2004-04-28 2009-09-23 揖斐电株式会社 多层印刷配线板
CN100531528C (zh) 2004-05-27 2009-08-19 揖斐电株式会社 多层印刷配线板
JP2006216711A (ja) * 2005-02-02 2006-08-17 Ibiden Co Ltd 多層プリント配線板
US7352061B2 (en) * 2005-05-20 2008-04-01 Intel Corporation Flexible core for enhancement of package interconnect reliability
JP4824397B2 (ja) * 2005-12-27 2011-11-30 イビデン株式会社 多層プリント配線板
JP2007234841A (ja) * 2006-02-28 2007-09-13 Kyocera Corp 配線基板、実装部品、電子装置、配線基板の製造方法および電子装置の製造方法
US7462784B2 (en) * 2006-05-02 2008-12-09 Ibiden Co., Ltd. Heat resistant substrate incorporated circuit wiring board
JP2008004660A (ja) * 2006-06-21 2008-01-10 Tanaka Kikinzoku Kogyo Kk ブラインドホールカット配線板およびその製造方法
JP2008016630A (ja) * 2006-07-06 2008-01-24 Matsushita Electric Ind Co Ltd プリント配線板およびその製造方法
US20080079159A1 (en) * 2006-10-02 2008-04-03 Texas Instruments Incorporated Focused stress relief using reinforcing elements
JPWO2008069055A1 (ja) * 2006-11-28 2010-03-18 京セラ株式会社 配線基板およびそれを用いた半導体素子の実装構造体
JP5368299B2 (ja) * 2007-04-27 2013-12-18 パナソニック株式会社 電子部品実装体及びハンダバンプ付き電子部品の製造方法
US8044306B2 (en) * 2007-07-11 2011-10-25 Ibiden Co., Ltd. Wiring board and method of manufacturing the same
JP5222509B2 (ja) * 2007-09-12 2013-06-26 ルネサスエレクトロニクス株式会社 半導体装置
JP5060998B2 (ja) * 2008-03-18 2012-10-31 日本特殊陶業株式会社 多層樹脂配線基板
TWI355220B (en) * 2008-07-14 2011-12-21 Unimicron Technology Corp Circuit board structure
US9006028B2 (en) * 2008-09-12 2015-04-14 Ananda H. Kumar Methods for forming ceramic substrates with via studs
WO2010032809A1 (ja) * 2008-09-19 2010-03-25 日立化成工業株式会社 光導波路
JP5436963B2 (ja) * 2009-07-21 2014-03-05 新光電気工業株式会社 配線基板及び半導体装置
JP4992960B2 (ja) * 2009-12-07 2012-08-08 株式会社村田製作所 高周波モジュール
US9793199B2 (en) * 2009-12-18 2017-10-17 Ati Technologies Ulc Circuit board with via trace connection and method of making the same
JP2011151185A (ja) * 2010-01-21 2011-08-04 Shinko Electric Ind Co Ltd 配線基板及び半導体装置
US9048233B2 (en) * 2010-05-26 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Package systems having interposers
JP5590985B2 (ja) * 2010-06-21 2014-09-17 新光電気工業株式会社 半導体装置及びその製造方法
US8415781B2 (en) * 2010-08-09 2013-04-09 Ibiden Co., Ltd. Electronic component and method for manufacturing the same
KR101119306B1 (ko) * 2010-11-04 2012-03-16 삼성전기주식회사 회로기판의 제조방법
KR101767381B1 (ko) * 2010-12-30 2017-08-11 삼성전자 주식회사 인쇄회로기판 및 이를 포함하는 반도체 패키지
US20130000968A1 (en) * 2011-06-30 2013-01-03 Broadcom Corporation 1-Layer Interposer Substrate With Through-Substrate Posts
TW201340807A (zh) * 2011-12-28 2013-10-01 Panasonic Corp 撓性配線基板與其製造方法、使用其之裝載製品、及撓性多層配線基板
US20130215586A1 (en) * 2012-02-16 2013-08-22 Ibiden Co., Ltd. Wiring substrate
US9144150B2 (en) * 2012-04-20 2015-09-22 Xilinx, Inc. Conductor structure with integrated via element
US8872338B2 (en) * 2012-11-13 2014-10-28 Freescale Semiconductor, Inc. Trace routing within a semiconductor package substrate
KR102071763B1 (ko) 2014-02-21 2020-01-30 미쓰이금속광업주식회사 내장 캐패시터층 형성용 동장 적층판, 다층 프린트 배선판 및 다층 프린트 배선판의 제조 방법
DE102014115099B4 (de) 2014-10-16 2021-05-06 Infineon Technologies Ag Elektronisches Modul mit elektrisch isolierender Struktur mit Material mit niedrigem Elastizitätsmodul und Verfahren zur Herstellung eines elektronischen Moduls
TWI554174B (zh) * 2014-11-04 2016-10-11 上海兆芯集成電路有限公司 線路基板和半導體封裝結構
KR20190012485A (ko) * 2017-07-27 2019-02-11 삼성전기주식회사 인쇄회로기판 및 그 제조 방법
KR102057905B1 (ko) * 2017-08-31 2019-12-20 삼성전기주식회사 적층형 전자 부품 및 그 실장 기판
US10504762B2 (en) 2018-02-06 2019-12-10 Applied Materials, Inc. Bridging front opening unified pod (FOUP)
CN113747654B (zh) * 2020-05-27 2023-08-04 宏启胜精密电子(秦皇岛)有限公司 柔性电路板及其制作方法
CN113709972A (zh) * 2021-09-27 2021-11-26 合肥移瑞通信技术有限公司 一种电路板及其制造方法、封装件

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5828848A (ja) * 1981-05-06 1983-02-19 アイ・テイ・テイ・インダストリ−ズ・インコ−ポレ−テツド 集積回路、半導体デバイスおよびコンポ−ネントの取付方法
JPH0547842A (ja) * 1991-08-21 1993-02-26 Hitachi Ltd 半導体装置
JP2001036253A (ja) * 1999-07-26 2001-02-09 Shinko Electric Ind Co Ltd 多層配線回路基板及びその製造方法
JP2001298272A (ja) * 2000-04-13 2001-10-26 Nec Corp プリント基板

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2567684B1 (fr) * 1984-07-10 1988-11-04 Nec Corp Module ayant un substrat ceramique multicouche et un circuit multicouche sur ce substrat et procede pour sa fabrication
US4740414A (en) * 1986-11-17 1988-04-26 Rockwell International Corporation Ceramic/organic multilayer interconnection board
JP2996510B2 (ja) * 1990-11-30 2000-01-11 株式会社日立製作所 電子回路基板
JP2500462B2 (ja) * 1993-07-22 1996-05-29 日本電気株式会社 検査用コネクタおよびその製造方法
US5459368A (en) * 1993-08-06 1995-10-17 Matsushita Electric Industrial Co., Ltd. Surface acoustic wave device mounted module
US5377902A (en) * 1994-01-14 1995-01-03 Microfab Technologies, Inc. Method of making solder interconnection arrays
US6384344B1 (en) * 1995-06-19 2002-05-07 Ibiden Co., Ltd Circuit board for mounting electronic parts
US5699613A (en) * 1995-09-25 1997-12-23 International Business Machines Corporation Fine dimension stacked vias for a multiple layer circuit board structure
EP0805614B1 (en) * 1995-11-17 2005-04-13 Kabushiki Kaisha Toshiba Multilayered wiring board, prefabricated material for multilayered wiring board, process of manufacturing multilayered wiring board, electronic parts package, and method for forming conductive pillar
US5916453A (en) * 1996-09-20 1999-06-29 Fujitsu Limited Methods of planarizing structures on wafers and substrates by polishing
US6335222B1 (en) * 1997-09-18 2002-01-01 Tessera, Inc. Microelectronic packages with solder interconnections
JP3756041B2 (ja) * 1999-05-27 2006-03-15 Ｈｏｙａ株式会社 多層プリント配線板の製造方法
JP4436490B2 (ja) 1999-07-22 2010-03-24 オリンパス株式会社 デジタルデータ記録再生システム
US6428942B1 (en) * 1999-10-28 2002-08-06 Fujitsu Limited Multilayer circuit structure build up method
JP3585793B2 (ja) * 1999-11-09 2004-11-04 富士通株式会社 両面薄膜配線基板の製造方法
US20030034565A1 (en) * 2001-08-18 2003-02-20 Lan James Jaen-Don Flip chip substrate with metal columns
US6847527B2 (en) * 2001-08-24 2005-01-25 3M Innovative Properties Company Interconnect module with reduced power distribution impedance
JP2003077920A (ja) * 2001-09-04 2003-03-14 Nec Corp 金属配線の形成方法
JP3850261B2 (ja) * 2001-10-25 2006-11-29 イビデン株式会社 半導体チップ
EP1677585A4 (en) * 2004-01-30 2010-05-19 Ibiden Co Ltd MULTILAYER PCB AND MANUFACTURING METHOD THEREFOR
CN100544558C (zh) 2004-04-28 2009-09-23 揖斐电株式会社 多层印刷配线板
CN100531528C (zh) 2004-05-27 2009-08-19 揖斐电株式会社 多层印刷配线板
JP4824397B2 (ja) 2005-12-27 2011-11-30 イビデン株式会社 多層プリント配線板
US7462784B2 (en) 2006-05-02 2008-12-09 Ibiden Co., Ltd. Heat resistant substrate incorporated circuit wiring board

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5828848A (ja) * 1981-05-06 1983-02-19 アイ・テイ・テイ・インダストリ−ズ・インコ−ポレ−テツド 集積回路、半導体デバイスおよびコンポ−ネントの取付方法
JPH0547842A (ja) * 1991-08-21 1993-02-26 Hitachi Ltd 半導体装置
JP2001036253A (ja) * 1999-07-26 2001-02-09 Shinko Electric Ind Co Ltd 多層配線回路基板及びその製造方法
JP2001298272A (ja) * 2000-04-13 2001-10-26 Nec Corp プリント基板

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8276760B2 (en) 2006-11-30 2012-10-02 Palo Alto Research Center Incorporated Serpentine structures for continuous flow particle separations
US9862624B2 (en) 2007-11-07 2018-01-09 Palo Alto Research Center Incorporated Device and method for dynamic processing in water purification
US10052571B2 (en) 2007-11-07 2018-08-21 Palo Alto Research Center Incorporated Fluidic device and method for separation of neutrally buoyant particles

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KR100827266B1 (ko) 2008-05-07
CN1914966A (zh) 2007-02-14
US7262975B2 (en) 2007-08-28
US20110100700A1 (en) 2011-05-05

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