KR101767381B1 - 인쇄회로기판 및 이를 포함하는 반도체 패키지 - Google Patents

인쇄회로기판 및 이를 포함하는 반도체 패키지 Download PDF

Info

Publication number
KR101767381B1
KR101767381B1 KR1020100139485A KR20100139485A KR101767381B1 KR 101767381 B1 KR101767381 B1 KR 101767381B1 KR 1020100139485 A KR1020100139485 A KR 1020100139485A KR 20100139485 A KR20100139485 A KR 20100139485A KR 101767381 B1 KR101767381 B1 KR 101767381B1
Authority
KR
South Korea
Prior art keywords
core layer
circuit board
printed circuit
thermal expansion
sub
Prior art date
Application number
KR1020100139485A
Other languages
English (en)
Other versions
KR20120077510A (ko
Inventor
김현기
최대영
김미연
Original Assignee
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자 주식회사 filed Critical 삼성전자 주식회사
Priority to KR1020100139485A priority Critical patent/KR101767381B1/ko
Priority to US13/240,083 priority patent/US8525341B2/en
Publication of KR20120077510A publication Critical patent/KR20120077510A/ko
Application granted granted Critical
Publication of KR101767381B1 publication Critical patent/KR101767381B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4602—Manufacturing multilayer circuits characterized by a special circuit board as base or central core whereon additional circuit layers are built or additional circuit boards are laminated
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4602—Manufacturing multilayer circuits characterized by a special circuit board as base or central core whereon additional circuit layers are built or additional circuit boards are laminated
    • H05K3/4608—Manufacturing multilayer circuits characterized by a special circuit board as base or central core whereon additional circuit layers are built or additional circuit boards are laminated comprising an electrically conductive base or core
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/06—Thermal details
    • H05K2201/068—Thermal details wherein the coefficient of thermal expansion is important
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09009—Substrate related
    • H05K2201/09136—Means for correcting warpage

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

인쇄회로기판 및 이를 포함하는 반도체 패키지가 제공된다. 인쇄회로기판은 서로 다른 물질로 형성된 복수의 층이 적층된 구조를 포함하는 코어층; 상기 코어층 상부에 배치된 상부 배선층; 및 상기 코어층 하부에 배치된 하부 배선층을 포함한다.

Description

인쇄회로기판 및 이를 포함하는 반도체 패키지{Printed circuit board and semiconductor package comprising the same}
본 발명은 인쇄회로기판 및 이를 포함하는 반도체 패키지에 관한 것이다.
통상적으로 반도체 패키지 제조용 인쇄회로기판은 반도체 칩을 탑재하여 전자기기상의 마더기판에 고정되어, 반도체 칩과 마더기판 간의 전기적 신호를 매개해주는 기능을 하는 일종의 기판이다.
반도체 패키지 제조용 인쇄회로기판은 패키지 제조를 위한 여러공정을 거치게 됨에 따라 휨(warpage) 현상이 발생되는 문제점이 있다. 즉, 반도체 패키지의 여러 공정을 거치게 되면, 반도체 패키지에 휨 현상이 발생되는 경우가 있으며, 이 휨 현상은 반도체 칩과 몰딩수지 그리고 인쇄회로기판 등이 서로 다른 열팽창계수(CTE: Coefficient of Thermal Expansion)를 갖고 있기 때문에 발생하는 현상으로서, 인쇄회로기판이 휘어지는 동시에 반도체 패키지 자체가 휘어지는 현상을 말한다.
이러한 휨 현상은 반도체 패키지를 적층하거나 반도체 패키지를 마더 기판에 실장할 때 접합 불량을 유발하는 원인이 된다.
본 발명이 해결하고자 하는 과제는, 반도체 패키지의 휨 현상을 방지할 수 있는 인쇄회로기판을 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는, 상기 인쇄회로기판을 포함하는 반도체 패키지를 제공하는 것이다.
본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 인쇄회로기판의 일 태양은, 서로 다른 물질로 형성된 복수의 층이 적층된 구조를 포함하는 코어층; 상기 코어층 상부에 배치된 상부 배선층; 및 상기 코어층 하부에 배치된 하부 배선층을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 반도체 패키지의 일 태양은, 인쇄회로기판; 상기 인쇄회로기판 상에 실장된 반도체 칩; 및 상기 반도체 칩을 덮는 몰딩부를 포함하되, 상기 인쇄회로기판은, 서로 다른 물질로 형성된 복수의 층이 적층된 구조를 포함하는 코어층; 상기 코어층 상부에 배치된 상부 배선층; 및 상기 코어층 하부에 배치된 하부 배선층을 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 인쇄회로기판의 단면도이다.
도 2는 본 발명의 다른 실시예에 따른 인쇄회로기판의 단면도이다.
도 3a 및 도 3b는 도 1 및 도 2에 도시된 인쇄회로기판이 외부 온도에 따라 변형되는 현상을 설명하기 위한 도면이다.
도 4는 본 발명의 일 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 5는 본 발명의 다른 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 6은 본 발명의 또 다른 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 7은 본 발명의 또 다른 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 8은 본 발명의 또 다른 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 9a는 코어층이 단일층으로 구성된 인쇄회로기판을 이용하는 반도체 패키지의 단면도이다.
도 9b 및 도 9c는 코어층이 단일층으로 구성된 인쇄회로기판을 이용하는 반도체 패키지가 외부 온도에 따라 변형되는 현상을 설명하기 위한 도면이다.
도 10은 본 발명의 일 실시예에 따른 반도체 패키지가 적용되는 메모리 카드를 보여주는 개략도이다.
도 11은 본 발명의 일 실시예에 따른 반도체 패키지가 적용되는 전자 시스템을 보여주는 블록도이다.
도 12는 도 11의 전자 시스템이 모바일 폰에 적용되는 예를 도시한다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 따라서, 몇몇 실시예에서, 잘 알려진 공정 단계들, 잘 알려진 구조 및 잘 알려진 기술들은 본 발명이 모호하게 해석되는 것을 피하기 위하여 구체적으로 설명되지 않는다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 이용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 이용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 이용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 이용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 그리고, "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다. 또, 이하 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
다른 정의가 없다면, 본 명세서에서 이용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 이용될 수 있을 것이다. 또 일반적으로 이용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하 도 1을 참조하여, 본 발명의 일 실시예에 따른 인쇄회로기판(PCB: Printed Circuit Board)을 설명한다. 도 1은 본 발명의 일 실시예에 따른 인쇄회로기판의 단면도이다.
도 1을 참조하면, 인쇄회로기판(1)은 코어(core)층(10), 상부 배선층(20) 및 하부 배선층(30)을 포함할 수 있다.
코어층(10)은 서로 다른 물질로 형성된 복수의 층이 적층된 구조를 포함한다. 구체적으로, 코어층(10)은 열팽창계수(CTE: Coefficient of Thermal Expansion)가 서로 다른 물질로 형성된 복수의 층이 적층된 구조를 포함한다. 예를 들어, 코어층(10)은 적층된 제1 서브 코어층(11) 및 제2 서브 코어층(12)을 포함하며, 제1 서브 코어층(11)과 제2 서브 코어층(12)의 열팽창계수는 서로 다르다. 예를 들어, 제1 서브 코어층(11)과 제2 서브 코어층(12)의 열팽창계수는 1ppm/℃ 이상 차이가 날 수 있다. 제1 서브 코어층(11)과 제2 서브 코어층(12)의 열팽창계수는 1ppm/℃ 이상 차이가 나는 경우 인쇄회로기판(1)의 휨을 방지하기에 보다 효과적일 수 있다.
한편, 제1 서브 코어층(11) 및 제2 서브 코어층(12)은 동일한 두께를 가질 수 있다. 또는 제1 서브 코어층(11) 및 제2 서브 코어층(12)은 다른 두께를 가질 수도 있다. 예를 들어, 제1 서브 코어층(11) 및 제2 서브 코어층(12)의 두께는 1㎛ 이상 차이가 날 수도 있다.
제1 서브 코어층(11) 및 제2 서브 코어층(12)은 도전성 물질 또는 절연성 물질로 형성될 수 있다. 제1 서브 코어층(11) 및 제2 서브 코어층(12)이 모두 도전성 물질 또는 절연성 물질로 형성될 수 있다. 또는 제1 서브 코어층(11) 및 제2 서브 코어층(12) 중 어느 하나는 도전성 물질이며 나머지 하나는 절연성 물질로 형성될 수도 있다. 제1 서브 코어층(11) 및 제2 서브 코어층(12)으로 사용될 수 있는 절연성 물질로는 예를 들어 유리 섬유(glass fiber)를 들 수 있으며, 도전성 물질로는 구리(Cu) 또는 합금(alloy)을 들 수 있으며, 합금으로는 예를 들어, Ni(니켈), 구리(Cu), 은(Ag) 또는 철(Fe) 등에 다른 원소가 첨가된 것일 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
상부의 제1 서브 코어층(11)의 열팽창계수가 하부의 제2 서브 코어층(12)의 열팽창계수보다 작은 경우, 예를 들어, 제1 서브 코어층(11)은 열팽창계수가 약 10ppm/℃인 합금을 이용하여 형성되고, 제2 서브 코어층(12)은 열팽창계수가 약 17ppm/℃인 구리를 이용하여 형성될 수 있다. 또는 제1 서브 코어층(11)은 열팽창계수가 약 8ppm/℃인 유리 섬유를 이용하여 형성되고, 제2 서브 코어층(12)은 열팽창계수가 약 17ppm/℃인 구리 또는 열팽창계수가 약 10ppm/℃인 합금을 이용하여 형성될 수 있다.
코어층(10)의 상부에는 상부 배선층(20)이 형성될 수 있다. 상부 배선층(20)은 상부 절연층(21) 내에 형성된 상부 회로 패턴(22) 및 상부 회로 패턴(22)과 전기적으로 접속된 상부 연결 패드(23)를 포함할 수 있다. 상부 절연층(21)은 단일층 또는 다중층으로 형성될 수 있다. 상부 절연층(21)은 예를 들어, 프리프레그(Prepreg) 또는 액정 고분자(LCP: Liquid Crystal Polymer)로 이루어질 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
코어층(10)의 하부에는 하부 배선층(30)이 형성될 수 있다. 하부 배선층(30)도 상부 배선층(20)과 동일하게 하부 절연층(31) 내에 형성된 하부 회로 패턴(32) 및 하부 회로 패턴(32)과 전기적으로 접속된 하부 연결 패드(33)를 포함할 수 있다. 하부 절연층(31)은 단일층 또는 다중층으로 형성될 수 있으며, 예를 들어, 프리프레그 또는 액정 고분자로 이루어질 수 있으나, 본 발명이 이에 제한되는 것은 아니다. 한편, 상부 배선층(20) 및 하부 배선층(30)은 서로 동일한 소재로 형성될 수 있다.
도 2를 참조하여, 본 발명의 다른 실시예에 따른 인쇄회로기판을 설명한다. 도 2는 본 발명의 다른 실시예에 따른 인쇄회로기판의 단면도이다. 도 1과 실질적으로 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용하며, 해당 구성 요소에 대한 상세한 설명은 생략하기로 한다.
도 2를 참조하면, 인쇄회로기판(2)이 도 1에 도시된 인쇄회로기판(1)과 다른 점은 제1 서브 코어층(11) 상에 제2 서브 코어층(12)이 적층되며, 상부의 제2 서브 코어층(12)의 열팽창계수가 하부의 제1 서브 코어층(11)의 열팽창계수보다 크다는 것이다. 예를 들어, 제2 서브 코어층(12)은 열팽창계수가 약 17ppm/℃인 구리를 이용하여 형성되고, 제1 서브 코어층(11)은 열팽창계수가 약 10ppm/℃인 합금을 이용하여 형성될 수 있다. 또는 제2 서브 코어층(12)은 열팽창계수가 약 17ppm/℃인 구리 또는 열팽창계수가 약 10ppm/℃인 합금을 이용하여 형성되고, 제1 서브 코어층(11)은 열팽창계수가 약 8ppm/℃인 유리 섬유를 이용하여 형성될 수 있다.
도 3a 및 도 3b을 참조하여, 외부 온도에 따라 도 1 및 도 2에 도시된 인쇄회로기판이 변형되는 현상을 설명한다. 도 3a 및 도 3b는 도 1 및 도 2에 도시된 인쇄회로기판이 외부 온도에 따라 변형되는 현상을 설명하기 위한 도면이다.
도 1에 도시된 바와 같이 인쇄회로기판(1)이 평평한 상태일 때의 외부 온도를 제1 온도라고 할 때, 인쇄회로기판(1)이 제1 온도보다 높은 제2 온도인 상태에 놓인다고 하면, 하부의 제2 서브 코어층(12)의 열팽창계수가 제1 서브 코어층(11)의 열팽창계수보다 크므로 하부의 제2 서브 코어층(12)이 제1 서브 코어층(11)보다 더 많이 팽창할 것이다. 따라서 도 3a에 도시된 바와 같이 인쇄회로기판(1)은 아래로 볼록하게 휘어질 수 있다. 한편, 인쇄회로기판(1)이 제1 온도보다 낮은 제3 온도인 상태에 놓인다고 하면, 제2 서브 코어층(12)이 제1 서브 코어층(11)보다 더 많이 수축하여 도 3b에 도시된 바와 같이 인쇄회로기판(1)은 위로 볼록하게 휘어질 수 있다.
반면에, 도 2에 도시된 바와 같이 인쇄회로기판(2)이 평평한 상태일 때의 외부 온도를 제1 온도라고 할 때, 인쇄회로기판(2)이 제1 온도보다 높은 제2 온도인 상태에 놓인다고 하면, 상부의 제2 서브 코어층(12)의 열팽창계수가 제1 서브 코어층(11)의 열팽창계수보다 크므로 상부의 제2 서브 코어층(12)이 제1 서브 코어층(11)보다 더 많이 팽창할 것이다. 따라서 도 3b에 도시된 바와 같이 인쇄회로기판(2)은 위로 볼록하게 휘어질 수 있다. 한편, 인쇄회로기판(2)이 제1 온도보다 낮은 제3 온도인 상태에 놓인다고 하면, 제2 서브 코어층(12)이 제1 서브 코어층(11)보다 더 많이 수축하여 도 3a에 도시된 바와 같이 인쇄회로기판(2)은 아래로 볼록하게 휘어질 수 있다.
도 4를 참조하여, 본 발명의 인쇄회로기판을 이용하는 반도체 패키지의 일 실시예를 설명한다. 도 4는 본 발명의 일 실시예에 따른 반도체 패키지를 도시한 단면도이다. 도 1 내지 도 3과 실질적으로 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용하며, 해당 구성 요소에 대한 상세한 설명은 생략하기로 한다.
도 4를 참조하면, 반도체 패키지(300)는 인쇄회로기판(1) 상에 실장된 반도체 칩(330)을 포함한다. 반도체 칩(330)은 일면에 배치되는 집적 회로(미도시)를 포함할 수 있다. 집적 회로는 메모리 회로 또는 로직 회로를 포함할 수 있다. 예를 들어, 집적 회로는 랜덤 어세스 메모리(Random Access Memory; RAM), 비휘발성 메모리(Nonvolatile memory), 메모리 제어 회로, 어플리케이션 프로세서(Application processor) 회로, 파워 서플라이(Power supplier) 회로, 모뎀 또는 RF(Radio Frequency) 회로 중에서 적어도 하나를 포함할 수 있다.
반도체 칩(330)은 제1 접속 수단(310)을 통해 인쇄회로기판(1)에 실장될 수 있다. 제1 접속 수단(310)은 예를 들어, 도전성 범프(conductive bump), 도전성 스페이서(conductive spacer), 솔더 볼(solder ball), 핀 그리드 어레어(Pin Grid Array; PGA) 및 이들의 조합으로 이루어진 일군에서 선택된 하나를 포함할 수 있다.
반도체 칩(330)과 인쇄회로기판(1) 사이에 언더필(underfill)재(320)가 형성될 수 있다. 언더필재(320)는 제1 접속 수단(310) 또는 반도체 칩(330)을 외부의 습기 등으로부터 보호하고 반도체 칩(330)을 인쇄회로기판(1)에 고정시키는 역할을 할 수 있다. 언더필재(320)는 에폭시 수지로 형성될 수 있다.
반도체 패키지(300)는 반도체 칩(330)을 덮는 몰딩부(340)를 더 포함할 수 있다. 몰딩부(340)는 반도체 칩(330)을 외부의 습기 또는 충격으로부터 보호하는 역할을 할 수 있다. 몰딩부(340)는 예를 들어, 에폭시 몰딩 컴파운드(EMC, Epoxy Molding Compound)로 형성될 수 있다.
반도체 패키지(300)는 반도체 칩(330)이 실장되지 않는 인쇄회로기판(1)의 일면에 형성된 제2 접속 수단(350)을 더 포함할 수 있다. 반도체 패키지(300)는 제2 접속 수단(350)을 시스템 보드 등에 실장될 수 있다. 제2 접속 수단(350)은 예를 들어, 도전성 범프(conductive bump), 도전성 스페이서(conductive spacer), 솔더 볼(solder ball), 핀 그리드 어레어(Pin Grid Array; PGA) 및 이들의 조합으로 이루어진 일군에서 선택된 하나를 포함할 수 있다.
도 5를 참조하여, 본 발명의 인쇄회로기판을 이용하는 반도체 패키지의 다른 실시예를 설명한다. 도 5는 본 발명의 다른 실시예에 따른 반도체 패키지를 도시한 단면도이다. 도 1 내지 도 4와 실질적으로 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용하며, 해당 구성 요소에 대한 상세한 설명은 생략하기로 한다.
도 5를 참조하면, 반도체 패키지(301)가 도 4에 도시된 반도체 패키지(300)와 다른 점은 달리 도 1에 도시된 인쇄회로기판(1) 대신 도 2에 도시된 인쇄회로기판(2)을 이용한다는 것이다.
도 6을 참조하여, 본 발명의 인쇄회로기판을 이용하는 반도체 패키지의 또 다른 실시예를 설명한다. 도 6은 본 발명의 또 다른 실시예에 따른 반도체 패키지를 도시한 단면도이다. 도 1 내지 도 5와 실질적으로 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용하며, 해당 구성 요소에 대한 상세한 설명은 생략하기로 한다.
도 6을 참조하면, 반도체 패키지(302)가 도 4에 도시된 반도체 패키지(300)와 다른 점은 달리 몰딩부(도 4의 340)가 형성되지 않는 것이다.
도 7을 참조하여, 본 발명의 인쇄회로기판을 이용하는 반도체 패키지의 또 다른 실시예를 설명한다. 도 7은 본 발명의 또 다른 실시예에 따른 반도체 패키지를 도시한 단면도이다. 도 1 내지 도 6과 실질적으로 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용하며, 해당 구성 요소에 대한 상세한 설명은 생략하기로 한다.
도 7을 참조하면, 반도체 패키지(303)에서는 반도체 칩(330)이 접착제(350)를 통해 인쇄회로기판(1)의 일면 상에 실장되고, 와이어(360)를 통해 인쇄회로기판(1)의 상부 연결 패드(23)와 전기적으로 접속된다. 한편, 도 6 내지 도 7에서는 반도체 패키지(302, 303)가 도 1에 도시된 인쇄회로기판(1)을 이용하는 것을 도시하였지만, 도 2에 도시된 인쇄회로기판(2)을 이용할 수도 있다.
도 8을 참조하여, 본 발명의 인쇄회로기판을 이용하는 반도체 패키지의 또 다른 실시예를 설명한다. 도 8은 본 발명의 또 다른 실시예에 따른 반도체 패키지를 도시한 단면도이다. 도 1 내지 도 7과 실질적으로 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용하며, 해당 구성 요소에 대한 상세한 설명은 생략하기로 한다.
도 8을 참조하면, 반도체 패키지(500)는 패키지 온 패키지(POP; Package On Package) 형태이다. 반도체 패키지(500)는 하부 패키지(501) 및 하부 패키지(501) 상에 적층된 상부 패키지(502)를 포함한다. 하부 패키지(501) 및 상부 패키지(502)는 도 1 또는 도 2에 도시된 인쇄회로기판(1, 2)을 포함할 수 있으며, 도 4 내지 도 7에 도시된 반도체 패키지(300, 301, 302, 303) 중 어느 하나를 이용할 수 있다. 도 8은 설명의 편의상 하부 패키지(501)로는 도 4에 도시된 반도체 패키지(300)를 이용하고, 상부 패키지(502)로는 도 7에 도시된 반도체 패키지(303)를 이용하는 것을 도시한다.
반도체 패키지(500)는 하부 패키지(501)와 상부 패키지(502)를 접합시켜 주기 위한 조인트 부재(550)를 더 포함할 수 있다. 조인트 부재(550)는 하부 패키지(501)의 인쇄회로기판(1) 및 상부 패키지(502)의 인쇄회로기판(1)을 전기적으로 연결시켜 준다.
한편, 도 8에서는 하부 패키지(501) 및 상부 패키지(502)가 동일하게 도 1에 도시된 인쇄회로기판(1)을 포함하는 것을 도시하였으나, 하부 패키지(501) 및 상부 패키지(502) 중 어느 하나는 도 1에 도시된 인쇄회로기판(1)을 포함하고, 나머지 하나는 도 2에 도시된 인쇄회로기판(2)을 포함할 수도 있다.
도 9a 내지 도 9c를 참조하여, 코어층이 단일층으로 구성된 인쇄회로기판을 이용하는 반도체 패키지가 외부 온도에 따라 변형되는 현상을 설명한다. 도 9a는 코어층이 단일층으로 구성된 인쇄회로기판을 이용하는 반도체 패키지의 단면도이다. 도 9b 및 도 9c는 코어층이 단일층으로 구성된 인쇄회로기판을 이용하는 반도체 패키지가 외부 온도에 따라 변형되는 현상을 설명하기 위한 도면이다.
도 9a를 참조하면, 반도체 패키지(200)는 인쇄회로기판(100), 인쇄회로기판(100) 상에 실장된 반도체 칩(150), 접속 수단(140), 언더필재(160), 및 몰딩부(170)를 포함할 수 있다. 인쇄회로기판(100)은 코어층(110), 상부 배선층(120) 및 하부 배선층(130)을 포함할 수 있다. 코어층(110)은 본 발명의 실시예들과 달리 단일층으로 구성된다. 상부 배선층(120) 및 하부 배선층(130)은 서로 동일한 소재로 형성될 수 있다.
도 9a에 도시된 바와 같이 인쇄회로기판(100)이 평평한 상태일 때의 외부 온도를 제1 온도라고 할 때, 인쇄회로기판(100)이 제1 온도보다 높은 제2 온도나 제1 온도보다 낮은 제3 온도인 상태에 놓인다고 하더라도, 인쇄회로기판(100)의 중심을 기준으로 상부 및 하부에서 동일한 정도로 수축 또는 팽창하여 인쇄회로기판(100)의 중심에 대하여 휨의 방향이 서로 동일한 크기로 반대되는 방향으로 적용될 것이므로 인쇄회로기판(100)은 평평한 상태를 계속 유지한다.
도 9a에 도시된 바와 같이 반도체 패키지(200)가 평평한 상태일 때의 외부 온도를 제1 온도라고 할 때, 반도체 패키지(200)가 제1 온도보다 높은 제2 온도인 상태에 놓인 경우를 설명한다. 만일 반도체 칩(150) 및 몰딩부(170)의 열팽창계수가 인쇄회로기판(100)의 열팽창계수보다 작다면 인쇄회로기판(100)이 반도체 칩(150) 및 몰딩부(170)보다 더 많이 팽창할 것이므로, 도 9b에 도시된 바와 같이 반도체 패키지(200)는 아래로 볼록하게 휘어질 수 있다. 만일, 반도체 칩(150) 및 몰딩부(170)의 열팽창계수가 인쇄회로기판(100)의 열팽창계수보다 크다면 반도체 칩(150) 및 몰딩부(170)가 인쇄회로기판(100)보다 더 많이 팽창할 것이므로, 도 9c에 도시된 바와 같이 반도체 패키지(200)는 위로 볼록하게 휘어질 수 있다.
한편, 도 9a에 도시된 바와 같이 반도체 패키지(200)가 평평한 상태일 때의 외부 온도를 제1 온도라고 할 때, 반도체 패키지(200)가 제1 온도보다 낮은 제3 온도인 상태에 놓인 경우를 설명한다. 만일 반도체 칩(150) 및 몰딩부(170)의 열팽창계수가 인쇄회로기판(100)의 열팽창계수보다 작다면 인쇄회로기판(100)이 반도체 칩(150) 및 몰딩부(170)보다 더 많이 수축할 것이므로, 도 9c에 도시된 바와 같이 반도체 패키지(200)는 위로 볼록하게 휘어질 수 있다. 만일, 반도체 칩(150) 및 몰딩부(170)의 열팽창계수가 인쇄회로기판(100)의 열팽창계수보다 크다면 반도체 칩(150) 및 몰딩부(170)가 인쇄회로기판(100)보다 더 많이 수축할 것이므로, 도 9b에 도시된 바와 같이 반도체 패키지(200)는 아래로 볼록하게 휘어질 수 있다.
따라서 코어층(110)이 단일층으로 구성되어 외부 온도 변화와 무관하게 평평한 상태를 유지하는 인쇄회로기판(100)을 이용하는 반도체 패키지(200)는 외부 온도 변화에 따라서 휨 현상이 발생한다.
도 3a 내지 도 3b 및 도 4를 참조하여, 코어층이 열팽창계수가 서로 다른 층이 적층되어 구성된 본 발명의 일 실시예에 따른 인쇄회로기판을 이용하는 반도체 패키지가 외부 온도에 영향을 받는 현상을 설명한다.
도 4에 도시된 바와 같이 반도체 패키지(300)가 평평한 상태일 때의 외부 온도를 제1 온도라고 할 때, 반도체 패키지(300)가 제1 온도보다 높은 제2 온도인 상태에 놓인 경우를 설명한다. 만일 반도체 칩(330) 및 몰딩부(340)의 열팽창계수가 인쇄회로기판(1)의 열팽창계수보다 작다면 인쇄회로기판(1)이 반도체 칩(330) 및 몰딩부(340)보다 더 많이 팽창할 것이므로, 반도체 패키지(300)는 아래로 볼룩하게 휘어지려는 힘을 받을 것이다. 그러나 이 경우 도 3b에 도시된 바와 같이 제1 온도보다 높은 제2 온도에서 인쇄회로기판(1) 자체가 위로 볼록하게 휘어지려는 힘을 받는 인쇄회로기판(1)을 사용한다면 인쇄회로기판(1) 자체에서 발생하는 위로 볼록하게 휘어지려는 힘이 반도체 패키지(300)가 아래로 볼록하게 휘어지려는 힘을 상쇄시켜 반도체 패키지(300) 전체는 도 4에 도시된 바와 같이 평평한 상태를 유지할 수 있다.
또한, 만일 반도체 칩(330) 및 몰딩부(340)의 열팽창계수가 인쇄회로기판(1)의 열팽창계수보다 크다면 반도체 칩(330) 및 몰딩부(340)가 인쇄회로기판(1)보다 더 많이 팽창할 것이므로, 반도체 패키지(300)는 위로 볼룩하게 휘어지려는 힘을 받을 것이다. 그러나 이 경우 도 3a에 도시된 바와 같이 제1 온도보다 높은 제2 온도에서 인쇄회로기판(1) 자체가 아래로 볼록하게 휘어지려는 힘을 받는 인쇄회로기판(1)을 사용한다면 인쇄회로기판(1) 자체에서 발생하는 아래로 볼록하게 휘어지려는 힘이 반도체 패키지(300)가 위로 볼록하게 휘어지려는 힘을 상쇄시켜 반도체 패키지(300) 전체는 도 4에 도시된 바와 같이 평평한 상태를 유지할 수 있다.
한편, 도 4에 도시된 바와 같이 반도체 패키지(300)가 평평한 상태일 때의 외부 온도를 제1 온도라고 할 때, 반도체 패키지(300)가 제1 온도보다 낮은 제3 온도인 상태에 놓인 경우를 설명한다. 만일 반도체 칩(330) 및 몰딩부(340)의 열팽창계수가 인쇄회로기판(1)의 열팽창계수보다 작다면 인쇄회로기판(1)이 반도체 칩(330) 및 몰딩부(340)보다 더 많이 수축할 것이므로, 반도체 패키지(300)는 위로 볼룩하게 휘어지려는 힘을 받을 것이다. 그러나 이 경우 도 3a에 도시된 바와 같이 제1 온도보다 낮은 제3 온도에서 인쇄회로기판(1) 자체가 아래로 볼록하게 휘어지려는 힘을 받는 인쇄회로기판(1)을 사용한다면 인쇄회로기판(1) 자체에서 발생하는 아래로 볼록하게 휘어지려는 힘이 반도체 패키지(300)가 위로 볼록하게 휘어지려는 힘을 상쇄시켜 반도체 패키지(300) 전체는 도 4에 도시된 바와 같이 평평한 상태를 유지할 수 있다.
또한, 만일 반도체 칩(330) 및 몰딩부(340)의 열팽창계수가 인쇄회로기판(1)의 열팽창계수보다 크다면 반도체 칩(330) 및 몰딩부(340)가 인쇄회로기판(1)보다 더 많이 수축 팽창할 것이므로, 반도체 패키지(300)는 아래로 볼룩하게 휘어지려는 힘을 받을 것이다. 그러나 이 경우 도 3b에 도시된 바와 같이 제1 온도보다 낮은 제2 온도에서 인쇄회로기판(1) 자체가 위로 볼록하게 휘어지려는 힘을 받는 인쇄회로기판(1)을 사용한다면 인쇄회로기판(1) 자체에서 발생하는 위로 볼록하게 휘어지려는 힘이 반도체 패키지(300)가 아래로 볼록하게 휘어지려는 힘을 상쇄시켜 반도체 패키지(300) 전체는 도 4에 도시된 바와 같이 평평한 상태를 유지할 수 있다.
도 10은 본 발명의 일 실시예에 따른 반도체 패키지가 적용되는 메모리 카드를 보여주는 개략도이다. 도 10을 참조하면, 메모리 카드(800)는 하우징(810) 내에 제어기(820)와 메모리(830)를 포함할 수 있다. 제어기(820)와 메모리(830)는 전기적인 신호를 교환할 수 있다. 예를 들어, 제어기(820)의 명령에 따라서, 메모리(830)와 제어기(820)는 데이터를 주고받을 수 있다. 이에 따라, 메모리 카드(800)는 메모리(830)에 데이터를 저장하거나 또는 메모리(830)로부터 데이터를 외부로 출력할 수 있다.
제어기(820) 또는 메모리(830)는 본 발명의 실시예들에 따른 반도체 패키지 중 적어도 하나를 포함할 수 있다. 예를 들어, 제어기(820)는 시스템 인 패키지를 포함하고, 메모리(830)은 멀티 칩 패키지를 포함할 수 있다. 또는 제어기(820) 및/또는 메모리(830)가 스택 패키지로 제공될 수 있다. 이러한 메모리 카드(800)는 다양한 휴대용 기기의 데이터 저장 매체로 이용될 수 있다. 예를 들어, 카드(800)는 멀티미디어 카드(multi media card; MMC) 또는 보안 디지털(secure digital; SD) 카드를 포함할 수 있다.
도 11은 본 발명의 일 실시예에 따른 반도체 패키지가 적용되는 전자 시스템을 보여주는 블록도이다. 도 11을 참조하면, 전자 시스템(900)은 본 발명의 실시예들에 따른 반도체 패키지를 적어도 하나 포함할 수 있다. 전자 시스템(900)은 모바일 기기나 컴퓨터 등을 포함할 수 있다. 예를 들어, 전자 시스템(900)은 메모리 시스템(912), 프로세서(914), 램(916), 및 유저인터페이스(918)를 포함할 수 있고, 이들은 버스(Bus, 920)를 이용하여 서로 데이터 통신을 할 수 있다. 프로세서(914)는 프로그램을 실행하고 전자 시스템(900)을 제어하는 역할을 할 수 있다. 램(916)은 프로세서(914)의 동작 메모리로서 사용될 수 있다. 예를 들어, 프로세서(914) 및 램(916)은 각각 본 발명의 실시예들에 따른 반도체 패키지를 포함할 수 있다. 또는 프로세서(914)와 램(916)이 하나의 패키지에 포함될 수 있다. 유저 인터페이스(918)는 전자 시스템(900)에 데이터를 입력 또는 출력하는데 이용될 수 있다. 메모리 시스템(912)은 프로세서(914)의 동작을 위한 코드, 프로세서(914)에 의해 처리된 데이터 또는 외부에서 입력된 데이터를 저장할 수 있다. 메모리 시스템(912)은 제어기 및 메모리를 포함할 수 있으며, 도 10의 메모리 카드(800)와 실질적으로 동일하게 구성될 수 있다.
전자 시스템(900)은 다양한 전자기기들의 전자 제어 장치에 적용될 수 있다. 도 12는 전자 시스템(도 11의 900)이 모바일 폰(1000)에 적용되는 예를 도시한다. 그 밖에, 전자 시스템(도 11의 900)은 휴대용 노트북, MP3 플레이어, 네비게이션(Navigation), 고상 디스크(Solid state disk; SSD), 자동차 또는 가전제품(Household appliances)에 적용될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 코어층 20: 상부 배선층
30: 하부 배선층 330: 반도체 칩
340: 몰딩부

Claims (10)

  1. 제1 열팽창계수를 갖는 제1 물질로 형성된 제1 서브 코어층과, 상기 제1 열팽창계수와 다른 제2 열팽창계수를 갖는 제2 물질로 형성되고 상기 제1 서브 코어층 상에 제2 서브 코어층이 적층된 구조를 포함하는 코어층;
    상기 제2 서브 코어층의 상부에 배치되고, 상기 코어층의 상면으로부터 연장되고, 상부 절연층 내에 형성된 상부 회로 패턴을 포함하는 상부 배선층; 및
    상기 제1 서브 코어층의 하부에 배치되고, 상기 코어층의 하면으로부터 연장되고, 하부 절연층 내에 형성된 하부 회로 패턴을 포함하는 하부 배선층을 포함하고,
    상기 상부 배선층의 하면은, 상기 코어층의 상면과 인접하고
    상기 하부 배선층의 상면은, 상기 코어층의 하면과 인접하는 인쇄회로기판.
  2. 삭제
  3. 제 1항에 있어서,
    상기 제1 서브 코어층 및 상기 제2 서브 코어층은 도전성 물질 또는 절연성 물질을 포함하는 인쇄회로기판.
  4. 제 3항에 있어서,
    상기 제1 서브 코어층 및 상기 제2 서브 코어층 중 어느 하나는 합금을 포함하며, 나머지 하나는 구리를 포함하는 인쇄회로기판.
  5. 제 3항에 있어서,
    상기 제1 서브 코어층 및 상기 제2 서브 코어층 중 어느 하나는 합금 또는 구리를 포함하며, 나머지 하나는 유리 섬유를 포함하는 인쇄회로기판.
  6. 인쇄회로기판;
    상기 인쇄회로기판 상에 실장된 반도체 칩; 및
    상기 반도체 칩을 덮는 몰딩부를 포함하되,
    상기 인쇄회로기판은,
    제1 열팽창계수를 갖는 제1 물질로 형성된 제1 서브 코어층과, 상기 제1 열팽창계수와 다른 제2 열팽창계수를 갖는 제2 물질로 형성되고 상기 제1 서브 코어층과 상기 몰딩부 사이에 배치되는 제2 서브 코어층을 포함하는 코어층;
    상기 코어층과 상기 반도체 칩 사이에 배치되고, 상기 코어층의 상면으로부터 연장되고, 상부 절연층 내에 형성된 상부 회로 패턴을 포함하는 상부 배선층; 및
    상기 코어층 하부에 배치되고, 상기 코어층의 하면으로부터 연장되고, 하부 절연층 내에 형성된 하부 회로 패턴을 포함하는 하부 배선층을 포함하고,
    상기 제1 열팽창계수는, 상기 몰딩부의 열팽창계수와 상기 제2 열팽창계수의 사이의 값을 갖는 반도체 패키지.
  7. 삭제
  8. 제 6항에 있어서,
    상기 제1 서브 코어층 및 상기 제2 서브 코어층은 도전성 물질 또는 절연성 물질을 포함하는 반도체 패키지.
  9. 제 8항에 있어서,
    상기 반도체 칩의 열팽창계수 및 상기 몰딩부의 상기 열팽창계수가 상기 인쇄회로기판의 열팽창 계수보다 작으며,
    상기 제2 열팽창계수는 상기 제1 열팽창계수보다 큰 반도체 패키지.
  10. 제 8항에 있어서,
    상기 반도체 칩의 열팽창계수 및 상기 몰딩부의 상기 열팽창계수가 상기 인쇄회로기판의 열팽창 계수보다 크며,
    상기 제1 열팽창계수는 상기 제2 열팽창계수보다 큰 반도체 패키지.
KR1020100139485A 2010-12-30 2010-12-30 인쇄회로기판 및 이를 포함하는 반도체 패키지 KR101767381B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020100139485A KR101767381B1 (ko) 2010-12-30 2010-12-30 인쇄회로기판 및 이를 포함하는 반도체 패키지
US13/240,083 US8525341B2 (en) 2010-12-30 2011-09-22 Printed circuit board having different sub-core layers and semicondutor package comprising the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020100139485A KR101767381B1 (ko) 2010-12-30 2010-12-30 인쇄회로기판 및 이를 포함하는 반도체 패키지

Publications (2)

Publication Number Publication Date
KR20120077510A KR20120077510A (ko) 2012-07-10
KR101767381B1 true KR101767381B1 (ko) 2017-08-11

Family

ID=46380050

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100139485A KR101767381B1 (ko) 2010-12-30 2010-12-30 인쇄회로기판 및 이를 포함하는 반도체 패키지

Country Status (2)

Country Link
US (1) US8525341B2 (ko)
KR (1) KR101767381B1 (ko)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9281269B2 (en) * 2012-11-20 2016-03-08 Texas Instruments Incorporated Integrated circuit package and method of manufacture
JP2014168007A (ja) * 2013-02-28 2014-09-11 Kyocer Slc Technologies Corp 配線基板およびその製造方法
US9059054B1 (en) * 2014-01-09 2015-06-16 Nvidia Corporation Integrated circuit package having improved coplanarity
US9560749B2 (en) 2014-03-17 2017-01-31 Apple Inc. Electronic devices having stress concentrators for printed circuit boards
EP3142433A4 (en) 2014-05-08 2017-04-26 Fujitsu Limited Wireless communication system, terminal, base station and processing method
KR101650938B1 (ko) 2014-09-25 2016-08-24 코닝정밀소재 주식회사 집적회로 패키지용 기판
DE102015100868B4 (de) * 2015-01-21 2021-06-17 Infineon Technologies Ag Integrierte Schaltung und Verfahren zum Herstellen einer integrierten Schaltung
EP3275014B1 (en) 2015-03-27 2020-12-09 Hewlett-Packard Development Company, L.P. Circuit package
KR101795480B1 (ko) * 2015-04-06 2017-11-10 코닝정밀소재 주식회사 집적회로 패키지용 기판
KR102494332B1 (ko) * 2015-07-15 2023-02-02 삼성전기주식회사 전자소자 패키지
US10438864B2 (en) 2015-08-21 2019-10-08 Hewlett-Packard Development Company, L.P. Circuit packages comprising epoxy mold compounds and methods of compression molding
US10559512B2 (en) 2015-11-16 2020-02-11 Hewlett-Packard Development Company, L.P. Circuit package
CN117438381A (zh) * 2017-03-31 2024-01-23 株式会社力森诺科 密封膜、电子部件装置的制造方法及电子部件装置
US10879144B2 (en) * 2018-08-14 2020-12-29 Texas Instruments Incorporated Semiconductor package with multilayer mold
US11569156B2 (en) 2019-10-27 2023-01-31 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device, electronic device including the same, and manufacturing method thereof

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080011507A1 (en) * 2006-07-14 2008-01-17 Vasoya Kalu K Build-up printed wiring board substrate having a core layer that is part of a circuit
JP2009252916A (ja) * 2008-04-04 2009-10-29 Nec Electronics Corp 多層配線基板、半導体パッケージ、および半導体パッケージの製造方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4504975B2 (ja) * 2004-04-28 2010-07-14 イビデン株式会社 多層プリント配線板
KR100975904B1 (ko) * 2005-06-27 2010-08-16 가부시키가이샤 아드반테스트 콘택터, 그 콘택터를 구비한 콘택트 스트럭처, 프로브카드, 시험 장치, 콘택트 스트럭처 제조방법, 및 콘택트스트럭처 제조장치
TW200803686A (en) * 2006-03-28 2008-01-01 Matsushita Electric Ind Co Ltd Multilayer wiring board and its manufacturing method
US20100232127A1 (en) * 2006-09-04 2010-09-16 Nec Electronics Corporation Wiring board composite body, semiconductor device, and method for manufacturing the wiring board composite body and the semiconductor device
KR101464008B1 (ko) * 2006-12-05 2014-11-20 스미또모 베이크라이트 가부시키가이샤 반도체 패키지, 코어층 재료, 빌드업층 재료 및 시일링 수지 조성물
KR100968278B1 (ko) * 2008-03-28 2010-07-06 삼성전기주식회사 절연시트 및 그 제조방법과 이를 이용한 인쇄회로기판 및그 제조방법
KR20100134017A (ko) * 2008-03-31 2010-12-22 스미토모 베이클리트 컴퍼니 리미티드 다층 회로 기판, 절연 시트 및 다층 회로 기판을 이용한 반도체 패키지
US20090288293A1 (en) 2008-05-21 2009-11-26 Samsung Electro-Mechanics Co., Ltd. Metal core package substrate and method for manufacturing the same
JP2010199318A (ja) * 2009-02-25 2010-09-09 Kyocera Corp 配線基板及びそれを備えた実装構造体
US8946563B2 (en) * 2009-10-01 2015-02-03 Panasonic Intellectual Property Management Co., Ltd. Module with exposed parts of copper foil and process for production thereof
TW201132246A (en) * 2010-03-09 2011-09-16 Nan Ya Printed Circuit Board Side packaged type printed circuit board
JP2012134456A (ja) * 2010-11-29 2012-07-12 Kyocera Corp 配線基板およびその実装構造体
US8772646B2 (en) * 2011-03-29 2014-07-08 Ibiden Co., Ltd. Printed wiring board and method for manufacturing printed wiring board

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080011507A1 (en) * 2006-07-14 2008-01-17 Vasoya Kalu K Build-up printed wiring board substrate having a core layer that is part of a circuit
JP2009252916A (ja) * 2008-04-04 2009-10-29 Nec Electronics Corp 多層配線基板、半導体パッケージ、および半導体パッケージの製造方法

Also Published As

Publication number Publication date
US20120168951A1 (en) 2012-07-05
KR20120077510A (ko) 2012-07-10
US8525341B2 (en) 2013-09-03

Similar Documents

Publication Publication Date Title
KR101767381B1 (ko) 인쇄회로기판 및 이를 포함하는 반도체 패키지
KR101686553B1 (ko) 반도체 패키지 및 패키지 온 패키지
US20150022985A1 (en) Device-embedded package substrate and semiconductor package including the same
JP5840479B2 (ja) 半導体装置およびその製造方法
KR101583354B1 (ko) 반도체 소자 패키지의 형성방법
KR20150014568A (ko) 반도체 패키지
KR20130117109A (ko) 반도체 패키지 및 그 제조 방법
KR20090033605A (ko) 적층형 반도체 패키지, 그 형성방법 및 이를 구비하는전자장치
JP2009278064A (ja) 半導体装置とその製造方法
KR20100112446A (ko) 적층형 반도체 패키지 및 그 제조 방법
US20130087927A1 (en) Multimedia providing service
KR102062108B1 (ko) 반도체 패키지 및 이의 제조 방법
US8836102B2 (en) Multilayered semiconductor device, printed circuit board, and method of manufacturing multilayered semiconductor device
KR20130022821A (ko) 스택 패키지 및 그의 제조 방법
KR102493463B1 (ko) 인쇄회로기판, 이를 가지는 반도체 패키지, 및 인쇄회로기판의 제조 방법
US9620492B2 (en) Package-on-package type stack package and method for manufacturing the same
US8304876B2 (en) Semiconductor package and method for manufacturing the same
KR101959395B1 (ko) 반도체 장치 및 그 제조 방법
KR102432860B1 (ko) 반도체 패키지
US8426956B2 (en) Semiconductor package structure having plural packages in a stacked arrangement
KR101965127B1 (ko) 반도체 패키지 및 그 제조 방법
KR101391081B1 (ko) 플립칩 반도체 패키지 및 그 제조방법
US8828795B2 (en) Method of fabricating semiconductor package having substrate with solder ball connections
KR100882516B1 (ko) 적층형 패키지 및 이의 제조 방법
JP2006278863A (ja) 半導体装置及びその製造方法並びに半導体モジュール

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant