KR20100134017A

KR20100134017A - 다층 회로 기판, 절연 시트 및 다층 회로 기판을 이용한 반도체 패키지

Info

Publication number: KR20100134017A
Application number: KR1020107022590A
Authority: KR
Inventors: 히로노리 마루야마; 히토시 가와구치; 히로유키 다나카
Original assignee: 스미토모 베이클리트 컴퍼니 리미티드
Priority date: 2008-03-31
Filing date: 2009-03-25
Publication date: 2010-12-22
Also published as: MY152730A; JP5771987B2; CN101983425B; CN101983425A; US20110024172A1; TWI477220B; WO2009122680A1; TW200950632A; US8604352B2; JPWO2009122680A1

Abstract

다층 회로 기판의 휨에 의해 반도체 칩 실장 수율의 저하나 반도체 패키지 신뢰성의 저하가 일어나지만, 본 발명에 의한 층간 절연층 (6)을 이용한 다층 회로 기판 (1)에 의하면 층간 절연층 (6)이 완충재가 되어, 다층 회로 기판 (1) 전체의 휨을 억제할 수 있다. 층간 절연층 (6)을 이용한 다층 회로 기판 (1)은 도체 회로층 (11)과 층간 절연층 (6)을 교대로 갖는 다층 회로 기판 (1)에 이용하는 층간 절연층 (6)이 제1 절연층과 제1 절연층보다도 탄성률이 높은 제2 절연층을 포함하는 것을 특징으로 한다.

Description

다층 회로 기판, 절연 시트 및 다층 회로 기판을 이용한 반도체 패키지{MULTILAYER CIRCUIT BOARD, INSULATING SHEET, AND SEMICONDUCTOR PACKAGE USING MULTILAYER CIRCUIT BOARD}

본 발명은 다층 회로 기판, 절연 시트 및 다층 회로 기판을 이용한 반도체 패키지에 관한 것이다.

근래 전자기기의 고기능화 및 경박단소화(輕薄短小化)의 요구에 수반하여, 전자 부품의 고밀도 집적화, 나아가서는 고밀도 실장화가 진행되어 오고 있으며, 이들 전자기기에 사용되는 반도체 패키지는 종래보다 소형화가 진행되어 오고 있다.

종래와 같은 리드 프레임을 사용한 형태의 반도체 패키지에서는 소형화에 한계가 있기 때문에 최근에는 회로 기판상에 반도체 칩을 실장한 볼 그리드 어레이(BGA), 칩 스케일 패키지(CSP)와 같은 에리어 실장형 반도체 패키지 방식이 제안되고 있다. 이들 반도체 패키지에 있어서, BGA에 탑재되는 반도체 칩을 회로 기판에 접속하는 방식에는 와이어본딩 방식이나 TAB(Tape Automated Bonding) 방식, 나아가서는 플립 칩(FC) 방식 등이 알려져 있지만, 최근에는 반도체 패키지의 소형화에 유리한 플립 칩 접속 방식을 이용한 BGA나 CSP의 구조가 활발히 제안되고 있다.

여기서, 플립 칩 접속 방식의 실장은 와이어본딩 접속 방식에 비해 실장 면적을 작게 할 수 있는 이점이 있다고 여겨지고 있다. 또 플립 칩 실장은 회로 배선이 짧기 때문에 전기적 특성이 양호하다는 특징도 있다. 플립 칩 실장은 소형, 박형에 대한 요구가 강한 휴대 기기의 회로나, 전기적 특성이 중시되는 고주파 회로 등에 우수한 접속 방식이다.

플립 칩 실장에 있어서, 반도체 칩을 접속하는 인터포저(다층 회로 기판)로는 일반적으로 코어층과 도체 회로층과 절연층을 갖는 것이 사용되고 있다. 이 다층 회로 기판은 추가적인 고밀도 실장에 대한 대응, 또 동작 주파수의 고속화에 대한 요망에 부응하기 위하여, 코어층의 두께를 얇게 하거나 코어층을 설치하지 않고 수지 등에 배선 패턴을 형성한 적층체를 인터포저로서 이용하는 코어레스(coreless) 구조를 채용하거나 함으로써, 인터포저 전체의 두께를 얇게 하고, 층간 접속 길이를 짧게 하여 높은 주파수에 대응시킨 박형의 빌드업 인터포저가 제안되고 있다(예를 들면 특허 문헌 1 참조.)

플립 칩 실장한 반도체 패키지는 반도체 칩, 회로 기판 및 금속 범프 등의 접합부의 신뢰성을 확보하기 위해 통상 반도체 칩 및 회로 기판의 틈에 보강용 수지 조성물(언더필)을 충전한다. 언더필 재료로는 종래 에폭시 수지를 비롯한 열경화성 수지가 널리 이용되어 왔다.

이 반도체 패키지는 실리콘 칩의 능동면을 회로 기판측을 향해 도전성 재료를 통하여 회로 기판에 전기적으로 접속하고, 실리콘 칩과 회로 기판의 틈을 열경화성 수지 조성물로 충전 경화한 반도체 패키지이다. 또 이 열경화성 수지 조성물은 열경화성 수지와 화학 결합하는 탄소 원자수 10 이상 30 이하의 직쇄상 지방족 탄화수소 화합물을 갖는다. 높은 온도 사이클 신뢰성을 가지면서, 낮은 온도, 작은 전단력으로, 또 실리콘 칩이나 회로 기판을 손상하는 일 없이 실리콘 칩을 떼어낼 수 있는 것이다(예를 들면 특허 문헌 2 참조.)

또 다층 프린트 배선판에 이용되는 층간 절연층으로서 특허 문헌 3 및 4에 기재된 것이 있다. 특허 문헌 3에는 1매의 프리프레그를 통하여 구리박을 겹친 것이 기재되어 있다. 또 특허 문헌 4에는 프리프레그를 겹치고, 그 양측에 구리박을 배치하여 적층한 것이 기재되어 있다. 즉, 배선에 끼워진 층간 절연층은 동일한 재료로 이루어진 수지층으로 형성되어 있다.

특허 문헌 1: 일본 특개 2006-24842호 공보 특허 문헌 2: 일본 특개 평11-233571호 공보 특허 문헌 3: 일본 특개 2007-59838호 공보 특허 문헌 4: 일본 특개 2008-37881호 공보

그렇지만, 상기 문헌에 기재된 종래 기술은 이하의 점에서 개선의 여지를 가지고 있었다.

반도체 칩 실장 전의 다층 회로 기판에 있어서, 일반적으로 도체 회로층과 절연 수지층의 선팽창 계수가 상이하여, 반도체 칩 탑재측과 그 반대측에서는 상이한 도체 회로를 가지고 있다. 도체 회로가 상이하다고 하는 것은 도체 회로와 절연 수지간 구속 정도가 상이하게 되어, 구속이 낮은 쪽이 도체 회로와 수지간의 선팽창 계수의 차이에 의해 보다 크게 변동하게 된다. 그 결과, 표리면에서의 변동의 차이가 생겨 회로 기판 전체가 휘어져 나타나면, 반도체 칩 실장 수율이 매우 나빠져, 반도체 패키지 신뢰성을 저하시키는 요인도 된다.

즉, 종래 기술에서는 도체 회로에 끼워진 층간 절연층과 도체 회로간의 선팽창 계수의 차이에 의해 휨이 생기고 있었다. 또 그 휨 방향도 회로 기판마다 볼록 방향 또는 오목 방향 중 어느 하나의 방향으로 정해지는 경향이 있었다.

또한 반도체 칩을 실장하면 반도체 칩과 다층 회로 기판 사이의 선팽창 계수의 차이에 의해 다층 회로 기판 전체에 휨이 생긴다고 하는 문제가 있었다. 따라서, 동일한 다층 회로 기판을 이용하여도 실장되는 반도체 칩의 종류에 의해 휨 방향이 변화한다는 문제가 있었다.

본 발명은 상기 사정을 감안하여 이루어진 것으로, 종래 기술에서의 과제를 해소하는 것을 목적으로 하고, 특히 다층 회로 기판의 회로층 사이의 절연 수지층이 탄성률이 상이한 복수의 절연 수지층으로 구성된 다층 회로 기판을 적용했을 경우에, 탄성률이 낮은 절연 수지층이 완충재가 되어, 회로층간 내에서의 휨을 억제할 수 있다. 이것에 의해 다층 회로 기판 전체의 휨을 억제하는 것이 가능해진다. 또 실장되는 반도체 칩의 종류에 의해 다층 회로 기판의 휨 방향이 변화하는 경우여도, 탄성률이 낮은 절연 수지층은 어느 방향의 휨에 대해서도 완충재가 되기 때문에 다층 회로 기판 전체의 휨을 억제할 수 있다. 그 때문에 반도체 칩의 종류에 상관없이 다층 회로 기판을 이용할 수 있다.

본 발명은 반도체 칩 실장 수율의 향상이나 반도체 패키지 신뢰성의 향상이 가능해진 다층 회로 기판, 절연 시트 및 반도체 패키지를 제공하는 것을 목적으로 한다.

상기 목적은 하기의 본 발명에 의해 달성된다.

[1] 도체 회로층과 층간 절연층이 교대로 적층된 다층 회로 기판으로서,

상기 층간 절연층이 제1 절연층과 상기 제1 절연층보다도 탄성률이 높은 제2 절연층을 포함하는 것을 특징으로 하는 다층 회로 기판.

[2] [1]에 기재된 다층 회로 기판에 있어서,

상기 층간 절연층이 복수이고,

상기 층간 절연층의 탄성률이 서로 동일한 것을 특징으로 하는 다층 회로 기판.

[3] [2]에 기재된 다층 회로 기판에 있어서,

상기 층간 절연층의 적층 구성이 동일한 것을 특징으로 하는 다층 회로 기판.

[4] [3]에 기재된 다층 회로 기판에 있어서,

상기 층간 절연층이 제1 절연층, 제2 절연층 및 제1 절연층의 순서로 적층되어 이루어지는 것을 특징으로 하는 다층 회로 기판.

[5] [1]에 기재된 다층 회로 기판에 있어서,

상기 층간 절연층이 복수이고,

상기 층간 절연층의 적층 구성이 상기 제1 절연층, 상기 제2 절연층 및 상기 제1 절연층의 순서로 적층되어 이루어지는 제1 층간 절연층과,

상기 층간 절연층의 적층 구성이 상기 제2 절연층으로 이루어진 제2 층간 절연층을 포함하는 것을 특징으로 하는 다층 회로 기판.

[6] [1] 내지 [5] 중 어느 하나에 기재된 다층 회로 기판에 있어서,

상기 층간 절연층이 시아네이트 수지를 포함하는 수지 조성물로 구성되어 이루어지는 것을 특징으로 하는 다층 회로 기판.

[7] [6]에 기재된 다층 회로 기판에 있어서,

상기 시아네이트 수지가 노볼락형 시아네이트 수지인 것을 특징으로 하는 다층 회로 기판.

[8] [1] 내지 [6] 중 어느 하나에 기재된 다층 회로 기판에 있어서,

상기 다층 회로 기판은 코어층을 추가로 포함하고,

상기 층간 절연층이 상기 코어층의 상하에 적층되며,

상기 코어층을 사이에 두고, 선대칭의 위치에 있는 상기 층간 절연층의 적층 구성이 서로 동일한 것을 특징으로 하는 다층 회로 기판.

[9] [1] 내지 [7] 중 어느 하나에 기재된 다층 회로 기판에 있어서,

상기 제1 절연층의 탄성률을 (Ea), 상기 제2 절연층의 탄성률을 (Eb)로 했을 때,

(Eb/Ea)>3 인 것을 특징으로 하는 다층 회로 기판.

[10] [1] 내지 [7] 중 어느 하나에 기재된 다층 회로 기판에 있어서,

주파수 10Hz에서의 동적 점탄성 측정에 의한 상기 제2 절연층의 탄성률을 (Eb)로 했을 때,

(Eb)≥4GPa인 것을 특징으로 하는 다층 회로 기판.

[11] [1] 내지 [8] 중 어느 하나에 기재된 다층 회로 기판에 있어서,

주파수 10Hz에서의 동적 점탄성 측정에 의한 상기 제1 절연층의 탄성률을 (Ea)로 했을 때,

(Ea)≤2GPa인 것을 특징으로 하는 다층 회로 기판.

[12] 도체 회로층과 층간 절연층이 교대로 적층된 다층 회로 기판에 이용되는 상기 층간 절연층을 구성하는 절연 시트로서, 상기 층간 절연층이 제1 절연층과 상기 제1 절연층보다도 탄성률이 높은 제2 절연층을 포함하는 것을 특징으로 하는 절연 시트.

[13] [12]에 기재된 절연 시트에 있어서,

상기 층간 절연층이 상기 제1 절연층, 상기 제2 절연층 및 상기 제1 절연층의 순서로 적층되어 이루어지는 것을 특징으로 하는 절연 시트.

[14] [12] 또는 [13]에 기재된 절연 시트에 있어서,

상기 층간 절연층이 시아네이트 수지를 포함하는 수지 조성물로 구성되어 이루어지는 것을 특징으로 하는 절연 시트.

[15] [14]에 기재된 절연 시트에 있어서,

상기 시아네이트 수지가 노볼락형 시아네이트 수지인 것을 특징으로 하는 절연 시트.

[16] [12] 내지 [14] 중 어느 하나에 기재된 절연 시트에 있어서,

(Eb/Ea)>3 인 것을 특징으로 하는 절연 시트.

[17] [12] 내지 [16] 중 어느 하나에 기재된 절연 시트에 있어서,

(Eb)≥4GPa인 것을 특징으로 하는 절연 시트.

[18] [12] 내지 [17] 중 어느 하나에 기재된 절연 시트에 있어서,

(Ea)≤2GPa인 것을 특징으로 하는 절연 시트.

[19] [1] 내지 [11] 중 어느 하나에 기재된 다층 회로 기판을 이용한 것을 특징으로 하는 반도체 패키지.

본 발명에 관련된 다층 회로 기판, 절연 시트 및 다층 회로 기판을 이용한 반도체 패키지는 층간 절연층이 제1 절연층과 상기 제1 절연층보다도 탄성률이 높은 제2 절연층을 포함함으로써 다층 회로 기판 전체의 휨을 억제하는 것이 가능해져, 반도체 칩 실장 수율의 향상이나 반도체 패키지 신뢰성의 향상이 가능해진다.

상술한 목적 및 그 외의 목적, 특징 및 이점은 이하에 기술하는 바람직한 실시형태 및 그에 부수하는 이하의 도면에 의해 더욱 분명해진다.
도 1은 본 발명의 반도체 패키지 구조의 일례를 나타내는 대략적인 단면 모식도이다.
도 2는 본 발명의 반도체 패키지 구조의 일부분에서의 절연층을 자세하게 나타내는 단면도이다.

이하, 본 발명에 관련된 구조의 실시형태에 대해서 도면을 참조하면서 자세하게 설명한다. 그러나, 본 발명은 이들 다층 회로 기판 (1)으로 한정되는 것은 아니다.

<다층 회로 기판 (1)에 대해서>

도 1에 있어서, 다층 회로 기판 (1)은 도체 회로층 (11)과 층간 절연층 (6)을 교대로 갖는 다층 회로 기판 (1)으로서, 코어층 (5)에 층간 절연층 (6)과 도체 회로층 (11)을 빌드업하여 제작한 다층 회로 기판 (1)이다. 절연층과 도체 회로층을 갖는 코어층 (5)에 스루홀 (7)을 갖고, 그 코어층 (5)의 상하에 층간 절연층 (6)과 도체 회로층 (11)을 빌드업하며, 도전부인 비아를 갖는 다층 회로 기판 (1)이다.

또 본 발명에 있어서, 도체 회로층 (11)과 층간 절연층 (6)이 교대로 적층된 다층 회로 기판 (1)에 이용되는 층간 절연층 (6)은 절연 시트에 의해 구성되는 것이다.

또한 본 실시형태에 있어서, 제1 절연층의 탄성률을 (Ea), 제2 절연층의 탄성률을 (Eb)로 하고, 탄성률은 주파수 10Hz에서의 동적 점탄성 측정에 의해 구해지는 것으로 한다.

층간 절연층 (6)의 특성으로는 탄성률이 상이한 제1 절연층과 제2 절연층으로 구성되어 있다. 제1 절연층과 제2 절연층의 탄성률의 관계에 대해서, 제1 절연층의 탄성률이 제2 절연층의 탄성률보다 낮은 것이 바람직하다. 탄성률이 상이한 복수의 절연층을 이용함으로써 다층 회로 기판 (1) 전체의 휨을 억제하는 것이 가능해진다.

또한 제1 절연층과 제2 절연층에서의 탄성률의 관계가 (Eb/Ea)>3인 것이 바람직하다. 이것에 의해 층간 절연층 (6)의 제1 절연층이 완충재가 되어 다층 회로 기판 (1) 전체의 휨을 억제할 수 있다.

또 제1 절연층의 탄성률 (Ea)는 (Ea)≤2GPa, 보다 바람직하게는 (Ea)≤1GPa이다. 이것에 의해 보다 효과적으로 다층 회로 기판 (1) 전체의 휨을 완화하는 완충재가 된다. 한편, 제2 절연층의 탄성률 (Eb)는 (Eb)≥4GPa, 보다 바람직하게는 (Eb)≥5GPa이다. 이것에 의해 휨을 더욱 억제할 수 있다.

또 제2 절연층의 경화물의 유리 전이 온도는 170℃ 이상이며, 유리 전이 온도 이하의 면내 방향의 선팽창 계수가 40ppm/℃ 이하이다. 여기서, 면내 방향의 선팽창 계수는 예를 들면 TMA 장치(TA인스트루먼트사제)를 이용하여, 10℃/분으로 승온하여 평가할 수 있다. 제2 절연층의 경화물의 선팽창 계수가 40ppm/℃보다 크면 통상 회로에 이용되는 구리의 선팽창 계수(17~18ppm/℃)에 비해 2배 이상 커져, 휨을 크게 하는 요인이 된다. 바람직하게는 유리 전이 온도 이하의 선팽창 계수가 10~35ppm/℃, 보다 바람직하게는 15~30ppm/℃이다.

특히, 다층 회로 기판 (1)의 두께가 0.5mm 이하로 얇은 경우에, 제1 절연층에 의해 선팽창 계수의 차이에 의한 뒤틀림의 완화가 일어나, 반도체 패키지 제조시의 핸들링성이나 가공성이 향상된다.

층간 절연층 (6)의 두께는 10~60㎛이고, 바람직하게는 20~50㎛이다. 그 중에 제1 절연층의 두께는 3~20㎛, 제2 절연층의 두께는 10~50㎛가 바람직하다.

도체 회로층 (11)은 도전성 금속이면 특별히 한정되는 것은 아니지만, 바람직하게는 구리 혹은 구리 합금으로 구성되어 있고 필요한 회로 형상으로 패터닝되어 있다. 코어층 (5)의 도체 회로층은 주로 구리박 부착 코어재를 서브트랙티브법(subtractive process)에 의해 층간 절연층 (6) 위에 형성되는 도체 회로층 (11)은 주로 세미 애디티브법(semi-additive process)이나 풀 애디티브법(full additive process)에 의해 패터닝 형성된다.

코어층 (5)의 두께는 바람직하게는 500㎛ 이하이며, 보다 바람직하게는 50㎛~400㎛이다. 다층 회로 기판 (1)은 코어층 (5)과 예를 들면 2~10층의 도체 회로층 (11) 및 층간 절연층 (6)을 포함하고 있다. 바람직하게는 2~6층의 도체 회로층 (11) 및 층간 절연층 (6)을 포함하고 있다.

상기 다층 회로 기판 (1)의 외층 표면에는 도체의 보호, 절연성 유지 등의 목적으로 솔더레지스트 등의 내열성 코팅층을 설치하고 있어도 된다.

<코어층 (5)에 대해서>

다층 회로 기판 (1)에 있어서, 코어층 (5)의 절연층에 이용되는 재료는 적절한 강도를 가지고 있으면 되고, 특별히 한정하는 것은 아니지만, 예를 들면 에폭시 수지, 페놀 수지, 시아네이트 수지, 트리아진 수지, 비스말레이미드 수지, 폴리이미드 수지, 폴리아미드이미드 수지, 벤조시클로부텐 수지 중 적어도 1종 또는 복수종의 수지 조성물을 섬유 기재(예를 들면 유리 섬유 시트 등)에 함침시켜 반경화시켜서 이루어지는 판 모양의 재료(이른바 프리프레그)를 매우 적합하게 이용할 수 있다. 특히 시아네이트 수지와 페놀 수지와 에폭시 수지와 무기 충전재를 포함하는 수지 조성물을 섬유 기재(예를 들면 유리 섬유 시트 등)에 함침시켜 반경화시켜서 이루어지는 판 모양의 재료(이른바 프리프레그)를 매우 적합하게 이용할 수 있다.

<층간 절연층 (6)에 대해서>

다층 회로 기판 (1)에 있어서, 층간 절연층 (6)의 제1 절연층 및 제2 절연층에 이용되는 재료는 상술한 제1 절연층 및 제2 절연층의 경화물의 유리 전이 온도, 탄성률 및 선팽창 계수의 조건을 만족시키고, 적절한 강도를 가지고 있으면 되고, 특별히 한정하는 것은 아니지만, 열경화성 수지를 포함하는 수지 조성물로 구성되어 있는 것이 바람직하다. 이것에 의해 층간 절연층 (6)의 내열성을 향상시킬 수 있다. 또 층간 절연층 (6)의 제2 절연층에 이용하는 수지 조성물은 유리 섬유 시트를 비롯한 섬유 기재에 함침시켜도 되고, 수지 조성물을 그대로 경화시켜도 된다. 여기서, 수지 조성물을 섬유 기재에 함침시키는 방법으로는 특별히 한정되지 않는다. 또 캐리어 기재 부착 층간 절연층 (6)은 상기 수지 조성물로 구성되는 층간 절연층 (6)을 캐리어 기재에 형성해서 이루어지는 것이다.

상기 열경화성 수지로는 예를 들면 에폭시 수지, 페놀 수지, 시아네이트 수지, 트리아진 수지, 비스말레이미드 수지, 폴리이미드 수지, 폴리아미드이미드 수지, 벤조시클로부텐 수지, 벤조옥사진환을 갖는 수지, 우레아(요소) 수지, 멜라민 수지 등의 트리아진환을 갖는 수지, 불포화 폴리에스테르 수지, 폴리우레탄 수지, 디알릴 프탈레이트 수지, 실리콘 수지 등을 들 수 있다.

이들 중 1 종류를 단독으로 이용할 수도 있고, 상이한 중량 평균 분자량을 갖는 2 종류 이상을 병용하거나 1 종류 또는 2 종류 이상과 그들의 프리폴리머를 병용하거나 할 수도 있다.

상기 열경화성 수지로는 바람직하게는 에폭시 수지, 페놀 수지, 시아네이트 수지, 트리아진 수지, 비스말레이미드 수지, 폴리이미드 수지, 폴리아미드이미드 수지, 벤조시클로부텐 수지, 벤조옥사진환을 갖는 수지 중 적어도 1종 또는 복수종을 포함하는 것이다.

상기 에폭시 수지로는 비스페놀 A 에폭시 수지, 비스페놀 F 에폭시 수지, 비스페놀 E형 에폭시 수지, 비스페놀 S형 에폭시 수지, 비스페놀 Z형 에폭시 수지, 비스페놀 P형 에폭시 수지, 비스페놀 M형 에폭시 수지 등의 비스페놀형 에폭시 수지, 페놀 노볼락형 에폭시 수지, 크레졸 노볼락 에폭시 수지 등의 노볼락형 에폭시 수지, 비페닐형 에폭시 수지, 비페닐 아랄킬형 에폭시 수지, 아릴 알킬렌형 에폭시 수지, 나프탈렌형 에폭시 수지, 안트라센형 에폭시 수지, 페녹시형 에폭시 수지, 디시클로펜타디엔형 에폭시 수지, 노르보넨형 에폭시 수지, 아다만탄형 에폭시 수지, 플루오렌형 에폭시 수지 등의 에폭시 수지 등을 들 수 있다.

상기 페놀 수지로는 예를 들면 페놀 노볼락 수지, 크레졸 노볼락 수지, 비스페놀 A 노볼락 수지 등의 노볼락형 페놀 수지, 미변성 레졸페놀 수지, 동유(桐油), 아마인유, 호두유 등에서 변성한 유(油) 변성 레졸페놀 수지 등의 레졸형 페놀 수지 등의 페놀 수지 등을 들 수 있다.

또 이들 중에서도, 특히 시아네이트 수지(시아네이트 수지의 프리폴리머를 포함한다)가 바람직하다. 이것에 의해 층간 절연층 (6)의 선팽창 계수를 작게 할 수 있다. 또한 층간 절연층 (6)의 전기 특성(저유전율, 저유전 정접), 기계 강도 등도 뛰어나다.

상기 시아네이트 수지는 예를 들면 할로겐화 시안 화합물과 페놀류를 반응시키고, 필요에 따라서 가열 등의 방법으로 프리폴리머화함으로써 얻을 수 있다. 구체적으로는 노볼락형 시아네이트 수지, 비스페놀 A형 시아네이트 수지, 비스페놀 E형 시아네이트 수지, 테트라메틸 비스페놀 F형 시아네이트 수지 등의 비스페놀형 시아네이트 수지 등을 들 수 있다. 이들 중에서도 노볼락형 시아네이트 수지가 바람직하다. 이것에 의해 가교 밀도 증가에 의한 내열성 향상과 수지 조성물 등의 난연성을 향상시킬 수 있다. 노볼락형 시아네이트 수지는 경화 반응 후에 트리아진환을 형성하기 때문이다. 또한 노볼락형 시아네이트 수지는 그 구조상 벤젠환의 비율이 높고, 탄화하기 쉽기 때문이라고 생각된다.

상기 노볼락형 시아네이트 수지로는 예를 들면 식 (1)로 나타내는 것을 사용할 수 있다.

상기 식 (1)로 나타내는 노볼락형 시아네이트 수지의 평균 반복 단위 n은 특별히 한정되지 않지만, 1~10이 바람직하고, 특히 2~7이 바람직하다. 평균 반복 단위 n이 상기 하한값 미만이면 노볼락형 시아네이트 수지는 결정화되기 쉬워져, 범용 용매에 대한 용해성이 비교적 저하하기 때문에 취급이 곤란해지는 경우가 있다. 또 평균 반복 단위 n이 상기 상한값을 초과하면 용융 점도가 너무 높아져서 층간 절연층 (6)의 성형성이 저하하는 경우가 있다.

상기 시아네이트 수지의 중량 평균 분자량은 특별히 한정되지 않지만, 중량 평균 분자량 500~4,500이 바람직하고, 특히 600~3,000이 바람직하다. 중량 평균 분자량이 상기 하한값 미만이면 층간 절연층 (6)의 경화물의 기계적 강도가 저하하는 경우가 있고, 또한 층간 절연층 (6)을 제작했을 경우에 점착성(tackiness)이 생겨 수지의 전사가 생기거나 하는 경우가 있다. 또 중량 평균 분자량이 상기 상한값을 초과하면 경화 반응이 빨라져, 기판(특히 회로 기판)으로 했을 경우에 성형 불량이 생기거나 층간 필 강도가 저하하거나 하는 경우가 있다.

상기 시아네이트 수지 등의 중량 평균 분자량은 예를 들면 GPC(겔 침투 크로마토그래피, 표준 물질:폴리스티렌 환산)로 측정할 수 있다.

또 특별히 한정되지 않지만, 상기 시아네이트 수지는 그 유도체도 포함하여 1 종류를 단독으로 이용할 수도 있고, 상이한 중량 평균 분자량을 갖는 2 종류 이상을 병용하거나 1 종류 또는 2 종류 이상과 그들의 프리폴리머를 병용하거나 할 수도 있다.

상기 열경화성 수지의 함유량은 특별히 한정되지 않지만, 상기 수지 조성물 전체의 5~50 중량%가 바람직하고, 특히 10~40 중량%가 바람직하다. 함유량이 상기 하한값 미만이면 층간 절연층 (6)을 형성하는 것이 곤란해지는 경우가 있고, 상기 상한값을 초과하면 층간 절연층 (6)의 강도가 저하하는 경우가 있다.

상기 열경화성 수지로서 시아네이트 수지(특히 노볼락형 시아네이트 수지)를 이용하는 경우에는 에폭시 수지(실질적으로 할로겐 원자를 포함하지 않는다)를 병용하는 것이 바람직하다.

상기 에폭시 수지로는 예를 들면 비스페놀 A 에폭시 수지, 비스페놀 F 에폭시 수지, 비스페놀 E형 에폭시 수지, 비스페놀 S형 에폭시 수지, 비스페놀 Z형 에폭시 수지, 비스페놀 P형 에폭시 수지, 비스페놀 M형 에폭시 수지 등의 비스페놀형 에폭시 수지, 페놀 노볼락형 에폭시 수지, 크레졸 노볼락 에폭시 수지 등의 노볼락형 에폭시 수지, 비페닐형 에폭시 수지, 크실릴렌형 에폭시 수지, 비페닐 아랄킬형 에폭시 수지 등의 아릴 알킬렌형 에폭시 수지, 나프탈렌형 에폭시 수지, 안트라센형 에폭시 수지, 페녹시형 에폭시 수지, 디시클로펜타디엔형 에폭시 수지, 노르보넨형 에폭시 수지, 아다만탄형 에폭시 수지, 플루오렌형 에폭시 수지 등을 들 수 있다.

상기 에폭시 수지로서 이들 중 1 종류를 단독으로 이용할 수도 있고, 상이한 중량 평균 분자량을 갖는 2 종류 이상을 병용하거나 1 종류 또는 2 종류 이상과 그들의 프리폴리머를 병용하거나 할 수도 있다.

이들 에폭시 수지 중에서도 특히 아릴 알킬렌형 에폭시 수지가 바람직하다. 이것에 의해 흡습 땜납 내열성 및 난연성을 향상시킬 수 있다.

상기 아릴 알킬렌형 에폭시 수지란, 반복 단위 중에 하나 이상의 아릴 알킬렌기를 갖는 에폭시 수지를 말한다. 예를 들면 크실릴렌형 에폭시 수지, 비페닐 디메틸렌형 에폭시 수지 등을 들 수 있다. 이들 중에서도 비페닐 디메틸렌형 에폭시 수지가 바람직하다. 비페닐 디메틸렌형 에폭시 수지는 예를 들면 식 (2)로 나타낼 수 있다.

상기 식 (2)로 나타내는 비페닐 디메틸렌형 에폭시 수지의 평균 반복 단위 n은 특별히 한정되지 않지만, 1~10이 바람직하고, 특히 2~5가 바람직하다. 평균 반복 단위 n이 상기 하한값 미만이면 비페닐 디메틸렌형 에폭시 수지는 결정화되기 쉬워져, 범용 용매에 대한 용해성이 비교적 저하하기 때문에 취급이 곤란해지는 경우가 있다.

또 평균 반복 단위 n이 상기 상한값을 초과하면 수지의 유동성이 저하하여, 성형 불량 등의 원인이 되는 경우가 있다. 평균 반복 단위 n의 수를 상기 범위내로 함으로써 이들 특성의 밸런스가 뛰어난 것으로 할 수 있다.

상기 에폭시 수지의 함유량은 특별히 한정되지 않지만, 수지 조성물 전체의1~55 중량%가 바람직하고, 특히 5~40 중량%가 바람직하다. 함유량이 상기 하한값 미만이면 시아네이트 수지의 반응성이 저하하거나 얻을 수 있는 제품의 내습성이 저하하거나 하는 경우가 있고, 상기 상한값을 초과하면 저선팽창성, 내열성이 저하하는 경우가 있다.

상기 에폭시 수지의 중량 평균 분자량은 특별히 한정되지 않지만, 중량 평균 분자량 500~20,000이 바람직하고, 특히 800~15,000이 바람직하다. 중량 평균 분자량이 상기 하한값 미만이면 층간 절연층 (6)의 표면에 점착성이 발생하는 경우가 있고, 상기 상한값을 초과하면 땜납 내열성이 저하하는 경우가 있다. 중량 평균 분자량을 상기 범위내로 함으로써 이들 특성의 밸런스가 뛰어난 것으로 할 수 있다.

상기 에폭시 수지의 중량 평균 분자량은 예를 들면 GPC로 측정할 수 있다.

상기 수지 조성물은 제막성 수지를 함유하는 것이 바람직하다. 이것에 의해 캐리어 기재 부착 층간 절연층 (6)을 제조할 때의 제막성이나 핸들링성을 더욱 향상시킬 수 있다. 상기 제막성 수지로는 예를 들면 페녹시계 수지, 비스페놀 F계 수지, 올레핀계 수지 등을 들 수 있다.

상기 제막성 수지로서 이들 중의 유도체도 포함하여 1 종류를 단독으로 이용할 수도 있고, 상이한 중량 평균 분자량을 갖는 2 종류 이상을 병용하거나 1 종류 또는 2 종류 이상과 그들의 프리폴리머를 병용하거나 할 수도 있다. 이들 중에서도, 페녹시계 수지가 바람직하다. 이것에 의해 내열성 및 난연성을 향상시킬 수 있다.

상기 페녹시 수지로서, 특별히 한정은 되지 않지만 예를 들면 비스페놀 A 골격을 갖는 페녹시 수지, 비스페놀 F 골격을 갖는 페녹시 수지, 비스페놀 S 골격을 갖는 페녹시 수지, 비스페놀 M 골격을 갖는 페녹시 수지, 비스페놀 P 골격을 갖는 페녹시 수지, 비스페놀 Z 골격을 갖는 페녹시 수지 등 비스페놀 골격을 갖는 페녹시 수지, 노볼락 골격을 갖는 페녹시 수지, 안트라센 골격을 갖는 페녹시 수지, 플루오렌 골격을 갖는 페녹시 수지, 디시클로펜타디엔 골격을 갖는 페녹시 수지, 노르보넨 골격을 갖는 페녹시 수지, 나프탈렌 골격을 갖는 페녹시 수지, 비페닐 골격을 갖는 페녹시 수지, 아다만탄 골격을 갖는 페녹시 수지 등을 들 수 있다.

또 상기 페녹시 수지로서, 이들 중의 골격을 복수 종류 갖는 구조를 이용할 수도 있고, 각각의 골격의 비율이 상이한 페녹시 수지를 이용할 수 있다. 또한 상이한 골격의 페녹시 수지를 복수 종류 이용할 수도 있고, 상이한 중량 평균 분자량을 갖는 페녹시 수지를 복수 종류 이용하거나 그들의 프리폴리머를 병용하거나 할 수도 있다.

이들 중에서도, 비페닐 골격과 비스페놀 S 골격을 갖는 페녹시 수지를 이용할 수 있다. 이것에 의해 비페닐 골격이 갖는 강직성에 의해 유리 전이 온도를 높게 할 수 있는 동시에, 비스페놀 S 골격에 의해 다층 회로 기판 (1)을 제조할 때의 도금 금속의 부착성을 향상시킬 수 있다.

또 비스페놀 A 골격과 비스페놀 F 골격을 갖는 페녹시 수지를 이용할 수 있다. 이것에 의해 다층 회로 기판 (1)의 제조시에 내층 회로 기판에 대한 밀착성을 향상시킬 수 있다. 또한 상기 비페닐 골격과 비스페놀 S 골격을 갖는 페녹시 수지와 비스페놀 A 골격과 비스페놀 F 골격을 갖는 페녹시 수지를 병용해도 된다.

상기 제막성 수지의 분자량으로는 특별히 한정되지 않지만, 중량 평균 분자량이 1,000~100,000인 것이 바람직하다. 더욱 바람직하게는 10,000~60,000이다.

제막성 수지의 중량 평균 분자량이 상기 하한값 미만이면, 제막성을 향상시키는 효과가 충분하지 않은 경우가 있다. 한편, 상기 상한값을 초과하면, 제막성 수지의 용해성이 저하하는 경우가 있다. 제막성 수지의 중량 평균 분자량을 상기 범위내로 함으로써 이들 특성의 밸런스가 뛰어난 것으로 할 수 있다.

제막성 수지의 함유량으로는 특별히 한정되지 않지만, 수지 조성물 전체의1~40 중량%인 것이 바람직하다. 더욱 바람직하게는 5~30 중량%이다. 제막성 수지의 함유량이 상기 하한값 미만이면, 제막성을 향상시키는 효과가 충분하지 않은 경우가 있다. 한편, 상기 상한값을 초과하면, 상대적으로 시아네이트 수지의 함유량이 적어지기 때문에 저선팽창성을 부여하는 효과가 저하하는 경우가 있다. 제막성 수지의 함유량을 상기 범위내로 함으로써 이들 특성의 밸런스가 뛰어난 것으로 할 수 있다.

층간 절연층 (6)에 이용되는 상기 열경화성 수지 및 제막성 수지는 모두 실질적으로 할로겐 원자를 포함하지 않는 것이 바람직하다. 이것에 의해 할로겐 화합물을 이용하는 일 없이 난연성을 부여할 수 있다. 여기서, 실질적으로 할로겐 원자를 포함하지 않는다는 것은 예를 들면 에폭시 수지 또는 페녹시 수지 중 할로겐 원자의 함유량이 0.15 중량% 이하(JPCA-ES01-2003)인 것을 말한다.

상기 수지 조성물에는 필요에 따라서 경화촉진제를 이용해도 된다. 상기 경화촉진제로는 공지의 물질을 이용할 수 있다. 예를 들면 이미다졸 화합물, 나프텐산아연, 나프텐산코발트, 옥틸산주석, 옥틸산코발트, 비스아세틸아세토네이토코발트(II), 트리스아세틸아세토네이토코발트(III) 등의 유기 금속염, 트리에틸 아민, 트리부틸 아민, 디아자비시클로[2,2,2]옥탄 등의 3급 아민류, 페놀, 비스페놀 A, 노닐 페놀 등의 페놀 화합물, 아세트산, 벤조산, 살리실산, 파라톨루엔술폰산 등의 유기산 등 또는 이의 혼합물을 들 수 있다. 경화촉진제로서 이들 중의 유도체도 포함하여 1 종류를 단독으로 이용할 수도 있고, 이들 유도체도 포함하여 2 종류 이상을 병용하거나 할 수도 있다.

이들 경화촉진제 중에서도 특히 이미다졸 화합물이 바람직하다. 이것에 의해 흡습 땜납 내열성을 향상시킬 수 있다. 그리고, 상기 이미다졸 화합물은 특별히 한정되지 않지만, 상기 시아네이트 수지, 에폭시 수지, 제막성 수지 성분과의 상용성을 갖는 것이 바람직하다.

여기서, 상기 시아네이트 수지, 에폭시 수지, 제막성 수지 성분과의 상용성을 갖는다는 것은 이미다졸 화합물을 상기 시아네이트 수지, 에폭시 수지, 제막성 수지 성분과 혼합, 혹은 이미다졸 화합물을 상기 시아네이트 수지, 에폭시 수지, 제막성 수지 성분과 유기용제와 함께 혼합했을 경우에, 실질적으로 분자 레벨까지 용해, 또는 그에 가까운 상태까지 분산할 수 있는 바와 같은 성상을 가리키는 것이다.

층간 절연층 (6)의 수지 조성물로 이용되는 상기 이미다졸 화합물로는 예를 들면 1-벤질-2-메틸 이미다졸, 1-벤질-2-페닐 이미다졸, 2-페닐-4-메틸 이미다졸, 2-에틸-4-메틸 이미다졸, 2,4-디아미노-6-[2'-메틸이미다졸릴-(1')]-에틸-s-트리아진, 2,4-디아미노-6-(2'-운데실이미다졸릴)-에틸-s-트리아진, 2,4-디아미노-6-[2'-에틸-4-메틸이미다졸릴-(1')]-에틸-s-트리아진, 2-페닐-4,5-디히드록시메틸 이미다졸, 2-페닐-4-메틸-5-히드록시메틸 이미다졸 등을 들 수 있다.

이들 중에서도 1-벤질-2-메틸 이미다졸, 1-벤질-2-페닐 이미다졸 및 2-에틸-4-메틸 이미다졸로부터 선택되는 이미다졸 화합물인 것이 바람직하다. 이들 이미다졸 화합물은 특별히 뛰어난 상용성을 가짐으로써, 균일성이 높은 경화물을 얻을 수 있는 동시에 미세하고 균일한 거칠기화 면을 형성할 수 있으므로, 미세한 도체 회로를 용이하게 형성할 수 있는 동시에, 다층 회로 기판 (1)에 높은 내열성을 발현시킬 수 있다. 이와 같은 이미다졸 화합물을 이용함으로써 시아네이트 수지나 에폭시 수지의 반응을 효과적으로 촉진시킬 수 있고, 또 이미다졸 화합물의 배합량을 적게 해도 동등한 특성을 부여할 수 있다.

또한 이와 같은 이미다졸 화합물을 이용한 수지 조성물은 수지 성분 사이에 미소한 매트릭스 단위로부터 높은 균일성으로 경화시킬 수 있다. 이것에 의해 다층 회로 기판 (1)에 형성된 층간 절연층 (6)의 절연성, 내열성을 높일 수 있다.

상기 이미다졸 화합물의 함유량으로는 특별히 한정되지 않지만, 상기 시아네이트 수지와 에폭시 수지의 합계에 대해서, 0.01~5 중량%가 바람직하고, 특히 0.05~3중량%가 바람직하다. 이것에 의해 특히 내열성을 향상시킬 수 있다.

또 상기 수지 조성물은 무기 충전재를 포함하는 것이 바람직하다. 이것에 의해 저선팽창성 및 난연성의 향상을 도모할 수 있다. 또 상기 시아네이트 수지 및/또는 그 프리폴리머(특히 노볼락형 시아네이트 수지)와 무기 충전재의 조합에 의해 탄성률을 향상시킬 수 있다.

상기 무기 충전재로는 예를 들면 탈크, 소성 클레이, 미소성 클레이, 마이카, 유리 등의 규산염, 산화 티탄, 알루미나, 실리카, 용융 실리카 등의 산화물, 탄산칼슘, 탄산마그네슘, 하이드로탈사이트 등의 탄산염, 수산화 알루미늄, 수산화 마그네슘, 수산화 칼슘 등의 수산화물, 황산바륨, 황산칼슘, 아황산칼슘 등의 황산염 또는 아황산염, 붕산아연, 메타붕산바륨, 붕산알루미늄, 붕산칼슘, 붕산나트륨 등의 붕산염, 질화 알루미늄, 질화 붕소, 질화 규소, 질화 탄소 등의 질화물, 티탄산스트론튬, 티탄산바륨 등의 티탄산염 등을 들 수 있다. 무기 충전재로서 이들 중 1 종류를 단독으로 이용할 수도 있고, 2 종류 이상을 병용하거나 할 수도 있다. 이들 중에서도 특히 실리카가 바람직하고, 용융 실리카(특히 구상 용융 실리카)가 저선팽창성이 뛰어난 점에서 바람직하다. 그 형상은 파쇄상, 구상이 있지만, 섬유 기재에 대한 함침성을 확보하기 위해서 수지 조성물의 용융 점도를 낮추려면 구상 실리카를 사용하는 등 그 목적에 맞춘 사용 방법이 채용된다.

상기 무기 충전재의 평균 입자 지름으로는 특별히 한정되지 않지만, 0.01~5㎛인 것이 바람직하다. 더욱 바람직하게는 0.1~2㎛이다.

상기 무기 충전재의 평균 입자 지름이 상기 하한값 미만이면, 본 발명의 수지 조성물을 이용하여 수지 바니시를 조제할 때에 수지 바니시의 점도가 높아지기 때문에 캐리어 기재 부착 층간 절연층 (6)을 제작할 때의 작업성에 영향을 주는 경우가 있다. 한편, 상기 상한값을 초과하면, 수지 바니시 중에서 무기 충전재의 침강 등의 현상이 일어나는 경우가 있다. 무기 충전재의 평균 입자 지름을 상기 범위내로 함으로써 이들 특성의 밸런스가 뛰어난 것으로 할 수 있다.

또 상기 무기 충전재는 특별히 한정되지 않지만, 평균 입자 지름이 단분산인 무기 충전재를 이용할 수도 있고, 평균 입자 지름이 다분산인 무기 충전재를 이용할 수 있다. 또한 평균 입자 지름이 단분산 및/또는 다분산인 무기 충전재를 1 종류 또는 2 종류 이상을 병용하거나 할 수도 있다.

상기 무기 충전재의 함유량으로서 특별히 한정되지 않지만, 수지 조성물 전체의 20~70 중량%인 것이 바람직하다. 보다 바람직하게는 30~60 중량%이다. 무기 충전재의 함유량이 상기 하한값 미만이면, 저열팽창성, 저흡수성을 부여하는 효과가 저하하는 경우가 있다. 또 상기 상한값을 초과하면, 수지 조성물의 유동성 저하에 의해 층간 절연층 (6)의 성형성이 저하하는 경우가 있다. 무기 충전재의 함유량을 상기 범위내로 함으로써 이들 특성의 밸런스가 뛰어난 것으로 할 수 있다.

상기 수지 조성물은 특별히 한정되지 않지만, 커플링제를 이용하는 것이 바람직하다. 상기 커플링제는 상기 열경화성 수지와 상기 무기 충전재 계면의 젖음성을 향상시킴으로써 내열성, 특히 흡습 땜납 내열성을 향상시킬 수 있다.

상기 커플링제로는 통상 이용되는 것은 무엇이라도 사용할 수 있지만, 구체적으로는 에폭시실란 커플링제, 양이온성 실란 커플링제, 아미노실란 커플링제, 티타네이트계 커플링제 및 실리콘 오일형 커플링제 중에서 선택되는 1종 이상의 커플링제를 사용하는 것이 바람직하다. 이것에 의해 무기 충전재의 계면과의 젖음성을 높게 할 수 있고, 그에 따라 내열성을 보다 향상시킬 수 있다.

상기 커플링제의 함유량으로는 특별히 한정되지 않지만, 무기 충전재 100 중량부에 대해서 0.05~3 중량부인 것이 바람직하다. 커플링제의 함유량이 상기 하한값 미만이면, 무기 충전재를 피복하여 내열성을 향상시키는 효과가 충분하지 않은 경우가 있다. 한편, 상기 상한값을 초과하면, 층간 절연층 (6)의 휨 강도가 저하하는 경우가 있다. 커플링제의 함유량을 상기 범위내로 함으로써 이들 특성의 밸런스가 뛰어난 것으로 할 수 있다.

상기 수지 조성물에서는 페녹시 수지, 폴리이미드 수지, 폴리아미드이미드 수지, 폴리페닐렌 옥사이드 수지, 폴리에테르술폰 수지, 폴리에스테르 수지, 폴리에틸렌 수지, 폴리스티렌 수지 등의 열가소성 수지, 폴리스티렌계 열가소성 엘라스토머(예를 들면 스티렌-부타디엔 공중합체, 스티렌-이소프렌 공중합체 등), 폴리올레핀계 열가소성 엘라스토머, 폴리아미드계 엘라스토머, 폴리에스테르계 엘라스토머 등의 열가소성 엘라스토머, 폴리부타디엔, 에폭시 변성 폴리부타디엔, 아크릴 변성 폴리부타디엔, 메타크릴 변성 폴리부타디엔 등의 디엔계 엘라스토머를 병용해도 된다.

또 상기 수지 조성물에는 필요에 따라서, 안료, 염료, 소포제, 레벨링제, 자외선 흡수제, 발포제, 산화 방지제, 난연제, 이온 포착제 등의 상기 성분 이외의 첨가물을 첨가해도 된다.

여기서, 수지 조성물을 캐리어 기재에 형성시키는 방법으로는 특별히 한정되지 않지만, 예를 들면 수지 조성물을 용제 등에 용해ㆍ분산시켜 수지 바니시를 조제하고, 각종 코터 장치를 이용하여 수지 바니시를 캐리어 기재에 도공한 후 이것을 건조하는 방법, 수지 바니시를 스프레이 장치를 이용하여 캐리어 기재에 분무 도공한 후 이것을 건조하는 방법 등을 들 수 있다.

이들 중에서도, 콤마 코터, 다이 코터 등의 각종 코터 장치를 이용하여, 수지 바니시를 캐리어 기재에 도공한 후 이것을 건조하는 방법이 바람직하다. 이것에 의해 보이드가 없고, 균일한 층간 절연층 (6)의 두께를 갖는 캐리어 기재 부착 층간 절연층 (6)을 효율적으로 제조할 수 있다.

캐리어 기재로는 특별히 한정되지 않지만, 예를 들면 폴리에틸렌 테레프탈레이트, 폴리부틸렌 테레프탈레이트 등의 폴리에스테르 수지, 불소계 수지, 폴리이미드 수지 등의 내열성을 갖는 열가소성 수지 필름 혹은 구리 및/또는 구리계 합금, 알루미늄 및/또는 알루미늄계 합금, 철 및/또는 철계 합금, 은 및/또는 은계 합금, 금 및 금계 합금, 아연 및 아연계 합금, 니켈 및 니켈계 합금, 주석 및 주석계 합금 등의 금속박 등을 이용할 수 있다.

상기 캐리어 기재의 두께로는 특별히 한정되지 않지만, 10~100㎛인 것을 이용하면, 캐리어 기재 부착 층간 절연층 (6)을 제조할 때의 취급성이 양호하여 바람직하다.

상기 수지 바니시에 이용되는 용매는 상기 수지 조성물 중 수지 성분에 대해서 양호한 용해성을 나타내는 것이 바람직하지만, 악영향을 미치지 않는 범위에서 빈용매를 사용해도 상관없다. 양호한 용해성을 나타내는 용매로는 예를 들면 아세톤, 메틸 에틸 케톤, 메틸 이소부틸 케톤, 시클로헥산온, 테트라히드로푸란, 디메틸포름아미드, 디메틸아세트아미드, 디메틸술폭시드, 에틸렌글리콜, 셀루솔브계, 카르비톨계 등을 들 수 있다.

상기 수지 바니시 중 고형분 함유량으로는 특별히 한정되지 않지만, 30~80 중량%가 바람직하고, 특히 40~70 중량%가 바람직하다.

그리고, 이와 같은 수지 조성물로 형성된 층간 절연층 (6)은 예를 들면 과망간산염, 중크롬산염 등의 산화제를 이용하여 표면의 거칠기화 처리를 실시하면, 거칠기화 처리 후의 층간 절연층 (6) 표면에 균일성이 높은 미소한 요철 형상을 다수 형성할 수 있다.

이와 같은 거칠기화 처리 후의 층간 절연층 (6) 표면에 금속 도금 처리를 실시하면, 거칠기화 처리면의 평활성이 높기 때문에 미세한 도체 회로를 정밀하게 형성할 수 있다. 또 미소한 요철 형상에 의해 앵커(anchor) 효과를 높여 층간 절연층 (6)과 도금 금속 사이에 높은 밀착성을 부여할 수 있다.

예를 들면 탄성률이 상이한 층간 절연층 (6)의 제작 방법으로는 예를 들면 탄성률이 상이한 층간 절연층 (6)을 각각 제작해 두고, 다층 회로 기판 (1)의 층간 절연층 (6)을 제작할 때에 적층하는 방법이나, 탄성률이 상이한 층간 절연층 (6)을 먼저 적층하여 한 층의 층간 절연층 (6)으로 한 것을 다층 회로 기판 (1)을 제작할 때에 이용하거나 하는 방법 등을 들 수 있다. 특별히 한정되는 것은 아니다.

층간 절연층 (6)의 적층 구성으로는 2층 이상이 바람직하고, 특히 바람직한 것은 3층 구조인 것이다. 층간 절연층 (6)이 3층 구조인 경우 제1 절연층, 제2 절연층 및 제1 절연층의 순서로 적층한 구성, 제1 절연층, 제2 절연층 및 제1 절연층과는 종류가 상이한 제1 절연층의 순서로 적층한 구성 등을 들 수 있다.

<다층 회로 기판 (1)의 제조 방법에 대해서>

전술한 코어층 (5)으로 이용하는 재료에 스루홀 (7)을 형성한 후 스루홀 (7) 내면을 포함하는 표면에 구리 도금 등을 실시하여, 원하는 패턴의 도체층을 형성함으로써 내층 배선판 (10)이 제작된다. 또한, 내층 배선판 (10) 자체가 절연층과 도체 회로층을 갖는 다층 배선판이어도 된다.

도 1은 내층 배선판 (10)의 양측에 각각 도체 회로층 (11) 및 층간 절연층 (6)을 3층 적층한 구조의 다층 회로 기판 (1)을 나타내고 있다.

다층 회로 기판 (1)의 복수의 층간 절연층 (6) 중 적어도 1개의 층간 절연층 (6)은 제1 절연층 및 제2 절연층을 포함하고, 제1 절연층의 탄성률이 제2 절연층의 탄성률보다 낮아져 있다. 그 때문에 제1 절연층이 완충재가 되어, 다층 회로 기판 (1) 전체의 휨을 억제할 수 있다. 또 실장되는 반도체 칩 (2)의 종류에 의해 다층 회로 기판의 휨 방향이 변화하는 경우여도, 제1 절연층의 탄성률이 제2 절연층의 탄성률보다 낮기 때문에 제1 절연층이 어느 방향의 휨에 대해서도 완충재가 되기 때문에 다층 회로 기판 (1) 전체의 휨을 억제할 수 있다. 그 때문에 반도체 칩의 종류에 상관없이 다층 회로 기판 (1)을 이용할 수 있다.

도 2는 3층의 층간 절연층 (6)을 자세하게 나타내고 있다. 즉, 내층 배선판 (10)의 한쪽 면(반도체 칩 (2) 탑재면측)상에는 1층째의 도체 회로층 (11) 및 층간 절연층 (6a), 2층째의 도체 회로층 (11) 및 층간 절연층 (6b) 및 3층째의 도체 회로층 (11) 및 층간 절연층 (6c)이 적층 형성되어 있다. 층간 절연층 (6a), 층간 절연층 (6b), 층간 절연층 (6c)의 탄성률은 서로 상이해도 된다. 예를 들면 층간 절연층 (6a)과 층간 절연층 (6c)이 동일한 탄성률이고, 층간 절연층 (6b)이 상이한 탄성률로 되는 적층 구성이어도 되고, 또 층간 절연층 (6a)과 층간 절연층 (6b)이 동일한 탄성률이고, 층간 절연층 (6c)이 상이한 탄성률로 되는 적층 구성이어도 되며, 이 경우 어느 적층 구성에서도 층간 절연층 (6) 전체의 탄성률은 서로 동일해도 된다.

내층 배선판 (10)의 다른쪽 면측도 동일하다. 즉, 층간 절연층 (6)이 코어층 (5)의 상하에 동일한 수씩 적층되기 때문에 코어층 (5)을 사이에 두고 선대칭인 관계로 층간 절연층 (6)이 형성된다. 이 경우 코어층 (5)을 사이에 두고 선대칭의 위치에 있는 층간 절연층 (6)의 탄성률이 서로 동일한 것이 바람직하다. 보다 바람직하게는 층간 절연층 (6)이 코어층 (5)의 상하에 적층되고, 코어층 (5)을 사이에 두고 선대칭의 위치에 있는 층간 절연층 (6)의 적층 구성이 서로 동일한 것이 바람직하다. 이것에 의해 다층 회로 기판 (1) 전체의 휨을 더욱 억제할 수 있다.

또한, 도체 회로층 (11) 및 층간 절연층 (6)의 적층수는 이것으로 한정되는 것이 아니라, 신호 배선수나 배선 패턴 등에 따라 적절히 설정 가능하다. 또 도체 회로층 (11) 및 층간 절연층 (6)은 내층 배선판 (10)의 한쪽 면상에만 형성해도 된다.

상기 도체 회로층 (11) 및 층간 절연층 (6)의 형성은 상기 도체 회로층 (11) 및 층간 절연층 (6)을 내층 배선판 (10)의 한면 또는 양면에 겹쳐 맞추고 가열 형성하여 실시한다. 구체적으로는 상기 도체 회로층 (11) 및 층간 절연층 (6)과 내층 배선판 (10)을 맞추고, 진공 가압식 라미네이터 장치 등을 이용하여 진공 가열 가압 성형시키고, 그 후 열풍 건조 장치 등으로 가열 경화시킴으로써 얻을 수 있다.

여기서 가열 가압 성형하는 조건으로는 특별히 한정되지 않지만, 일례를 들면, 온도 60~160℃, 압력 0.2~3 MPa로 실시할 수 있다. 또 가열 경화시키는 조건으로는 특별히 한정되지 않지만, 온도 140~240℃, 시간 30~120분간으로 실시할 수 있다. 또는 상기 층간 절연층 (6)의 절연 수지를 내층 배선판 (10)에 겹쳐 맞추고 평판 프레스 장치 등을 이용하여 가열 가압 성형함으로써 얻을 수 있다. 여기서 가열 가압 성형하는 조건은 특별히 한정되지 않지만, 일례를 들면, 온도 140~240℃, 압력 1~4 MPa로 실시할 수 있다.

복수의 도체 회로층 (11)은 층간 절연층 (6), 도체 회로층 (11)의 순서로 적층하고, 각층의 도체 회로층 (11) 사이를 적층 비아(stacked via) (8)를 전기적으로 접속시킴으로써 복수의 도체 회로층 (11) 및 층간 절연층 (6)에 의한 다층 배선 구조가 형성되어 있다. 복수의 도체 회로층 (11) 및 층간 절연층 (6)의 형성 공정에는 예를 들면 세미 애디티브법이나 풀 애디티브법 등의 애디티브법을 적용할 수 있다. 세미 애디티브법에 의하면, 내층 배선판 (10)의 양면에 도체 회로층 (11) 및 층간 절연층 (6)을 형성한 후, 예를 들면 레이저 가공으로 도체 회로층 (11) 및 층간 절연층 (6)에 비아홀을 형성한다. 비아홀 내를 포함하는 도체 회로층 (11) 및 층간 절연층 (6)의 표면에, 예를 들면 무전해 구리 도금과 전해 구리 도금을 순서대로 실시하고, 적층 비아 (8) 및 도체 회로층 (11)을 형성한다. 무전해 도금 가공 후에 층간 절연층 (6)과 구리의 밀착성을 향상시키기 위해서 가열 처리를 실시해도 된다. 이와 같은 층간 절연층 (6)과 도체 회로층 (11)(적층 비아 (8)를 포함한다)의 형성 공정이 적층수에 따라 복수회 반복하여 실시된다.

상술한 도체 회로층 (11) 및 층간 절연층 (6)을 갖는 다층 회로 기판 (1)의 반도체 칩 (2) 탑재면 측에는 도체 회로층 (11), 적층 비아 (8) 및 스루홀 (7)에 의해 형성된 내부 배선에 접속된 전극 패드 (12)가 형성되어 있다. 한편, 다층 회로 기판 (1)의 반도체 칩 (2) 탑재면과는 반대측 면에는 내부 배선에 접속된 외부 접속 단자 (9)가 형성되어 있다. 전극 패드 (12)와 외부 접속 단자 (9)는 도체 회로층 (11), 적층 비아 (8), 스루홀 (7)에 의한 내부 배선을 통하여 전기적으로 접속되어 있다. 외부 접속 단자 (9)에는 땜납 범프나 Au 범프 등의 금속 단자가 적용된다.

별도 형태의 다층 회로 기판 (1)으로서 코어층 (5)을 사용하지 않는 코어레스 기판도 있다. 상기 다층 회로 기판 (1)과의 차이는 코어층 (5) 대신에 박리가능한 박(peelable foil)이 부착된 베이스 보드를 사용하고, 그 위에 층간 절연층 (6) 및 도체 회로층 (11)을 형성한다. 이 공정을 반복함으로써 필요 층수를 얻을 수 있다. 이 층간 절연층 (6) 및 도체 회로층 (11)의 형성 방법은 상기 다층 회로 기판 (1)과 동일한 공법을 사용할 수 있다. 적층이 끝났을 때에 박리가능한 구리박 부분에서 박리하여 베이스 보드를 제거한다. 다층 회로 기판 (1) 측에 남은 박리가능한 구리박은 에칭에 의해 제거하면 코어레스 다층 회로 기판 (1)을 얻을 수 있다. 코어레스 다층 회로 기판 (1)의 층간 접속이나 표면 처리, 단자 형성은 상기 다층 회로 기판 (1)과 동일한 방법으로 형성할 수 있다.

<반도체 패키지에 대해서>

다음에, 도 1에서의 플립 칩 반도체 패키지에 대해서 설명한다.

본 발명의 한 실시형태에서는 다층 회로 기판 (1)의 반도체 칩 (2) 접속용 전극면과 반도체 칩 (2)의 전극면을 금속 범프 (3)에 의해 플립 칩 접합하는 접합 공정과 상기 다층 회로 기판 (1)과 상기 반도체 칩 (2) 사이에 봉지 수지 조성물 (4)을 주입하여 언더필부를 형성하는 봉지 공정을 구비한다.

상기 봉지 공정은 다층 회로 기판 (1)과 반도체 칩 (2)을 금속 범프 (3)에 의해 플립 칩 접합한 봉지 수지 조성물 (4)을 충전하기 전의 반도체 패키지와 봉지 수지 조성물 (4)을 가열하면서 반도체 칩 (2)측 테두리부에 봉지 수지 조성물 (4)을 도포하여, 모세관 현상에 의해 틈으로 고루 퍼지게 하는 것이고, 생산 사이클을 단축시킬 목적으로부터, 반도체 패키지를 경사지게 하거나 압력차를 이용하여 주입을 가속시키거나 하는 등의 방법을 병용해도 된다.

이와 같이 하여 봉지 수지 조성물 (4)이 충전, 도포되었을 때에 100℃~170℃의 온도 범위에서 1~12시간 가열을 실시하여, 봉지 수지 조성물 (4)을 경화시킨다. 여기서, 경화 온도 프로파일을 변경해도 되고, 예를 들면 100℃ 1시간 가열한 후에 계속해서 150℃ 2시간 가열하는 것과 같이 단계적으로 온도를 변화시키면서 가열 경화를 실시해도 된다.

봉지 수지 조성물 (4)을 형성하기 위한 봉지 수지 조성물 (4)의 점도는 50 Paㆍsec 이하(25℃)로 하는 것이 바람직하다. 또 봉지 수지 조성물 (4)을 주입할 때의 봉지 수지 조성물 (4)의 점도는 2 Paㆍsec 이하로 하는 것이 바람직하다. 주입시의 온도는 60~140℃이고, 보다 바람직하게는 100~120℃이다.

실시예

이하, 본 발명을 실시예에 의해 설명하지만, 본 발명은 이것으로 한정되는 것은 아니다.

1. 절연층에 이용하는 재료의 경화물의 물성 시험

절연층에 이용하는 재료로서 이하의 재료를 이용하였다.

(1) 수지 바니시의 조제

탄성률이 낮은 제1 절연층의 재료에 대해서는 비페닐 디메틸렌형 에폭시 수지(일본 화약 주식회사제, NC-3000, 에폭시 당량 275, 중량 평균 분자량 2000) 49.7 중량부, 말단부에 에폭시기를 가지고 있는 페녹시 수지/비페닐 에폭시 수지와 비스페놀 S 에폭시 수지의 공중합체(재팬 에폭시 레진 주식회사제, YX-8100H30, 중량 평균 분자량 30000) 10 중량부, 이미다졸 화합물(시코쿠 화성공업 주식회사제, 큐어졸 1B2PZ(1-벤질-2-페닐 이미다졸)) 0.1 중량부를 메틸 에틸 케톤에 용해, 분산시켰다. 또한 무기 충전재/구상 용융 실리카(주식회사 아드마텍스제, SO-25R, 평균 입자 지름 0.5㎛) 40 중량부와 커플링제/에폭시실란 커플링제(GE 토시바 실리콘 주식회사제, A-187) 0.2 중량부를 첨가하고, 고속 교반 장치를 이용하여 10분간 교반하여, 고형분 50 중량%의 수지 바니시 (a)를 조제하였다.

탄성률이 높은 제2 절연층의 재료에 대해서 노볼락형 시아네이트 수지(론자 재팬 주식회사제, 프리마 세트 PT-30, 중량 평균 분자량 약 700) 25 중량부, 비페닐 디메틸렌형 에폭시 수지(일본 화약 주식회사제, NC-3000, 에폭시 당량 275, 중량 평균 분자량 2000) 24.7 중량부, 말단부에 에폭시기를 가지고 있는 페녹시 수지/비페닐 에폭시 수지와 비스페놀 S 에폭시 수지의 공중합체(재팬 에폭시 레진 주식회사제, YX-8100H30, 중량 평균 분자량 30000) 10 중량부, 이미다졸 화합물(시코쿠 화성공업주식회사제, 큐어졸 1B2PZ(1-벤질-2-페닐 이미다졸)) 0.1 중량부를 메틸 에틸 케톤에 용해, 분산시켰다. 또한 무기 충전재/구상 용융 실리카(주식회사 아드마텍스제, SO-25R, 평균 입자 지름 0.5㎛) 40 중량부와 커플링제/에폭시실란 커플링제(GE 토시바 실리콘 주식회사제, A-187) 0.2 중량부를 첨가하고, 고속 교반 장치를 이용하여 10분간 교반하여, 고형분 50 중량%의 수지 바니시 (b)를 조제하였다.

(2) 절연층에 이용하는 재료의 제작

상기에서 얻어진 각 수지 바니시를 두께 25㎛의 PET(폴리에틸렌 테레프탈레이트) 필름의 한 면에, 콤마 코터 장치를 이용하여 건조 후 수지층의 두께가 소정의 두께가 되도록 도공하고, 이것을 160℃의 건조 장치에서 10분간 건조하여 절연층을 제작하였다. 제작한 절연층을 각각 제1 절연층 (a), 제2 절연층 (b)로 하였다.

[유리 전이 온도 및 탄성률]

상기에서 얻어진 제1 절연층 (a), 제2 절연층 (b)을 이용하여 상압(常壓) 라미네이터로 80㎛ 두께의 절연층을 제작해서, 200℃, 2시간으로 경화하였다. 이 수지 경화물로부터 시험편 5mm×30mm의 평가용 시료를 채취하였다. 동적 점탄성 측정 장치(DMA)(세이코 인스트루먼트사제 DMS6100)를 이용하여, 5℃/분으로 승온하면서, 주파수 10Hz의 뒤틀림을 주고 동적 점탄성 측정을 실시하여, tanδ의 피크값으부터 유리 전이 온도(Tg)를 판정하고, 또 측정에 의해 25℃에서의 탄성률을 구하였다.

[선팽창 계수]

상기에서 얻어진 수지 경화물로부터 4mm×20mm의 평가용 시료를 채취하였다. TMA 장치(TMA)(TA인스트루먼트사제)를 이용하여 10℃/분으로 승온하고 측정하여 유리 전이 온도 이하에서의 선팽창 계수를 산출하였다.

	유리 전이 온도 [℃]	탄성률 [GPa]	선팽창 계수 [ppm/℃]
제1 절연층 (a)	150	1	50
제2 절연층 (b)	220	5	32

2. 다층 회로 기판의 구성

상기 절연층을 이용하여 평가용 다층 회로 기판을 세미 애디티브법에 의해 제작하였다. 이 평가용 다층 회로 기판은 코어재(스미토모 베이크라이트 주식회사 스밀라이트 ELC-4785GS 0.20mmt)의 양측에 각각 3층의 절연층 및 도체 회로층이 적층된 도체 회로 8층의 다층 회로 기판으로 하였다. 내층 배선은 코어층에 스루홀을 갖고, 그 스루홀의 양측에 3단의 적층 비아를 배치하여 반도체 칩 탑재면의 전극 패드와 스루홀의 양측에 형성된 적층 비아가 직선적으로 접속된 내층 배선 구조를 가지며, 다층 회로 기판의 사이즈는 50mm×50mm, 상기 전극 패드에는 Ni/Au 도금이 실시되고, 플립 칩 접속되는 전극 패드에는 추가로 프리솔더(presolder)(주석 96.5% 은 3% 구리 0.15%)를 실시하였다.

상기 구성으로 다층 회로 기판 A, B, C, D 및 F를 제작하였다.

다층 회로 기판 A는 층간 절연층으로서 저탄성률의 제1 절연층과 고탄성률의 제2 절연층을 이용하였다. 구체적으로는 상기 제작한 수지 바니시 (a)와 (b)를 이용하여 PET 필름상에 10㎛ 두께인 저탄성률의 제1 절연층과 20㎛ 두께인 고탄성률의 제2 절연층을 각각 제작하고, 이들을 각 회로층간의 빌드업 공정시에 저탄성률의 제1 절연층 (a), 고탄성률의 제2 절연층 (b), 저탄성률의 제1 절연층 (a)의 순서로 적층하였다. 이 층간 절연층을 층간 절연층 (1)(제1 층간 절연층)로 하였다. 이 층간 절연층 (1)에 도체 회로층의 제작을 실시하고, 추가로 층간 절연층 (1) 및 도체 회로층을 제작하여 도체 회로층 8층의 다층 회로 기판으로 하였다. 다층 회로 기판 총 두께는 0.69mm였다.

다층 회로 기판 B는 다층 회로 기판 A에서 제작한 층간 절연층 (1)과 고탄성률의 제2 절연층 (b)만의 두께 40㎛인 층간 절연층 (2)(제2 층간 절연층)를 이용하여 다층 회로 기판 A와 동일하게 제작하였다. 상기 제작한 수지 바니시 (b)를 이용하여 PET 필름상에 40㎛ 두께의 층간 절연층 (2)을 제작하고, 이들을 각 회로층간의 빌드업 공정시에 코어층의 상하 각 1층을 층간 절연층 (1), 층간 절연층 (1)의 상하 각 2층을 층간 절연층 (2)로서 이용하였다. 다층 회로 기판 총 두께는 0.69mm였다.

다층 회로 기판 C는 다층 회로 기판 B와 동일한 층간 절연층 (1)과 층간 절연층 (2)를 이용하여 코어층 (5)의 상하 각 2층을 층간 절연층 (2), 층간 절연층 (2)의 상하 각 1층을 층간 절연층 (1)로 하여 다층 회로 기판 B와 동일하게 제작하였다. 다층 회로 기판 총 두께는 0.69mm였다.

다층 회로 기판 D는 다층 회로 기판 B와 동일한 층간 절연층 (1)과 층간 절연층 (2)을 이용하여 코어층 (5)의 상하 각 1층을 층간 절연층 (2), 층간 절연층 (2)의 상하 각 2층을 층간 절연층 (1)로 하여 다층 회로 기판 B와 동일하게 제작하였다. 다층 회로 기판 총 두께는 0.69mm였다.

다층 회로 기판 F는 절연층으로서 40㎛ 두께의 층간 절연층 (2)만을 이용하여 다층 회로 기판 A와 동일하게 제작하였다. 다층 회로 기판 총 두께는 0.69mm였다.

다층 회로 기판 E는 세미 애디티브법에 의해 코어층 없는 다층 회로 기판을 제작하였다. 구체적으로는 박리가능한 구리박 YSNAP(일본 전해)를 양면에 설치한 총 두께 0.8mm의 양면판(스미토모 베이크라이트 주식회사 스밀라이트 ELC-4785GS)을 베이스 보드로 하여 그 한쪽측에 빌드업 공법에 의해 절연층으로서 상기 층간 절연층 (1)을 이용하였다. 층간 절연층 (1)상에 도체 회로층의 제작을 실시하고, 이것을 6회 반복하여 다층 구조로 하였다. 마지막에 베이스 보드를 박리가능한 구리박 부분에서 박리 제거하고, 추가로 다층 회로 기판측에 남은 박리가능한 구리층을 에칭 제거하여 다층 회로 기판 E를 얻었다. 다층 회로 기판의 총 두께는 0.4mm였다.

다층 회로 기판 G는 상기 다층 회로 기판 E에서 이용한 층간 절연층 (1)을 층간 절연층 (2)으로 한 것 이외에는 다층 회로 기판 E와 동일하게 제작하였다.

3. 반도체 패키지의 구성

상기 제작한 다층 회로 기판 A~G를 이용하여, 플립 칩 실장에 의한 반도체 패키지 A~G를 제작하였다. 반도체 칩 사이즈 15mm×15mm, 반도체 칩 두께 725㎛, 범프 사이즈 100㎛, 범프 피치 200㎛의 반도체 칩을 플립 칩 탑재하고, 언더필재로서 스미토모 베이크라이트 주식회사 스미 레진 엑셀 CRP-4160을 이용하였다.

4. 휨 평가

레이저 3 차원 형상 측정기(주식회사 히타치 테크놀로지 앤드 서비스 LS220-MT)를 이용하여 상기 제작한 다층 회로 기판 A~G 및 반도체 패키지 A~G에 대해서, 상온에서의 휨의 측정을 실시하고, 실시예 1~5, 비교예 1~2로 하여 표 2에 그 결과를 나타냈다. 측정 범위는 반도체 칩 크기와 동일한 15mm×15mm의 범위에서 반도체 칩 탑재면과는 반대측의 BGA면에 레이저를 맞추고 측정을 실시하여, 레이저 헤드로부터의 거리가 최원점과 최근점의 차이를 휨 값으로 하였다.

		실시예					비교예
		1	2	3	4	5	1	2
코어층		있음	있음	있음	있음	없음	있음	없음
1개의 절연층의 구성 (층간 절연층)		3층	3층 1층	3층 1층	3층 1층	3층	1층	1층
Eb/Ea		5	5	5	5	5	-	-
Eb[Gpa]		5	5	5	5	5	-	-
다층 회로 기판	구성	A	B	C	D	E	F	G
다층 회로 기판	휨 평가	○	○	○	○	○	×	×
반도체 패키지	구성	A	B	C	D	E	F	G
반도체 패키지	휨 평가	○	○	○	○	○	×	×

-: 데이터 없음

○: 60㎛ 미만의 휨, ×: 60㎛ 이상의 휨

이상의 결과에 의해 층간 절연층에 탄성률이 상이한 복수의 절연층을 이용함으로써, 다층 회로 기판의 층간 절연층의 특성을 바꾸는 것에 의해 다층 회로 기판 전체의 휨 및 반도체 패키지의 휨을 개선할 수 있었다. 이것에 의해 반도체 칩 실장의 수율 향상과 반도체 패키지 신뢰성 향상이 가능해진다.

이 출원은 2008년 3월 31일에 출원된 일본 특허출원 2008-092028을 기초로 하여 우선권을 주장하고, 그 공개된 모든 것을 여기에 포함한다.

Claims

도체 회로층과 층간 절연층이 교대로 적층된 다층 회로 기판으로서,
상기 층간 절연층이 제1 절연층과 상기 제1 절연층보다도 탄성률이 높은 제2 절연층을 포함하는 것을 특징으로 하는 다층 회로 기판.
청구항 1에 있어서,
상기 층간 절연층이 복수이고,
상기 층간 절연층의 탄성률이 서로 동일한 것을 특징으로 하는 다층 회로 기판.
청구항 2에 있어서,
상기 층간 절연층의 적층 구성이 동일한 것을 특징으로 하는 다층 회로 기판.
청구항 3에 있어서,
상기 층간 절연층이 제1 절연층, 제2 절연층 및 제1 절연층의 순서로 적층되어 이루어지는 것을 특징으로 하는 다층 회로 기판.
청구항 1에 있어서,
상기 층간 절연층이 복수이고,
상기 층간 절연층의 적층 구성이 상기 제1 절연층, 상기 제2 절연층 및 상기 제1 절연층의 순서로 적층되어 이루어지는 제1 층간 절연층과,
상기 층간 절연층의 적층 구성이 상기 제2 절연층으로 이루어진 제2 층간 절연층을 포함하는 것을 특징으로 하는 다층 회로 기판.
청구항 1 내지 청구항 5 중 어느 한 항에 있어서,
상기 층간 절연층이 시아네이트 수지를 포함하는 수지 조성물로 구성되어 이루어지는 것을 특징으로 하는 다층 회로 기판.
청구항 6에 있어서,
상기 시아네이트 수지가 노볼락형 시아네이트 수지인 것을 특징으로 하는 다층 회로 기판.
청구항 1 내지 청구항 6 중 어느 한 항에 있어서,
상기 다층 회로 기판은 코어층을 추가로 포함하고,
상기 층간 절연층이 상기 코어층의 상하에 적층되며,
상기 코어층을 사이에 두고 선대칭의 위치에 있는 상기 층간 절연층의 적층 구성이 서로 동일한 것을 특징으로 하는 다층 회로 기판.
청구항 1 내지 청구항 7 중 어느 한 항에 있어서,
상기 제1 절연층의 탄성률을 (Ea), 상기 제2 절연층의 탄성률을 (Eb)로 했을 때,
(Eb/Ea)>3인 것을 특징으로 하는 다층 회로 기판.
청구항 1 내지 청구항 7 중 어느 한 항에 있어서,
주파수 10Hz에서의 동적 점탄성 측정에 의한 상기 제2 절연층의 탄성률을 (Eb)로 했을 때,
(Eb)≥4GPa인 것을 특징으로 하는 다층 회로 기판.
청구항 1 내지 청구항 8 중 어느 한 항에 있어서,
주파수 10Hz에서의 동적 점탄성 측정에 의한 상기 제1 절연층의 탄성률을 (Ea)로 했을 때,
(Ea)≤2GPa인 것을 특징으로 하는 다층 회로 기판.
도체 회로층과 층간 절연층이 교대로 적층된 다층 회로 기판에 이용되는 상기 층간 절연층을 구성하는 절연 시트로서, 상기 층간 절연층이 제1 절연층과 상기 제1 절연층보다도 탄성률이 높은 제2 절연층을 포함하는 것을 특징으로 하는 절연 시트.
청구항 12에 있어서,
상기 층간 절연층이 상기 제1 절연층, 상기 제2 절연층 및 상기 제1 절연층의 순서로 적층되어 이루어지는 것을 특징으로 하는 절연 시트.
청구항 12 또는 청구항 13에 있어서,
상기 층간 절연층이 시아네이트 수지를 포함하는 수지 조성물로 구성되어 이루어지는 것을 특징으로 하는 절연 시트.
청구항 14에 있어서,
상기 시아네이트 수지가 노볼락형 시아네이트 수지인 것을 특징으로 하는 절연 시트.
청구항 12 내지 청구항 14 중 어느 한 항에 있어서,
상기 제1 절연층의 탄성률을 (Ea), 상기 제2 절연층의 탄성률을 (Eb)로 했을 때,
(Eb/Ea)>3 인 것을 특징으로 하는 절연 시트.
청구항 12 내지 청구항 16 중 어느 한 항에 있어서,
주파수 10Hz에서의 동적 점탄성 측정에 의한 상기 제2 절연층의 탄성률을 (Eb)로 했을 때,
(Eb)≥4GPa인 것을 특징으로 하는 절연 시트.
청구항 12 내지 청구항 17 중 어느 한 항에 있어서,
주파수 10Hz에서의 동적 점탄성 측정에 의한 상기 제1 절연층의 탄성률을 (Ea)로 했을 때,
(Ea)≤2GPa인 것을 특징으로 하는 절연 시트.
청구항 1 내지 청구항 11 중 어느 한 항에 기재된 다층 회로 기판을 이용한 것을 특징으로 하는 반도체 패키지.