TWI622139B - 封裝基板 - Google Patents

封裝基板 Download PDF

Info

Publication number
TWI622139B
TWI622139B TW105107072A TW105107072A TWI622139B TW I622139 B TWI622139 B TW I622139B TW 105107072 A TW105107072 A TW 105107072A TW 105107072 A TW105107072 A TW 105107072A TW I622139 B TWI622139 B TW I622139B
Authority
TW
Taiwan
Prior art keywords
dielectric material
cerium oxide
percentage
metal
package substrate
Prior art date
Application number
TW105107072A
Other languages
English (en)
Other versions
TW201733032A (zh
Inventor
許哲瑋
許詩濱
Original Assignee
恆勁科技股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 恆勁科技股份有限公司 filed Critical 恆勁科技股份有限公司
Priority to TW105107072A priority Critical patent/TWI622139B/zh
Priority to CN201610683536.7A priority patent/CN107170729A/zh
Publication of TW201733032A publication Critical patent/TW201733032A/zh
Application granted granted Critical
Publication of TWI622139B publication Critical patent/TWI622139B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49866—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials
    • H01L23/49894—Materials of the insulating layers or coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Geometry (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Laminated Bodies (AREA)

Abstract

本發明揭示一種封裝基板，其包括：一第一電路層，包含至少一第一金屬走線、至少一第一金屬柱狀物、及一圍繞該至少一第一金屬走線與該至少一第一金屬柱狀物的第一介電材料；以及一第二電路層，設置於該第一電路層上，並包含至少一第二金屬走線、至少一第二金屬柱狀物、及一圍繞該至少一第二金屬走線與該至少一第二金屬柱狀物的第二介電材料；其中，該第一介電材料與該第二介電材料皆包含二氧化矽、環氧樹酯、及環氧樹酯以外的高分子材料，且該第二介電材料的二氧化矽含量百分比大於該第一介電材料的二氧化矽含量百分比。

Description

封裝基板
本發明係關於一種封裝基板，特別是關於多電路層的封裝基板。
新一代的電子產品不僅追求輕薄短小，更朝多功能與高性能的方向發展，因此，積體電路(Integrated Circuit，簡稱IC)技術不斷地高密度化與微型化，以期在有限的晶片空間容納更多的電子元件，而其後端的封裝基板及其構裝技術亦隨之進展，以符合此新一代的電子產品趨勢。
對於多層電路的封裝基板而言，各電路層除了金屬走線之外，還會包含介電材料，其用以電性隔離電路層與電路層之間的金屬走線；然而，不同的電路層常會採用不同的介電材料，因此會有因介電材料之間的材料特性不匹配而引起封裝基板發生彎翹或板翹(Warpage)問題。習知技術有採用保留承載板(Carrier)不予去除、增加各電路層的介電材料之厚度、或在封裝基板最外層額外增加防焊層(Solder mask)等方式，但如此將會導致封裝基板增厚以及製作成本提高等缺點；因此，有必要發展新的封裝基板技術，以解決上述的問題。
為達成此目的，根據本發明的一方面，一實施例提供一種封裝基板，其包括：一第一電路層，包含至少一第一金屬走線、至少一第一金屬柱狀物、及一圍繞該至少一第一金屬走線與該至少一第一金屬柱狀物的第一介電材料，並；以及一第二電路層，設置於該第一電路層上，並包含至少一第二金屬走線、至少一第二 金屬柱狀物、及一圍繞該至少一第二金屬走線與該至少一第二金屬柱狀物的第二介電材料；其中，該第一介電材料與該第二介電材料皆包含二氧化矽、環氧樹酯、及環氧樹酯以外的高分子材料，且該第二介電材料的二氧化矽含量百分比大於該第一介電材料的二氧化矽含量百分比。
在一實施例中，該第一介電材料的二氧化矽含量百分比介於65%與85%之間，該第二介電材料的二氧化矽含量百分比介於70%與90%之間；或是該第一介電材料的二氧化矽含量百分比介於65%與75%之間，該第二介電材料的二氧化矽含量百分比介於75%與90%之間。
在一實施例中，該至少一第一金屬柱狀物設置於該至少一第一金屬走線上，該至少一第二金屬柱狀物設置於該至少一第二金屬走線上。
在一實施例中，該第一電路層進一步包括一電路晶片，且該第一介電材料圍繞該電路晶片。
在一實施例中，該封裝基板進一步包括：一第三導電層，包含至少一第三金屬走線及圍繞該至少一第三金屬走線的一第三介電材料，該第三介電材料包含二氧化矽、環氧樹酯、及環氧樹酯以外的高分子材料，且該第三介電材料的二氧化矽含量百分比大於該第一介電材料的二氧化矽含量百分比，該第三介電材料的二氧化矽含量百分比大於該第二介電材料的二氧化矽含量百分比。
100‧‧‧封裝基板
120‧‧‧第一電路層
121~124‧‧‧第一金屬走線
125~126‧‧‧第一金屬柱狀物
127‧‧‧第一介電材料
130‧‧‧第二電路層
131~134‧‧‧第二金屬走線
135~138‧‧‧第二金屬柱狀物
139‧‧‧第二介電材料
140‧‧‧第一電路晶片
141、142‧‧‧導電接腳
150‧‧‧第二電路晶片
151~154‧‧‧導電接腳
110‧‧‧印刷電路板
111~114‧‧‧錫球
160‧‧‧第三電路層
161~164‧‧‧第三金屬走線
165~166‧‧‧第三金屬柱狀物
167‧‧‧第三介電材料
第1圖為根據本發明第一實施例的封裝基板之剖面示意圖。
第2圖為根據本發明第二實施例的封裝基板之剖面示意圖。
第3圖為根據本發明第三實施例的封裝基板之剖面示意圖。
為對本發明之特徵、目的及功能有更進一步的認知與瞭解，茲配合圖式詳細說明本發明的實施例如後。在所有的說明書及圖 示中，將採用相同的元件編號以指定相同或類似的元件。
在各個實施例的說明中，當一元素被描述是在另一元素之「上方/上」或「下方/下」，係指直接地或間接地在該另一元素之上或之下的情況，其可能包含設置於其間的其他元素；所謂的「直接地」係指其間並未設置其他中介元素。「上方/上」或「下方/下」等的描述係以圖式為基準進行說明，但亦包含其他可能的方向轉變。所謂的「第一」、「第二」、及「第三」係用以描述不同的元素，這些元素並不因為此類謂辭而受到限制。為了說明上的便利和明確，圖式中各元素的厚度或尺寸，係以誇張或省略或概略的方式表示，且各元素的尺寸並未完全為其實際的尺寸。
第1圖為根據本發明第一實施例的封裝基板100之剖面示意圖。該封裝基板100包含：一第一電路層120及一第二電路層130。該第一電路層120包含第一金屬走線121~124、第一金屬柱狀物125~126、及第一介電材料127，且該第二電路層130包含第二金屬走線131~134、第二金屬柱狀物135~138、及第二介電材料139。該等第一金屬走線121~124形成該封裝基板100在該第一電路層120內的電路布局，該等第二金屬走線131~134則形成該封裝基板100在該第二電路層130內的電路布局；如第1圖所示，該等第一金屬走線121~124可說是該封裝基板100的下層或外層電路，而該等第二金屬走線131~134可說是其上層或內層電路。該等第一金屬柱狀物125~126可直接設置於該等第一金屬走線121~124上，該等第二金屬柱狀物155~138可直接設置於該等第二金屬走線131~134上，且該等金屬柱狀物125~126、135~138可為導電銅柱、鋁柱、鎳柱、錫柱或合金柱，較佳者為銅柱；該等第一金屬柱狀物125~126用以電性連接該第一電路層120與該第二電路層130，而該等第二金屬柱狀物135~138用以將該第二電路層130電性連接至外部電路或更上層的電路層(圖未示)。該第一介電材料127圍繞該等第一金屬走線121~124與該等第一金屬柱狀物125~126，用以使該第一電路層120具有完整的結構，並電性隔離該第一電路層120與該第二電路層130之間的金屬走線 121~124與131~134；該第二介電材料139圍繞該等第二金屬走線131~134與該等第二金屬柱狀物135~138，用以使該第二電路層130具有完整的結構，並使該該第二電路層130與更上層的電路保持電性隔離。此外，一絕緣保護層(圖未示)可設置於該封裝基板100的最上層或最下層，用以保護該封裝基板100免於受到來自外部環境或後續製程(例如，焊接)的可能傷害。
由於習知技術在不同的電路層常會採用不同的介電材料，而造成封裝基板製成品發生彎翹或板翹的問題，因此本實施例將採用相同材質成分的該第一介電材料127與該第二介電材料139，例如，其皆包含二氧化矽、環氧樹酯、及環氧樹酯以外的高分子材料，而主要差異在於兩者的二氧化矽含量百分比不同，藉以解決上述的封裝基板彎翹問題。在本實施例中，該第一介電材料127的二氧化矽含量百分比介於65%與85%之間，該第二介電材料139的二氧化矽含量百分比介於70%與90%之間，且該第二介電材料139的二氧化矽含量百分比大於該第一介電材料127的二氧化矽含量百分比；較佳者，該第一介電材料127的二氧化矽含量百分比介於65%與75%之間，該第二介電材料139的二氧化矽含量百分比介於75%與90%之間。
對於如第1圖所示之封裝基板100，以下針對不同二氧化矽含量百分比的該第一介電材料127與該第二介電材料139之組合進行其所導致的板翹(Warpage)量測分析。樣品群組1係位於該封裝基板100外層之該第一電路層120的厚度為65μm、且其所含之該第一介電材料127的二氧化矽含量百分比為A=82%，內層之該第二電路層130的厚度為55μm、且其所含之該第二介電材料139的二氧化矽含量百分比為A=82%，則該樣品群組1所量測到的板翹平均值為3.0mm。樣品群組2係位於該封裝基板100外層之該第一電路層120的厚度為65μm、且其所含之該第一介電材料127的二氧化矽含量百分比為B=78%，內層之該第二電路層130的厚度為55μm、且其所含之該第二介電材料139的二氧化矽含量百分比為B=78%，則該樣品群組2所量測到的板翹平均值為2.8mm。樣品 群組3係位於該封裝基板100外層之該第一電路層120的厚度為65μm、且其所含之該第一介電材料127的二氧化矽含量百分比為A=78%，內層之該第二電路層130的厚度為55μm、且其所含之該第二介電材料139的二氧化矽含量百分比為B=82%，則該樣品群組3所量測到的板翹平均值為0.2mm。
由上述的板翹量測結果可知，對於已先設定層厚的該第一電路層120及該第二電路層130而言，該第一介電材料127或該第二介電材料139的二氧化矽含量百分比愈小，該封裝基板100的板翹問題愈輕微。較佳者，對於該第二介電材料139(該封裝基板100之內層)的二氧化矽含量百分比大於該第一介電材料127(該封裝基板100之外層)的二氧化矽含量百分比之樣品群組3，其板翹平均值最小。相較於樣品群組1的3.0mm及樣品群組2的2.8mm，樣品群組3的板翹平均值可被有效地抑制到0.2mm，而完全不需要使用到保留承載板不予去除、增加各電路層之厚度、或在封裝基板最外層額外增加防焊層等會導致封裝基板產品增厚以及製作成本提高的方式，其難以預期功效由此可知。
第2圖為根據本發明第二實施例的封裝基板200之剖面示意圖。該封裝基板200與第1圖之該封裝基板100大致是相同的，皆包含第一電路層120及第二電路層130，其主要差異在於該第一電路層120進一步包含一被該第一介電材料127所圍繞的第一電路晶片或晶粒140。該第一電路晶片140具有複數個導電接腳141及142，其分別對準並連接該等第一金屬走線122及123。如同第一實施例之封裝基板100，在本實施例中，該第一介電材料127與該第二介電材料139皆包含二氧化矽、環氧樹酯、及環氧樹酯以外的高分子材料，且該第二介電材料139的二氧化矽含量百分比大於該第一介電材料127的二氧化矽含量百分比。
在另一實施例中，該封裝基板200可進一步包含一設置於該第二電路層130上的第二電路晶片或晶粒150，其具有複數個導電接腳151~154，分別對準並連接該等金屬柱狀物135~138露出的上端面。此外，在另一實施例中，該封裝基板200可再進一步包 含一印刷電路板110，並藉由複數個錫球111~114而連接至該第一電路層120。
第3圖為根據本發明第三實施例的封裝基板300之剖面示意圖。該封裝基板300為具有三電路層的封裝基板，其包含一第一電路層120、一第二電路層130及一第三電路層160；其中該第一電路層120及該第二電路層130相同於第一實施例的封裝基板100之該第一電路層120及該第二電路層130。該第三電路層160包含第三金屬走線161~164、第三金屬柱狀物165~166、以及圍繞該等第三金屬走線161~164及第三金屬柱狀物165~166的第三介電材料167。在本實施例中，該第一介電材料127、該第二介電材料139與該第三介電材料167可皆包含二氧化矽、環氧樹酯、及環氧樹酯以外的高分子材料，而主要差異在於該封裝基板300內層的該第二介電材料139及該第三介電材料167之二氧化矽含量百分比大於外層的該第一介電材料127之二氧化矽含量百分比；例如，該第二介電材料139及該第三介電材料167之二氧化矽含量百分比介於70%與90%之間，且該第一介電材料127之二氧化矽含量百分比介於65%與85%之間；較佳者，該第二介電材料139及該第三介電材料167之二氧化矽含量百分比介於75%與90%之間，且該第一介電材料127之二氧化矽含量百分比介於65%與75%之間。此外，在另一實施例中，該封裝基板300內層的該第三介電材料167之二氧化矽含量百分比大於中間層的該第二介電材料139之二氧化矽含量百分比，且中間層的該第二介電材料139之二氧化矽含量百分比大於外層的該第一介電材料127之二氧化矽含量百分比。如此，藉由該第一介電材料127、該第二介電材料139及該第三介電材料167三者不同的二氧化矽含量百分比，可有效解決多電路層的封裝基板之彎翹問題。
唯以上所述者，僅為本發明之較佳實施例，當不能以之限制本發明的範圍。即大凡依本發明申請專利範圍所做之均等變化及修飾，仍將不失本發明之要義所在，亦不脫離本發明之精神和範圍，故都應視為本發明的進一步實施狀況。

Claims (7)

  1. 一種封裝基板，其包括：一第一電路層，包含至少一第一金屬走線、至少一第一金屬柱狀物、及一圍繞該至少一第一金屬走線與該至少一第一金屬柱狀物的第一介電材料；以及一第二電路層，設置於該第一電路層上，並包含至少一第二金屬走線、至少一第二金屬柱狀物、及一圍繞該至少一第二金屬走線與該至少一第二金屬柱狀物的第二介電材料；其中，該第一介電材料與該第二介電材料皆包含二氧化矽、環氧樹酯、及環氧樹酯以外的高分子材料，且該第二介電材料的二氧化矽含量百分比大於該第一介電材料的二氧化矽含量百分比；其中，該第一介電材料的二氧化矽含量百分比介於65%與85%之間，該第二介電材料的二氧化矽含量百分比介於70%與90%之間；其中，該第一金屬柱狀物未直接連接該第一金屬走線的側端及該第二金屬走線的側端，該第二金屬柱狀物未直接連接該第二金屬走線的側端，且該第二金屬柱狀物的頂端未被覆蓋。
  2. 如申請專利範圍第1項所述之封裝基板，其中，該第一介電材料的二氧化矽含量百分比介於65%與75%之間，該第二介電材料的二氧化矽含量百分比介於75%與90%之間。
  3. 如申請專利範圍第1項所述之封裝基板，其中，該至少一第一金屬柱狀物設置於該至少一第一金屬走線上。
  4. 如申請專利範圍第1項所述之封裝基板，其中，該至少一第二金屬柱狀物設置於該至少一第二金屬走線上。
  5. 如申請專利範圍第1項所述之封裝基板，其中，該第一電路層進一步包括一電路晶片，且該第一介電材料圍繞該電路晶片。
  6. 如申請專利範圍第1項所述之封裝基板，進一步包括：一第三導電層，包含至少一第三金屬走線及圍繞該至少一第三金屬走線的一第三介電材料，該第三介電材料包含二氧化矽、環氧樹酯、及環氧樹酯以外的高分子材料，且該第三介電材料的 二氧化矽含量百分比大於該第一介電材料的二氧化矽含量百分比。
  7. 如申請專利範圍第6項所述之封裝基板，其中，該第三介電材料的二氧化矽含量百分比大於該第二介電材料的二氧化矽含量百分比。
TW105107072A 2016-03-08 2016-03-08 封裝基板 TWI622139B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
TW105107072A TWI622139B (zh) 2016-03-08 2016-03-08 封裝基板
CN201610683536.7A CN107170729A (zh) 2016-03-08 2016-08-18 封装基板

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW105107072A TWI622139B (zh) 2016-03-08 2016-03-08 封裝基板

Publications (2)

Publication Number Publication Date
TW201733032A TW201733032A (zh) 2017-09-16
TWI622139B true TWI622139B (zh) 2018-04-21

Family

ID=59848578

Family Applications (1)

Application Number Title Priority Date Filing Date
TW105107072A TWI622139B (zh) 2016-03-08 2016-03-08 封裝基板

Country Status (2)

Country Link
CN (1) CN107170729A (zh)
TW (1) TWI622139B (zh)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200510467A (en) * 2003-06-19 2005-03-16 3M Innovative Properties Co Dielectric composite material
TW200950632A (en) * 2008-03-31 2009-12-01 Sumitomo Bakelite Co A multilayered circuit board, insulating sheet, and semiconductor package by use of a multilayered circuit board
TW201330185A (zh) * 2011-08-31 2013-07-16 Freescale Semiconductor Inc 具有使用具附著之信號管道之接腳框之形成之預包覆穿孔之半導體裝置封裝
TW201413746A (zh) * 2012-09-20 2014-04-01 Sekisui Chemical Co Ltd 絕緣樹脂膜、預硬化物、積層體及多層基板

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7187068B2 (en) * 2004-08-11 2007-03-06 Intel Corporation Methods and apparatuses for providing stacked-die devices
CN103748673B (zh) * 2011-10-28 2016-12-14 积水化学工业株式会社 叠层体及功率半导体模块用部件的制造方法
JP6163803B2 (ja) * 2013-03-14 2017-07-19 味の素株式会社 樹脂組成物

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200510467A (en) * 2003-06-19 2005-03-16 3M Innovative Properties Co Dielectric composite material
TW200950632A (en) * 2008-03-31 2009-12-01 Sumitomo Bakelite Co A multilayered circuit board, insulating sheet, and semiconductor package by use of a multilayered circuit board
TW201330185A (zh) * 2011-08-31 2013-07-16 Freescale Semiconductor Inc 具有使用具附著之信號管道之接腳框之形成之預包覆穿孔之半導體裝置封裝
TW201413746A (zh) * 2012-09-20 2014-04-01 Sekisui Chemical Co Ltd 絕緣樹脂膜、預硬化物、積層體及多層基板

Also Published As

Publication number Publication date
TW201733032A (zh) 2017-09-16
CN107170729A (zh) 2017-09-15

Similar Documents

Publication Publication Date Title
US10475760B2 (en) Semiconductor device
US20160323996A1 (en) Multilayer circuit board and inspection apparatus including the same
US20140300001A1 (en) Printed circuit board and manufacturing method thereof, and semiconductor package including the printed circuit board
TW201306209A (zh) 半導體裝置及其封裝方法以及用於半導體裝置的封裝
US9806042B2 (en) Strain reduced structure for IC packaging
TWI550791B (zh) 半導體封裝件及其製法
JP5611315B2 (ja) パッケージキャリア
TWI672768B (zh) 封裝基板
JP6109078B2 (ja) リードクラックが強化された電子素子用テープ
US10431564B2 (en) Structure and formation method of chip package structure
US9659895B2 (en) Semi-conductor package structure
TWI622139B (zh) 封裝基板
US9357646B2 (en) Package substrate
US10032727B2 (en) Electrical package including bimetal lid
US20170271267A1 (en) Semiconductor packaging structure
TW201508877A (zh) 半導體封裝件及其製法
US20150251278A1 (en) Solder ball and circuit board including the same
US20140284803A1 (en) Semiconductor package and fabrication method thereof
US7547974B2 (en) Wiring substrate with improvement in tensile strength of traces
TWI582902B (zh) 基板結構及其製作方法
JP5934057B2 (ja) プリント回路基板
TWI700788B (zh) 覆晶封裝基板及其製法
US20160029486A1 (en) Solder joint structure and electronic component module including the same
KR100986294B1 (ko) 인쇄회로기판의 제조방법
US20230170290A1 (en) Semiconductor package